TWI840748B

TWI840748B - 記憶體裝置

Info

Publication number: TWI840748B
Application number: TW111104113A
Authority: TW
Inventors: 武木田秀人
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-02-03
Filing date: 2022-01-28
Publication date: 2024-05-01

Abstract

實施方式提供一種晶片大小不受周邊電路之大小限制之記憶體裝置。一實施方式之記憶體裝置具備：第1晶片；及第2晶片，其設置於上述第1晶片上，且以與上述第1晶片相接之方式貼合。上述第1晶片包含：第1周邊電路，其設置於第1半導體基板上；第1記憶胞陣列，其設置於上述第1周邊電路之上方；及第1電極，其設置於上述第1記憶胞陣列之上方；上述第2晶片包含：第2電極，其與上述第1電極相接；第2記憶胞陣列，其設置於上述第2電極之上方；第2周邊電路，其設置於上述第2記憶胞陣列之上方；第2半導體基板，其設置於上述第2周邊電路之上方；及焊墊，其設置於上述第2周邊電路之上方，可自記憶體控制器接收指令與位址。上述第1周邊電路基於自上述焊墊輸入之指令與位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列中之任意一者或者兩者，上述第2周邊電路基於自上述焊墊輸入之指令與位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列中之任意另一者或者兩者。

Description

記憶體裝置

實施方式係關於一種記憶體裝置。

作為可將資料非揮發地記憶之記憶體裝置，已知有NAND(Not AND，反及)快閃記憶體。於NAND快閃記憶體之類的記憶體裝置中，會採用三維記憶體構造來實現高積體化、大容量化。並且，有時於半導體基板與三維記憶體構造之間設置用於控制三維記憶體構造之周邊電路。記憶體裝置之晶片大小受三維記憶體構造及周邊電路中大小較大之一方限制。

實施方式提供一種晶片大小不受周邊電路之大小限制之記憶體裝置。

一實施方式之記憶體裝置具備：第1晶片；及第2晶片，其設置於上述第1晶片上，且以與上述第1晶片相接之方式貼合；上述第1晶片包含：第1半導體基板；第1周邊電路，其設置於上述第1半導體基板上；第1記憶胞陣列，其設置於上述第1周邊電路之上方；及第1電極，其設置於上述第1記憶胞陣列之上方；上述第2晶片包含：第2電極，其與上述第1電極相接；第2記憶胞陣列，其設置於上述第2電極之上方；第2周邊電路，其設置於上述第2記憶胞陣列之上方；第2半導體基板，其設置於上述第2周邊電路之上方；及焊墊，其設置於上述第2周邊電路之上方，可自記憶體控制器接收指令與位址；上述第1周邊電路基於自上述焊墊輸入之指令與位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列中之任意一者或者兩者，且上述第2周邊電路基於自上述焊墊輸入之指令與位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列中之任意另一者或者兩者。

1:記憶體系統

2:記憶體控制器

3,3A,3B-1,3B-2,3C:記憶體裝置

5:焊墊群

6,6a,6b,6a',6b':記憶胞陣列

6c:記憶胞陣列

7,7a,7b,7a',7b':周邊電路

7c-1:周邊電路

7c-2:周邊電路

11:輸入輸出電路

12:邏輯控制電路

13:指令暫存器

14:位址暫存器

15:定序器

16:驅動器模組

17:列解碼器模組

18:感測放大器模組

20~24:導電體層

30:核心膜

31:半導體膜

32:隧道絕緣膜

33:電荷蓄積膜

34:阻擋絕緣膜

35:半導體部

36,50a,50b,60:接點

40a,40b,40b':半導體基板

41a,41a',41b,41b',42a,42b:絕緣體層

51a,51b,52a,52b,55a,55b,56a,56b,57a,57b,61,62a,63a,65a,65b:電極

53a,53b,54a,54b,58a,58a',58b,58b',59a,59b,64a,64b:配線層

70:基板

71:絕緣體層

72:絕緣體層

73:絕緣體層

74:絕緣體層

100,400:周邊電路晶片(亦簡稱晶片)

100A,400A:周邊電路晶片

200,300:胞晶片(亦簡稱晶片)

700:胞晶片

500,600:晶片

ADD:位址資訊

ALE:位址鎖存賦能信號

BAd:區塊位址

BL:位元線

BL0~BLm:位元線

BLHU:位元線接線區域

BLK:區塊

BLK0~BLKn:區塊

BUS:匯流排

CA:胞區域

CAd:行位址

CLE:指令鎖存賦能信號

CMD:指令

CU:胞單元

DAT:資料

I/O:輸入輸出信號

MP:記憶體柱

MT0~MT7:記憶胞電晶體

NS:NAND串

OTH:其他區域

PAd:頁位址

PERI:周邊電路區域

PD:焊墊區域

RBn:就緒/忙碌信號

RD:列解碼器區域

REn:讀出賦能信號

SA:感測放大器區域

SGD:選擇閘極線

SGD0~SGD3:選擇閘極線

SGS:選擇閘極線

SL:源極線

ST1:選擇電晶體

ST2:選擇電晶體

SU0~SU3:串單元

WEn:寫入賦能信號

WJCT:配線連結區域

WL:字元線

WL0~WL7:字元線

WLHU:字元線接線區域

圖1係表示包含第1實施方式之記憶體裝置之記憶體系統之構成的方塊圖。

圖2係表示第1實施方式之記憶體裝置之記憶胞陣列之構造之一例的電路圖。

圖3係表示第1實施方式之記憶體裝置中之複數個晶片之貼合構造之一例的圖。

圖4係表示第1實施方式之記憶體裝置之2個周邊電路晶片中之一者中之平面佈局之一例的圖。

圖5係表示第1實施方式之記憶體裝置之胞晶片中之平面佈局之一例的圖。

圖6係表示第1實施方式之記憶體裝置之2個周邊電路晶片中之另一者中之平面佈局之一例的圖。

圖7係表示第1實施方式之記憶體裝置之構造之一例且沿著圖4至圖6之線VII-VII之剖視圖。

圖8係表示第1實施方式之記憶體裝置之記憶體柱之構成之一例的剖視圖。

圖9係表示第1實施方式之記憶胞電晶體之構造之一例且沿著圖8之線 IX-IX之剖視圖。

圖10(A)及圖10(B)係用於說明第1實施方式之記憶體裝置之製造步驟之剖視圖。

圖11係用於說明第1實施方式之記憶體裝置之製造步驟之剖視圖。

圖12係用於說明第1實施方式之記憶體裝置之製造步驟之剖視圖。

圖13係用於說明第1實施方式之記憶體裝置之製造步驟之剖視圖。

圖14係用於說明第1實施方式之記憶體裝置之製造步驟之剖視圖。

圖15係表示第2實施方式之記憶體裝置中之複數個晶片之貼合構造之一例的圖。

圖16係表示第2實施方式之記憶體裝置之2個周邊電路晶片中之一者中之平面佈局之一例的圖。

圖17係表示第2實施方式之記憶體裝置之2個周邊電路晶片中之另一者中之平面佈局之一例的圖。

圖18係表示第2實施方式之記憶體裝置之構造之一例的剖視圖。

圖19係表示第1變化例之第1例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。

圖20係表示第1變化例之第1例之記憶體裝置之構造之一例的剖視圖。

圖21係表示第1變化例之第2例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。

圖22係表示第1變化例之第2例之記憶體裝置之構造之一例的剖視圖。

圖23係表示第2變化例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。

以下，參照附圖對實施方式進行說明。附圖之尺寸及比率未必與實物相同。

再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。於將具有相同構成之要素彼此特別區分之情形時，有時於相同符號之末尾附加互不相同之字元或數字。

1.第1實施方式

1.1構成

1.1.1記憶體系統

圖1係用於說明第1實施方式之記憶體系統之構成之方塊圖。記憶體系統1係構成為與外部之主機機器(未圖示)連接之記憶裝置。記憶體系統1例如係SDTM(Secure Digital Touch Memory，安全數位接觸式記憶)卡之類的記憶卡、UFS(universal flash storage，通用快閃記憶體儲存)、SSD(solid state drive，固態驅動器)。記憶體系統1包含記憶體控制器2及記憶體裝置3。

記憶體控制器2包括例如SoC(system-on-a-chip，系統單晶片)之類的積體電路。記憶體控制器2根據來自主機機器之要求，控制記憶體裝置3。具體而言，例如，記憶體控制器2將被主機機器要求寫入之資料寫入至記憶體裝置3。又，記憶體控制器2將被主機機器要求讀出之資料自記憶體裝置3讀出並發送至主機機器。

記憶體裝置3係非揮發地記憶資料之記憶體。記憶體裝置3例如係NAND型快閃記憶體。記憶體裝置3包括複數個晶片(未圖示)。

記憶體控制器2與記憶體裝置3之間藉由匯流排BUS連接。匯流排BUS例如依據SDR(single data rate，單倍資料速率)介面、觸發(Toggle)DDR(double data rate，雙倍資料速率)介面、或ONFI(Open NAND flash interface，開放式NAND快閃記憶體介面)。

匯流排BUS中使用之信號例如包含指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。本說明書中，信號之名稱之末尾之n係指該信號於“L(Low，低)”位準時被生效。於以下之說明中，指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O分別亦被簡稱為信號。

信號CLE及ALE係向記憶體裝置3通知對記憶體裝置3之信號I/O分別為指令及位址之信號。

信號WEn係用於將信號I/O擷取至記憶體裝置3之信號。

信號REn係用於自記憶體裝置3讀出信號I/O之信號。

信號RBn係表示記憶體裝置3是就緒狀態還是忙碌狀態之信號。就緒狀態係記憶體裝置3可接收來自記憶體控制器2之命令之狀態。忙碌狀態係記憶體裝置3無法接收來自記憶體控制器2之命令之狀態。信號RBn之“L”位準表示忙碌狀態。

信號I/O係例如8位元之信號。信號I/O係於記憶體裝置3與記憶體控制器2之間收發之資料之實體。信號I/O包含指令CMD、位址資訊ADD及資料DAT。資料DAT包含寫入資料及讀出資料。

1.1.2記憶體裝置之內部構成

接下來，參照圖1所示之方塊圖，對第1實施方式之記憶體裝置之內部構成進行說明。

記憶體裝置3具備焊墊群5、記憶胞陣列6及周邊電路7。

焊墊群5係設置於記憶體裝置3之表面上之複數個端子(電極)。焊墊群5構成為連接於匯流排BUS。藉此，記憶體裝置3可經由匯流排BUS與記憶體控制器2進行通信。

記憶胞陣列6包含複數個區塊BLK0~BLKn(n為1以上之整數)。各區塊BLK係可將資料非揮發地記憶之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列6中設置複數個位元線及複數個字元線。各記憶胞例如與1個位元線及1個字元線建立關聯。關於記憶胞陣列6之詳細構成，將於下文進行敍述。

周邊電路7係用於對記憶胞陣列6執行各種動作之電路。周邊電路7具備輸入輸出電路11、邏輯控制電路12、指令暫存器13、位址暫存器14、定序器15、驅動器模組16、列解碼器模組17、及感測放大器模組18。

輸入輸出電路11與記憶體控制器2收發信號I/O。自記憶體控制器2接收到信號I/O時，輸入輸出電路11基於來自邏輯控制電路12之資訊將信號I/O分成指令CMD、位址資訊ADD及資料DAT。輸入輸出電路11將指令CMD傳輸至指令暫存器13，將位址資訊ADD傳輸至位址暫存器14。又，輸入輸出電路11於與感測放大器模組18之間收發資料DAT。

邏輯控制電路12自記憶體控制器2接收信號CLE、ALE、WEn及REn。邏輯控制電路12將用於識別信號I/O內之指令CMD、位址資訊ADD及資料DAT之資訊送出至輸入輸出電路11。又，邏輯控制電路12 將信號RBn傳輸至記憶體控制器2而向記憶體控制器2通知記憶體裝置3之狀態。

指令暫存器13記憶來自輸入輸出電路11之指令CMD。指令CMD例如包含使定序器15執行讀出動作、寫入動作、抹除動作等之命令。

位址暫存器14記憶來自輸入輸出電路11之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於區塊BLK、字元線及位元線之選擇。

定序器15控制整個記憶體裝置3之動作。例如，定序器15基於指令暫存器13中所保存之指令CMD而控制驅動器模組16、列解碼器模組17、及感測放大器模組18等，執行讀出動作、寫入動作、抹除動作等。

驅動器模組16產生讀出動作、寫入動作、抹除動作等中所使用之電壓。並且，驅動器模組16例如基於位址暫存器14中所記憶之頁位址PAd，對與選擇字元線對應之信號線施加所產生之電壓。

列解碼器模組17基於位址暫存器14中所記憶之區塊位址BAd，選擇對應之記憶胞陣列6內之1個區塊BLK。並且，列解碼器模組17例如將施加至與選擇字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之選擇字元線。

感測放大器模組18於寫入動作中，根據自記憶體控制器2接收到之寫入資料，對各位元線施加所需電壓。又，感測放大器模組18於讀出動作中，基於位元線之電壓判定記憶胞中所記憶之資料，並將判定結果作為讀出資料傳輸至記憶體控制器2。

1.1.3記憶胞陣列之電路構成

接下來，對第1實施方式之記憶體裝置內所包含之記憶胞陣列之構成進行說明。圖2係表示第1實施方式之記憶體裝置之記憶胞陣列之構成的電路圖之一例。圖2中，抽取記憶胞陣列6中之1個區塊BLK而進行表示。如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。

各串單元SU包含與位元線BL0~BLm分別建立關聯之複數個NAND串NS(m為2以上之整數)。NAND串NS例如包含記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。

記憶胞電晶體MT包含控制閘極及電荷蓄積膜，將資料非揮發地記憶。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。

於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。於串聯連接之記憶胞電晶體MT0~MT7之一端與建立關聯之位元線BL之間連接選擇電晶體ST1。於串聯連接之記憶胞電晶體MT0~MT7之另一端與源極線SL之間連接選擇電晶體ST2。

於同一個區塊BLK中，串單元SU0~SU3中所包含之複數個選擇電晶體ST1各自之閘極分別共通連接於選擇閘極線SGD0~SGD3。複數個記憶胞電晶體MT0~MT7各自之控制閘極分別共通連接於字元線WL0~WL7。複數個選擇電晶體ST2各自之閘極共通連接於選擇閘極線SGS。經由列解碼器模組17對選擇閘極線SGD0~SGD3及SGS、以及字元線WL0~WL7施加電壓。

位元線BL0~BLm於複數個區塊BLK間被共有。於對應同一行位址之NAND串NS連接同一位元線BL。各字元線WL0~WL7針對每一個區塊BLK而設置。源極線SL例如於複數個區塊BLK間被共有。經由感測放大器模組18對位元線BL0~BLm施加電壓。

於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU，用作資料之寫入單位。例如，包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁資料」。1頁資料例如用作資料之讀出單位。胞單元CU可根據記憶胞電晶體MT記憶之資料之位元數而具有2頁資料以上之記憶容量。

再者，以上所說明之記憶胞陣列6之電路構成僅為一例，並不限定於此。例如，各區塊BLK所包含之串單元SU之個數可設計成任意個數。各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之個數分別可設計成任意個數。

1.1.4記憶體裝置之貼合構造

圖3係表示第1實施方式之記憶體裝置中之複數個晶片之貼合構造之一例的圖。如圖3所示，記憶體裝置3係以4個晶片積層之方式貼合而成。

具體而言，記憶體裝置3包含周邊電路晶片100及400、以及胞晶片200及300。以下，周邊電路晶片100、胞晶片200、胞晶片300以及周邊電路晶片400為方便起見，亦分別有簡稱為晶片100、晶片200、晶片300、晶片400。於胞晶片200及300分別形成記憶胞陣列6a及6b。於周邊電路晶片100形成與記憶胞陣列6a對應之周邊電路7a。於周邊電路晶片400中，除了形成與記憶胞陣列6b對應之周邊電路7b以外，還形成焊墊群5。周邊電路7a及7b分別可包含輸入輸出電路11、邏輯控制電路12、指令暫存器13、位址暫存器14、定序器15、驅動器模組16、列解碼器模組17、及感測放大器模組18。

周邊電路晶片100、胞晶片200、胞晶片300、及周邊電路晶片400分別具有彼此對向之第1面及第2面。

周邊電路晶片100之第1面不與任一晶片相接。周邊電路晶片100之第2面與胞晶片200之第1面藉由貼合而彼此相接。胞晶片200之第2面與胞晶片300之第1面藉由貼合而彼此相接。胞晶片300之第2面與周邊電路晶片400之第1面藉由貼合而彼此相接。周邊電路晶片400之第2面不與任一晶片相接。

以下，將周邊電路晶片100與胞晶片200貼合所得者適當稱為第1晶片。以下，將胞晶片300與周邊電路晶片400貼合所得者適當稱為第2晶片。第2晶片包含焊墊群5。焊墊群5設置於周邊電路7b之上方，可自記憶體控制器2接收指令與位址。

周邊電路7a基於自焊墊群5輸入之指令與位址，控制記憶胞陣列6a或記憶胞陣列6b中之任意一者或者兩者。

周邊電路7b基於自焊墊群5輸入之指令與位址，控制記憶胞陣列6a或記憶胞陣列6b中之任意另一者或者兩者。

以下，於不對周邊電路晶片100、胞晶片200、胞晶片300、及周邊電路晶片400之各者特別區分之情形時，有時簡稱為“晶片”。又，將周邊電路晶片100、胞晶片200、胞晶片300、及周邊電路晶片400之積層面(貼合面或接合面)稱為“XY平面”或者簡稱為“平面”。將於XY平面中彼此交叉之2個方向稱為“X方向”及“Y方向”。將自周邊電路晶片100朝向周邊電路晶片400之積層方向稱為“Z方向”。

1.1.5記憶體裝置之平面佈局

圖4至圖6係表示第1實施方式之記憶體裝置之平面佈局之一例的圖。圖4表示周邊電路晶片100中之平面佈局。圖5表示胞晶片200及300中之平面佈局。圖6表示周邊電路晶片400中之平面佈局。

首先，參照圖4，對周邊電路晶片100之平面佈局進行說明。

如圖4所示，周邊電路晶片100例如於XY平面內具有周邊電路區域PERI與4個配線連結區域WJCT。

周邊電路區域PERI係形成周邊電路7之區域。周邊電路區域PERI配置於周邊電路晶片100之中央部。

配線連結區域WJCT係形成用於將該晶片(圖4之例中為周邊電路晶片100)和與該晶片相接之晶片(圖4之例中為胞晶片200)電性連接之配線的區域。4個配線連結區域WJCT中之2個係以沿著X方向隔著周邊電路區域PERI之方式配置。4個配線連結區域WJCT中之其餘2個係以沿著Y方向隔著周邊電路區域PERI之方式配置。

周邊電路區域PERI例如具有2個列解碼器區域RD、2個感測放大器區域SA、及其他區域OTH。

其他區域OTH係形成輸入輸出電路11、邏輯控制電路12、指令暫存器13、位址暫存器14、定序器15、及驅動器模組16等之區域。其他區域OTH配置於周邊電路區域PERI之中央部。

感測放大器區域SA係形成感測放大器模組18之區域。2個感測放大器區域SA係以沿著Y方向隔著其他區域OTH之方式配置。

列解碼器區域RD係形成列解碼器模組17之區域。2個列解碼器區域RD係以沿著X方向隔著其他區域OTH及2個感測放大器區域SA之方式配置。

接下來，參照圖5，對胞晶片200及300之平面佈局進行說明。

如圖5所示，周邊電路晶片100例如於XY平面內具有胞區域CA、2個位元線接線區域BLHU、2個字元線接線區域WLHU、及4個配線連結區域WJCT。

胞區域CA係形成記憶胞陣列6之區域。胞區域CA配置於胞晶片200及300各自之中央部。

字元線接線區域WLHU係供自記憶胞陣列6將字元線引出之區域。2個字元線接線區域WLHU係以沿著X方向隔著胞區域CA及2個位元線接線區域BLHU之方式配置。

位元線接線區域BLHU係供自記憶胞陣列6將位元線引出之區域。2個位元線接線區域BLHU係以沿著Y方向隔著胞區域CA之方式配置。

4個配線連結區域WJCT中之2個係以沿著X方向隔著2個字元線接線區域WLHU之方式配置。4個配線連結區域WJCT中之其餘2個係以沿著Y方向隔著2個位元線接線區域BLHU之方式配置。

接下來，參照圖6，對周邊電路晶片400之平面佈局進行說明。

如圖6所示，周邊電路晶片400例如於XY平面內具有周邊電路區域PERI、4個配線連結區域WJCT、及焊墊區域PD。其中，周邊電路區域PERI及4個配線連結區域WJCT之配置與周邊電路晶片100同等，因此省略說明。

焊墊區域PD係形成焊墊群5之區域。焊墊區域PD於XY平面中，相對於周邊電路區域PERI及4個配線連結區域WJCT配置於外側。

再者，圖4至圖6所示之平面佈局僅為一例，記憶體裝置3之平面佈局並不限定於此。例如，字元線接線區域WLHU、位元線接線區域BLHU、及配線連結區域WJCT亦可設置於胞區域CA之內部。

1.1.6記憶體裝置之剖面構造

圖7係表示第1實施方式之記憶體裝置之構造之一例且沿著圖4至圖6之線VII-VII之剖視圖。圖7之例中，示出包含配線連結區域WJCT、焊墊區域PD、周邊電路區域PERI、字元線接線區域WLHU、及胞區域CA之記憶體裝置3之XZ剖面。

首先，對晶片100~400間之連接構成進行說明。

如圖7所示，周邊電路晶片100包含半導體基板40a及絕緣體層41a。半導體基板40a及絕緣體層41a分別具有沿著Z方向彼此對向之第1面及第2面。半導體基板40a之第1面相當於周邊電路晶片100之第1面。半導體基板40a之第2面與絕緣體層41a之第1面彼此相接。絕緣體層41a之第2面相當於周邊電路晶片100之第2面。

於半導體基板40a與絕緣體層41a之邊界區域形成周邊電路7a。於絕緣體層41a之第2面上設置電極51a及52a。例如，周邊電路7a內之列解碼器模組17經由配線層53a而電性連接於電極51a。又，例如，周邊電路7a內之輸入輸出電路11或邏輯控制電路12經由配線層54a而電性連接於電極52a。

胞晶片200包含絕緣體層42a。絕緣體層42a之沿著Z方向對向之第1面及第2面分別相當於胞晶片200之第1面及第2面。於絕緣體層42a內形成記憶胞陣列6a。於絕緣體層42a之第1面上設置電極55a及56a。於絕緣體層42a之第2面上設置電極57a。例如，記憶胞陣列6a經由配線層58a而電性連接於電極55a。又，例如，電極56a經由配線層59a而電性連接於電極57a。

胞晶片300包含絕緣體層42b。絕緣體層42b之沿著Z方向對向之第1面及第2面分別相當於胞晶片300之第1面及第2面。於絕緣體層42b內形成記憶胞陣列6b。於絕緣體層42b之第1面上設置電極57b。於絕緣體層42b之第2面上設置電極55b及56b。例如，記憶胞陣列6b經由配線層58b而電性連接於電極55b。又，例如，電極57b經由配線層59b而電性連接於電極56b。

周邊電路晶片400包含半導體基板40b及絕緣體層41b。半導體基板40b沿著Z方向具有與半導體基板40a同等之厚度。半導體基板40b及絕緣體層41b分別具有沿著Z方向彼此對向之第1面及第2面。絕緣體層41b之第1面相當於周邊電路晶片400之第1面。絕緣體層41b之第2面與半導體基板40b之第1面彼此相接。半導體基板40b之第2面相當於周邊電路晶片400之第2面。

於半導體基板40b與絕緣體層41b之邊界區域形成周邊電路7b。於絕緣體層41b之第1面上設置電極51b及52b。例如，周邊電路7b內之列解碼器模組17經由配線層53b而電性連接於電極51b。又，例如，周邊電路7b內之輸入輸出電路11或邏輯控制電路12經由配線層54b而電性連接於電極52b。

於半導體基板40b之第2面上設置電極61。例如，電極61經由以貫通半導體基板40b之方式形成之接點60而電性連接於配線層54b。接點60及電極61構成焊墊群5中之1個。

電極51a、52a、55a~57a、51b、52b及55b~57b、以及配線層53a、54a、58a、59a、53b、54b、58b及59b例如包含銅或以銅為主成分之銅合金。接點60例如包含銅或以銅為主成分之銅合金。電極61例如包含鋁。

絕緣體層41a之第2面與絕緣體層42a之第1面係以對應之電極彼此相接之方式貼合。圖7之例中，絕緣體層41a之第2面與絕緣體層42a之第1面係以電極51a與電極55a相接且電極52a與電極56a相接之方式貼合。

絕緣體層42a之第2面與絕緣體層42b之第1面係以對應之電極彼此相接之方式貼合。圖7之例中，絕緣體層42a之第2面與絕緣體層42b之第1面係以電極57a與電極57b相接之方式貼合。絕緣體層42a之第2面與絕緣體層42b之第1面相接。

絕緣體層42b之第2面與絕緣體層41b之第1面係以對應之電極彼此相接之方式貼合。圖7之例中，絕緣體層42b之第2面與絕緣體層41b之第1面係以電極55b與電極51b相接且電極56b與電極52b相接之方式貼合。

藉由如以上般構成，記憶體裝置3可將自焊墊群5接收到之各種信號發送至周邊電路7a及7b。周邊電路7a及7b分別可基於自焊墊群5接收到之各種信號，對記憶胞陣列6a及6b供給所需電壓。

1.1.7記憶胞陣列之構造

接下來，繼續參照圖7對記憶胞陣列6之構成進行說明。以下，對記憶胞陣列6b之構成進行說明。即，圖7中，紙面上方向對應於Z方向。再者，記憶胞陣列6a與使記憶胞陣列6b沿著Z方向反向地形成所得之記憶胞陣列同等，因此省略說明。

於絕緣體層42b內，例如設置導電體層20~24。

導電體層20例如形成為沿著XY平面擴展之板狀，用作源極線SL。導電體層20例如包含矽。

於導電體層20之上方，介隔絕緣體層而設置導電體層21。導電體層21用作選擇閘極線SGS。

於導電體層21之上方，將絕緣體層與導電體層22交替地積層複數層。導電體層22例如自導電體層20側起依序分別用作字元線WL0~WL7。

於積層於最上層之導電體層22之上方，介隔絕緣體層(未圖示)而設置導電體層23。導電體層23用作選擇閘極線SGD。

導電體層21~23例如形成為沿著XY平面擴展之板狀，例如包含鎢(W)。

於導電體層23之上方，介隔絕緣體層(未圖示)而設置複數個導電體層24。例如導電體層24沿著Y方向延伸。複數個導電體層24沿著X方向排列。複數個導電體層24分別用作位元線BL。導電體層24例如包含銅(Cu)。

於以下之說明中，導電體層20~24亦被總稱為“積層配線”。

導電體層21~23分別藉由沿著Z方向延伸之接點引出之後，經由配線連結區域WJCT而與對應之周邊電路7電性連接。圖7中，作為一例，示出導電體層21經由接點50a與電極55a電性連接之情形。藉此，周邊電路7a可對記憶胞陣列6a內之選擇閘極線SGD、複數個字元線 WL、及選擇閘極線SGS分別施加所需電壓。又，周邊電路7b可對記憶胞陣列6b內之選擇閘極線SGD、複數個字元線WL、及選擇閘極線SGS分別供給所需電壓。

再者，雖然圖7中並未圖示，但於位元線接線區域BLHU中，導電體層24藉由沿著Z方向延伸之接點(未圖示)引出之後，經由配線連結區域(未圖示)而與對應之周邊電路電性連接。藉此，周邊電路7a可對記憶胞陣列6a內之位元線BL供給所需電壓。又，周邊電路7b可對記憶胞陣列6b內之位元線BL供給所需電壓。

又，胞區域CA中，記憶胞陣列6a及6b具有複數個記憶體柱MP。複數個記憶體柱MP分別貫通選擇閘極線SGD、複數個字元線WL、及選擇閘極線SGS，並到達源極線SL。複數個記憶體柱MP分別構成為將與複數個記憶體柱MP分別對應之位元線BL和源極線SL之間電性連接。記憶體柱MP與字元線之交叉部分作為1個記憶胞電晶體發揮功能。

1.1.8記憶體柱及積層配線

圖8係表示第1實施方式之記憶體裝置之記憶體柱及積層配線之構成之一例的剖視圖。圖8中，作為一例，示出圖7之記憶胞陣列6b中所形成之記憶體柱MP。即，圖8中之紙面上方向對應於Z方向。

如圖8所示，記憶體柱MP係沿著Z方向延伸而設置，貫通導電體層21~23，且底部與導電體層20接觸。記憶體柱MP例如包含核心膜30、半導體膜31、隧道絕緣膜32、電荷蓄積膜33、阻擋絕緣膜34、及半導體部35。

核心膜30沿著Z方向延伸，其上端例如位於較最上層之導電體層23更靠上方。核心膜30之下端位於導電體層20之層內。核心膜30 例如包含氧化矽(SiO2)等之絕緣體。

半導體膜31覆蓋核心膜30之底面及側面。半導體膜31之下端與導電體層21接觸，其上端位於較最上層之導電體層23更靠上層。半導體膜31例如包含多晶矽。

隧道絕緣膜32覆蓋半導體膜31之側面。隧道絕緣膜32例如包含氧化矽。

電荷蓄積膜33覆蓋隧道絕緣膜32之側面。電荷蓄積膜33例如包含氮化矽(SiN)。

阻擋絕緣膜34覆蓋電荷蓄積膜33之側面。阻擋絕緣膜34例如包含氧化矽。

半導體部35覆蓋核心膜30之上表面，與半導體膜31中設置於核心膜30之上方之部分之內壁接觸。半導體部35例如設置成圓柱狀，且到達記憶體柱MP之上端。

於記憶體柱MP之上表面上設置接點36。接點36之上表面與導電體層24接觸。藉此，記憶體柱MP構成為將導電體層20與導電體層24之間電性連接。

圖9係圖8之記憶體柱MP之沿著IX-IX線之剖視圖。圖9表示包含記憶體柱MP及其周緣之導電體層22之剖面構造之例。

如圖9所示，核心膜30設置於記憶體柱MP之大致中心。進而，於核心膜30之周圍，呈同心圓狀地設置半導體膜31、隧道絕緣膜32、電荷蓄積膜33、及阻擋絕緣膜34。並且，以覆蓋阻擋絕緣膜34之周圍之方式設置導電體層22。

於以上所說明之構造中，記憶體柱MP與導電體層21交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層22交叉之部分作為記憶胞電晶體MT0~MT7發揮功能。記憶體柱MP與導電體層23交叉之部分作為選擇電晶體ST1發揮功能。

即，半導體膜31用作記憶胞電晶體MT以及選擇電晶體ST1及ST2之各通道。藉此，記憶體柱MP分別作為例如1個NAND串NS發揮功能。

再者，以上所說明之記憶胞陣列6之構造僅為一例，記憶胞陣列6亦可具有其他構造。例如，導電體層22之個數基於字元線WL之個數而設計。亦可對選擇閘極線SGS及SGD分別分配設置成複數層之複數個導電體層21及23。於選擇閘極線SGS設置成複數層之情形時，亦可使用材料與導電體層21不同之導電體。記憶體柱MP與導電體層24之間可經由2個以上之接點而電性連接，亦可經由其他配線而電性連接。

1.2製造方法

以下，對第1實施方式之記憶體裝置之一連串製造步驟之一例進行說明。圖10~圖14分別表示第1實施方式之記憶體裝置之製造步驟中的包含與記憶胞陣列對應之構造體之剖面構造之一例。再者，以下所參照之製造步驟之剖視圖中包含與圖7所示之記憶體裝置3之剖面對應之剖面。

首先，如圖10(A)所示，形成周邊電路晶片100。具體而言，於半導體基板40a上形成包含電晶體等之周邊電路7a。周邊電路7a被絕緣體層41a覆蓋。以於絕緣體層41a上露出之方式，形成包含電極51a及52a之複數個電極。再者，於絕緣體層41a內形成包含配線層53a及54a之複數個配線層，上述複數個配線層將包含電極51a及52a之複數個電極與周邊電路7a之間電性連接。再者，雖然圖10(A)中並未圖示，但可與周邊電路晶片100之形成並行地，藉由與周邊電路晶片100同等之步驟，形成周邊電路晶片400。

又，與周邊電路晶片100之製造並行地，如圖10(B)所示，形成胞晶片200。具體而言，於基板70上形成絕緣體層71作為緩衝層。絕緣體層71例如包含氧化矽。於絕緣體層71之上方形成記憶胞陣列6a。記憶胞陣列6a被絕緣體層42a覆蓋。以於絕緣體層42a上露出之方式，形成包含電極55a及56a之複數個電極。再者，於絕緣體層42a內形成包含配線層58a之複數個配線層，上述複數個配線層將包含電極55a之複數個電極與記憶胞陣列6a之間電性連接。又，於絕緣體層42a內形成包含配線層59a之複數個配線層，上述複數個配線層將包含電極56a之複數個電極與絕緣體層71之間物理連接。再者，雖然圖10(B)中並未圖示，但可與胞晶片200之形成並行地，藉由與胞晶片200同等之步驟，形成胞晶片300。

繼而，如圖11所示，將周邊電路晶片100與胞晶片200貼合。具體而言，將周邊電路晶片100之包含電極51a及52a之複數個電極與胞晶片200之包含電極55a及56a之複數個電極分別接合。作為接合方法，例如，可應用利用機械壓力之接合方法、藉由對接合面進行惰性電漿處理所進行之接合方法、或者使用有機接著劑等之接合方法等。

將周邊電路晶片100與胞晶片200貼合之後，利用氫氧化鉀(KOH)等藥液將基板70去除。藉此，亦可將經接合之電極周圍之絕緣體層彼此接合。

去除基板70之後，於絕緣體層71之上表面上形成絕緣體層72。絕緣體層72係產生方向與因去除基板70而於胞晶片200中產生之翹曲相反之應力的層。絕緣體層72例如包含氮化矽。藉此，可減小去除基板70之後於胞晶片200中產生之翹曲之影響。

繼而，將絕緣體層71及72中供形成包含電極57a之複數個電極之預定區域去除，使包含配線層59a之複數個配線層露出。然後，如圖12所示，以與包含配線層59a之複數個配線層分別電性連接之方式，於去除絕緣體層71及72後之區域中形成包含電極57a之複數個電極。

再者，圖11及圖12所示之與周邊電路晶片100及胞晶片200相關之步驟亦可同樣應用於周邊電路晶片400及胞晶片300。

即，藉由與圖11同等之步驟，將周邊電路晶片400與胞晶片300貼合。具體而言，將周邊電路晶片400之包含電極51b及52b之複數個電極與胞晶片300之包含電極55b及56b之複數個電極分別接合。

將周邊電路晶片400與胞晶片300貼合之後，利用氫氧化鉀(KOH)等藥液將胞晶片300之基板(未圖示)去除。去除胞晶片300之基板之後，於與絕緣體層71對應之胞晶片300之絕緣體層73之上表面上形成絕緣體層74。絕緣體層73例如包含氧化矽。絕緣體層74係產生方向與因去除胞晶片300之基板而於胞晶片300中產生之翹曲相反之應力的層。絕緣體層74例如包含氮化矽。

繼而，將絕緣體層73及74中供形成包含電極57b之複數個電極之預定區域去除，使包含配線層59b之複數個配線層露出。然後，藉由與圖12同等之步驟，以與包含配線層59b之複數個配線層分別電性連接之方式，於去除絕緣體層73及74後之區域中形成包含電極57b之複數個電極。

以上之與周邊電路晶片400及胞晶片300相關之步驟可與和周邊電路晶片100及胞晶片200相關之步驟並行地執行。

其後，如圖13所示，將胞晶片200與胞晶片300貼合。圖13中之貼合步驟與圖11中之貼合步驟同等。

繼而，如圖14所示，形成焊墊群5。具體而言，將周邊電路晶片400之半導體基板40b及絕緣體層41b中供形成接點60之預定區域去除。藉此，使與電極61電性連接之預定之配線層54b露出。於半導體基板40b及絕緣體層41b之被去除之區域形成接點60。然後，以與接點60之上表面上相接之方式形成電極61。

藉由如上所述之步驟，形成記憶體裝置3。

1.3本實施方式之效果

根據第1實施方式，周邊電路晶片100及胞晶片200包含半導體基板40a、電極57a、以及設置於半導體基板40a與電極57a之間之記憶胞陣列6a。周邊電路晶片400及胞晶片300包含半導體基板40b、與電極57a相接之電極57b、以及設置於半導體基板40b與電極57b之間之記憶胞陣列6b。藉此，記憶體裝置3可於沿著晶片之積層方向之兩端分別各具有1個周邊電路區域PERI。因此，與沿著晶片之積層方向僅於一側具有周邊電路區域PERI之情形相比，可使周邊電路區域PERI增加。因此，可提供晶片大小(面積)不受周邊電路之大小限制之記憶體裝置。

若進行補充，則藉由使字元線WL之積層數增加，可使沿著XY平面之晶片之每單位面積之記憶體容量增加。因此，具有某特定之記憶體容量之記憶體裝置所需之晶片大小可相應於字元線WL之積層數之增加而減小。然而，周邊電路所需之晶片大小幾乎不根據字元線WL之積層數而變化。因此，若使字元線WL之積層數某種程度地增加，則記憶體裝置所需之晶片大小會受周邊電路所需之晶片大小限制，從而有無法期待伴隨字元線WL之積層數之增加所產生之縮小效果之情形。

根據第1實施方式，記憶體裝置3於兩端分別具有周邊電路晶片100及400。藉此，與只有1個周邊電路晶片之情形相比，可使晶片之每單位面積內可形成之周邊電路之量增加至2倍。因此，可提供晶片大小不受周邊電路之大小限制之記憶體裝置。

又，4個晶片100~400可並行地形成。即，可並行地形成周邊電路7與記憶胞陣列6。因此，與在形成周邊電路7之步驟之後形成記憶胞陣列6之情形相比，可縮短製造記憶體裝置3所需之時間。

2.第2實施方式

第2實施方式之記憶體裝置與第1實施方式的不同之處在於，2個周邊電路晶片之半導體基板之厚度顯著不同。以下，關於第2實施方式之記憶體裝置，主要對與第1實施方式不同之構成進行說明，對與第1實施方式同等之構成省略說明。

2.1記憶體裝置之貼合構造

圖15係表示第2實施方式之記憶體裝置中之複數個晶片之貼合構造之一例的圖。圖15對應於第1實施方式中之圖3。

具體而言，記憶體裝置3A包含周邊電路晶片100A及400A、以及胞晶片200及300。

於周邊電路晶片100A形成周邊電路7a'。周邊電路7a'可包含輸入輸出電路11、邏輯控制電路12、指令暫存器13、位址暫存器14、定序器15、驅動器模組16、及列解碼器模組17。形成於周邊電路7a'之驅動器模組16中包含向列解碼器模組17供給電壓之部分。

另一方面，於周邊電路晶片400形成焊墊群5及周邊電路7b'。周邊電路7b'可包含輸入輸出電路11、邏輯控制電路12、指令暫存器13、位址暫存器14、定序器15、驅動器模組16、及感測放大器模組18。形成於周邊電路7b'之驅動器模組16中不包含向列解碼器模組17供給電壓之部分。

如此，周邊電路晶片100A中包含施加電壓VPGM之類的高電壓之電路群。另一方面，周邊電路晶片400A中不包含施加電壓VPGM之類的高電壓之電路群。電壓VPGM係於資料之寫入動作中施加至寫入對象之記憶胞電晶體MT之字元線WL之電壓。電壓VPGM例如可為20V以上。

2.2記憶體裝置之平面佈局

圖16及圖17係表示第2實施方式之記憶體裝置之平面佈局之一例的圖。圖16表示周邊電路晶片100A中之平面佈局。圖17表示周邊電路晶片400A中之平面佈局。圖16及圖17分別對應於第1實施方式中之圖4及圖6。

首先，參照圖16，對周邊電路晶片100A之平面佈局進行說明。

如圖16所示，周邊電路晶片100A例如於XY平面內具有周邊電路區域PERI與4個配線連結區域WJCT。

周邊電路區域PERI例如具有2個列解碼器區域RD與其他區域OTH，但不具有感測放大器區域SA。周邊電路晶片100A之其他區域OTH中所設置之電路包含對電壓VPGM之類的高電壓進行處理之電路。

接下來，參照圖16，對周邊電路晶片400A之平面佈局進行說明。

如圖16所示，周邊電路晶片400A例如於XY平面內具有周邊電路區域PERI、4個配線連結區域WJCT、及焊墊區域PD。其中，4個配線連結區域WJCT及焊墊區域PD之配置與第1實施方式之圖6中之周邊電路晶片400同等，因此省略說明。

周邊電路區域PERI例如具有2個感測放大器區域SA與其他區域OTH，但不具有列解碼器區域RD。周邊電路晶片400A之其他區域OTH中所設置之電路不包含對電壓VPGM之類的高電壓進行處理之電路。

2.3記憶體裝置之剖面構造

圖18係表示第2實施方式之記憶體裝置之構造之一例且沿著圖16及圖17之線XVIII-XVIII之剖視圖。圖18對應於第1實施方式中之圖7。

如圖18所示，於周邊電路晶片100之半導體基板40a與絕緣體層41a之邊界區域形成周邊電路7a'。於絕緣體層41a之第2面上設置電極51a及52a。例如，周邊電路7a'內之列解碼器模組17經由配線層53a而電性連接於電極51a，並且經由未圖示之配線層而電性連接於電極62a。

於胞晶片200之絕緣體層42a之第1面上設置電極55a、56a及63a。於絕緣體層42a之第2面上設置電極57a及65a。例如，電極63a經由配線層64a而電性連接於電極65a。

於胞晶片300之絕緣體層42b之第1面上設置電極57b及65b。於絕緣體層42b之第2面上設置電極56b。例如，記憶胞陣列6b經由配線層58b及64b而電性連接於電極65b。

周邊電路晶片400包含半導體基板40b'及絕緣體層41b。半導體基板40b'之沿著Z方向之厚度較半導體基板40a薄。於半導體基板40b'與絕緣體層41b之邊界區域形成周邊電路7b'。於絕緣體層41b之第1面上設置電極52b。如上所述，於周邊電路7b'內不設置列解碼器模組17。因此，有時胞晶片300之字元線接線區域WLHU之配線層與周邊電路7b'不電性連接。

絕緣體層41a之第2面與絕緣體層42a之第1面係以對應之電極彼此相接之方式貼合。圖18之例中，絕緣體層41a之第2面與絕緣體層42a之第1面係以如下方式貼合，即，電極51a與電極55a相接，電極52a與電極56a相接，且電極62a與電極63a相接。

絕緣體層42a之第2面與絕緣體層42b之第1面係以對應之電極彼此相接之方式貼合。圖18之例中，絕緣體層42a之第2面與絕緣體層42b之第1面係以電極57a與電極57b相接且電極65a與電極65b相接之方式貼合。

絕緣體層42b之第2面與絕緣體層41b之第1面係以對應之電極彼此相接之方式貼合。圖18之例中，絕緣體層42b之第2面與絕緣體層41b之第1面係以電極56b與電極52b相接之方式貼合。

胞晶片200及300之任一個中均為，各導電體層21~23藉由沿著Z方向延伸之接點引出之後，經由配線連結區域WJCT與周邊電路7a'電性連接。圖18中，作為一例，示出胞晶片200之導電體層21及胞晶片300之導電體層21分別經由接點50a及50b而與電極55a及62a電性連接之情形。藉此，周邊電路7a'可對記憶胞陣列6a及6b之任一個中之選擇閘極線SGD、複數個字元線WL、及選擇閘極線SGS均分別施加所需電壓。周邊電路7b'不對選擇閘極線SGD、複數個字元線WL、及選擇閘極線SGS分別供給所需電壓。

再者，雖然圖18中並未圖示，但胞晶片200及300之任一個中均為，導電體層24藉由沿著Z方向延伸之接點(未圖示)引出之後，經由配線連結區域(未圖示)與周邊電路7b'電性連接。藉此，周邊電路7b'可對記憶胞陣列6a及6b之任一個中之位元線BL均供給所需電壓。又，周邊電路7a'不對位元線BL供給所需電壓。

2.4本實施方式之效果

根據第2實施方式，於周邊電路晶片100A中形成對胞晶片200內之記憶胞陣列6a及胞晶片300內之記憶胞陣列6b之任一個均供給電壓之驅動器模組16及列解碼器模組17。即，於周邊電路晶片100A中彙集有施加電壓VPGM等高電壓之電路。藉此，可避免於周邊電路晶片400A中形成施加高電壓之電路。因此，可避免於半導體基板40b之膜厚方向(Z方向)上形成較深之空乏層。因此，可使半導體基板40b之厚度較半導體基板40a薄。藉由使半導體基板40b之厚度變薄，可降低於形成焊墊群5(之尤其接點60)時形成貫通半導體基板40b之孔之步驟之負荷。

3.變化例等

再者，上述第1實施方式及第2實施方式可進行各種變化。

3.1第1變化例

例如，於上述第1實施方式及第2實施方式中，對如下情形進行了說明，即，將周邊電路晶片100及胞晶片200貼合所得之構成與周邊電路晶片400及胞晶片300貼合所得之構成進一步貼合，但並不限於此。例如，包含周邊電路7a及記憶胞陣列6a之構成與包含周邊電路7b及記憶胞陣列6b之構成之至少一個亦可由單一晶片構成。於以下之說明中，主要對與第1實施方式不同之構成進行說明，對與第1實施方式同等之構成省略說明。

3.1.1第1例

圖19係表示第1變化例之第1例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。圖19對應於第1實施方式中之圖3。

如圖19所示，記憶體裝置3B-1係以3個晶片積層之方式貼合而成。具體而言，記憶體裝置3B-1包含胞晶片300、周邊電路晶片400、及晶片500。晶片500包含形成周邊電路7a之周邊電路層、及形成記憶胞陣列6a'之胞層。

胞晶片300、周邊電路晶片400、及晶片500分別具有彼此對向之第1面及第2面。晶片500之第1面不與任一晶片相接。晶片500之第2面與胞晶片300之第1面藉由貼合而彼此相接。胞晶片300之第2面與周邊電路晶片400之第1面藉由貼合而彼此相接。周邊電路晶片400之第2面不與任一晶片相接。

圖20係表示第1變化例之第1例之記憶體裝置之構造之一例的剖視圖。圖20對應於第1實施方式中之圖7。

如圖20所示，晶片500包含半導體基板40a及絕緣體層41a'。半導體基板40a之第1面相當於晶片500之第1面。半導體基板40a之第2面與絕緣體層41a'之第1面彼此相接。絕緣體層41a'之第2面相當於晶片500之第2面。於絕緣體層41a'之第2面上設置電極57a。

於半導體基板40a與絕緣體層41a'之邊界區域形成周邊電路7a。於絕緣體層41a'內形成記憶胞陣列6a'。記憶胞陣列6a'係以沿著Z方向將導電體層20、21、22、23及24依序積層之方式形成。例如，記憶胞陣列6a'之導電體層21沿著Z方向引出至較導電體層24更靠紙面上方。藉此，記憶胞陣列6a'之導電體層21經由接點50a而電性連接於位於較導電體層24更靠紙面上方之配線層58a'。

周邊電路7a內之列解碼器模組17經由配線層53a及58a'而電性連接於記憶胞陣列6b'之導電體層21。又，例如，周邊電路7a內之輸入輸出電路11或邏輯控制電路12經由配線層54a及59a而電性連接於電極57a。

如上所述，於第1變化例之第1例中，周邊電路7a及記憶胞陣列6a'形成於同一個晶片500中。形成周邊電路7b之周邊電路晶片400與形成記憶胞陣列6b之胞晶片300貼合。並且，將晶片500與和周邊電路晶片400貼合後之胞晶片300進一步貼合。於該情形時，記憶胞陣列6a'及6b均成為導電體層20~24依序沿著Z方向積層之構成。於此種構成中，亦與第1實施方式同樣地，可將周邊電路分割而形成於2個半導體基板40a及40b。因此，與將周邊電路形成於1個半導體基板之情形相比，可減小周邊電路所需之面積。

3.1.2第2例

圖21係表示第1變化例之第2例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。圖21對應於第1實施方式中之圖3。

如圖21所示，記憶體裝置3B-2係以3個晶片積層之方式貼合而成。具體而言，記憶體裝置3B-2包含周邊電路晶片100、胞晶片200、及晶片600。晶片600包含形成焊墊群5及周邊電路7b之周邊電路層、及形成記憶胞陣列6b'之胞層。

周邊電路晶片100、胞晶片200、及晶片600分別具有彼此對向之第1面及第2面。周邊電路晶片100之第1面不與任一晶片相接。周邊電路晶片100之第2面與胞晶片200之第1面藉由貼合而彼此相接。胞晶片200之第2面與晶片600之第1面藉由貼合而彼此相接。晶片600之第2面不與任一晶片相接。

圖22係表示第1變化例之第2例之記憶體裝置之構造之一例的剖視圖。圖22對應於第1實施方式中之圖7。

如圖22所示，晶片600包含半導體基板40b及絕緣體層41b'。絕緣體層41b'之第1面相當於晶片600之第1面。絕緣體層41b'之第2面與半導體基板40a之第1面彼此相接。半導體基板40b之第2面相當於晶片600之第2面。於絕緣體層41b'之第1面上設置電極57b。

於半導體基板40b與絕緣體層41b'之邊界區域形成周邊電路7b。於絕緣體層41b'內形成記憶胞陣列6b'。記憶胞陣列6b'係以沿著Z方向將導電體層24、23、22、21及20依序積層之方式形成。例如，記憶胞陣列6b'之導電體層21沿著Z方向引出至較導電體層24更靠紙面下方。藉此，記憶胞陣列6b'之導電體層21經由接點50b而電性連接於位於較導電體層24更靠紙面下方之配線層58b'。

周邊電路7b內之列解碼器模組17經由配線層53b及58b'而電性連接於記憶胞陣列6b'之導電體層21。又，例如，周邊電路7b內之輸入輸出電路11或邏輯控制電路12經由配線層54b及59b而電性連接於電極57b。

如上所述，於第1變化例之第2例中，周邊電路7b及記憶胞陣列6b'形成於同一個晶片600中。形成周邊電路7a之周邊電路晶片100與形成記憶胞陣列6a之胞晶片200貼合。並且，將晶片600與和周邊電路晶片100貼合後之胞晶片200進一步貼合。於該情形時，記憶胞陣列6a及6b'均成為導電體層24~20依序沿著Z方向積層之構成。於此種構成中，亦與第1實施方式同樣地，可將周邊電路分割而形成於2個半導體基板40a及40b。因此，與將周邊電路形成於1個半導體基板之情形相比，可減小周邊電路所需之面積。

3.2第2變化例

又，例如，於上述第1實施方式及第2實施方式中，對在周邊電路晶片100與400之間設置胞晶片200及300之情形進行了說明，但並不限於此。例如，亦可於周邊電路晶片100與400之間設置3個以上之胞晶片。於以下之說明中，主要對與第1實施方式不同之構成進行說明，對與第1實施方式同等之構成省略說明。

圖23係表示第2變化例之記憶體裝置中之複數個晶片之貼合構造之一例的圖。圖23對應於第1實施方式中之圖3。

如圖23所示，記憶體裝置3C係以2個周邊電路晶片及3個胞晶片積層之方式貼合而成。具體而言，包含周邊電路晶片100及400、以及胞晶片200、300及700。於胞晶片200、300及700分別形成記憶胞陣列6a、6b及6c。於周邊電路晶片100形成與記憶胞陣列6a及6c對應之周邊電路7a及7c-1。於周邊電路晶片400形成焊墊群5、以及與記憶胞陣列6b及6c對應之周邊電路7b及7c-2。

周邊電路晶片100及400、以及胞晶片200、300及700分別具有彼此對向之第1面及第2面。周邊電路晶片100之第1面不與任一晶片相接。周邊電路晶片100之第2面與胞晶片200之第1面藉由貼合而彼此相接。胞晶片200之第2面與胞晶片700之第1面藉由貼合而彼此相接。胞晶片700之第2面與胞晶片300之第1面藉由貼合而彼此相接。胞晶片300之第2面與周邊電路晶片400之第1面藉由貼合而彼此相接。周邊電路晶片400之第2面不與任一晶片相接。

如上所述，於第2變化例中，於2個周邊電路晶片之間設置3個以上之胞晶片。於此種構成中，亦與第1實施方式同樣地，可將周邊電路分割而形成於2個半導體基板40a及40b。因此，與將周邊電路形成於1個半導體基板之情形相比，可減少周邊電路所需之面積。又，於3個以上之胞晶片中，分別藉由不同之製造步驟形成記憶胞陣列。藉此，可於不過度增加形成於1個胞晶片之記憶胞陣列之字元線WL之積層數之情況下，增大記憶體大小。因此，可抑制伴隨積層數之增加所產生之製造負荷之增加。

3.3其他

於上述各實施方式中，對將3個以上之晶片貼合之構成進行了說明，但並不限於此。例如，亦可將於半導體基板40a之上方形成有記憶胞陣列6a之晶片(例如晶片500)與於半導體基板40b之上方形成有記憶胞陣列6b之晶片(例如晶片600)貼合。

已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案]

本申請案享有以日本專利申請案2021-015875號(申請日： 2021年2月3日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

3:記憶體裝置

5:焊墊群

6a:記憶胞陣列

6b:記憶胞陣列

7a:周邊電路

7b:周邊電路

100:周邊電路晶片

200:胞晶片

300:胞晶片

400:周邊電路晶片

Claims

一種記憶體裝置，其具備：第1晶片；及第2晶片，其設置於上述第1晶片上，且以與上述第1晶片相接之方式貼合；上述第1晶片包含：第1半導體基板；第1周邊電路，其設置於上述第1半導體基板上；第1記憶胞陣列，其設置於上述第1周邊電路之上方；及第1電極，其設置於上述第1記憶胞陣列之上方；上述第2晶片包含：第2電極，其與上述第1電極相接；第2記憶胞陣列，其設置於上述第2電極之上方；第2周邊電路，其設置於上述第2記憶胞陣列之上方；第2半導體基板，其設置於上述第2周邊電路之上方；及焊墊，其設置於上述第2周邊電路之上方，可自記憶體控制器接收指令與位址；上述第1周邊電路基於自上述焊墊輸入之指令及位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列之任意一方或雙方，且上述第2周邊電路基於自上述焊墊輸入之指令與位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列之任意另一方或雙方。
如請求項1之記憶體裝置，其中上述第1記憶胞陣列包含：複數個第1導電體層；第1半導體膜，其沿著第1方向貫通上述複數個第1導電體層；及第1電荷蓄積膜，其設置於上述複數個第1導電體層與上述第1半導體膜之間；上述第2記憶胞陣列包含：複數個第2導電體層；第2半導體膜，其沿著上述第1方向貫通上述複數個第2導電體層；及第2電荷蓄積膜，其設置於上述複數個第2導電體層與上述第2半導體膜之間；且上述第2半導體基板具有第1面、及相對於上述第1面位於與上述第1半導體基板相反側之第2面，且上述第1方向與上述第1面及上述第2面之至少一者交叉。
如請求項2之記憶體裝置，其中上述第1周邊電路包含與上述複數個第1導電體層電性連接之第1列解碼器，且上述第2周邊電路包含與上述複數個第2導電體層電性連接之第2列解碼器。
如請求項2之記憶體裝置，其中上述第1周邊電路包含與上述複數個第1導電體層電性連接之第1列解碼器、及與上述複數個第2導電體層電性連接之第2列解碼器。
如請求項4之記憶體裝置，其中上述第1半導體基板之沿著上述第1方向之厚度較上述第2半導體基板之沿著上述第1方向之厚度厚。
如請求項1之記憶體裝置，其中上述第2半導體基板具有第1面、及相對於上述第1面位於與上述第1半導體基板相反側之第2面，且上述焊墊設置於上述第2半導體基板之上述第2面上。
如請求項1之記憶體裝置，其中上述第1晶片包含：第1周邊電路晶片，其包含上述第1基板；及第1胞晶片，其設置於上述第1周邊電路晶片上，且包含上述第1記憶胞陣列及上述第1電極。
如請求項7之記憶體裝置，其中上述第2晶片包含：第2胞晶片，其設置於上述第1胞晶片上，且包含上述第2記憶胞陣列及上述第2電極；及第2周邊電路晶片，其設置於上述第2胞晶片上，且包含上述第2基板。
如請求項1之記憶體裝置，其中上述第1晶片包含：第1周邊電路晶片，其包含上述第1基板；第1胞晶片，其設置於上述第1周邊電路晶片上，且包含上述第1記憶胞陣列；及第3胞晶片，其設置於上述第1胞晶片之上方，且包含第3記憶胞陣列及上述第1電極；上述第2晶片包含：第2胞晶片，其設置於上述第3胞晶片上，且包含上述第2記憶胞陣列及上述第2電極；及第2周邊電路晶片，其設置於上述第2胞晶片上，且包含上述第2基板。
如請求項1之記憶體裝置，其中上述第1電極及上述第2電極包含銅。
如請求項1之記憶體裝置，其中上述焊墊包含鋁。
一種記憶體裝置，其具備：第1半導體基板；第1周邊電路，其設置於上述第1半導體基板上；第1記憶胞陣列，其設置於上述第1周邊電路之上方；第1絕緣體層，其覆蓋上述第1記憶胞陣列；第1電極，其設置於上述第1絕緣體層上；第2絕緣體層，其與上述第1絕緣體層相接；第2電極，其設置於上述第2絕緣體層上，且與上述第1電極相接；第2記憶胞陣列，其被上述第2絕緣體層覆蓋，且設置於上述第2電極之上方；第2周邊電路，其設置於上述第2記憶胞陣列之上方；第2半導體基板，其設置於上述第2周邊電路之上方；及焊墊，其設置於上述第2周邊電路之上方，可自記憶體控制器接收指令及位址；上述第1周邊電路基於自上述焊墊輸入之指令及位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列之任意一方或雙方，且上述第2周邊電路基於自上述焊墊輸入之指令及位址，控制上述第1記憶胞陣列或上述第2記憶胞陣列之任意另一方或雙方。