JP2022118984A - メモリデバイス - Google Patents

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Abstract

【課題】チップサイズが周辺回路のサイズに律速されないメモリデバイスを提供する。【解決手段】一実施形態のメモリデバイスは、第１チップと、第１チップ上に設けられた第２チップと、を備える。第１チップは、第１基板と、第１電極と、第１基板と第１電極との間に設けられた第１メモリセルアレイと、を含む。第２チップは、第２基板と、第１電極と接する第２電極と、第２基板と第２電極との間に設けられた第２メモリセルアレイと、を含む。【選択図】図３

Description

実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。そして、３次元のメモリ構造を制御するための周辺回路が、半導体基板と３次元のメモリ構造との間に設けられる場合がある。メモリデバイスのチップサイズは、３次元メモリ構造及び周辺回路のうちサイズが大きい方に律速される。
米国特許出願公開第２０１９／００４３８３６号明細書 米国特許第１０２８３４９３号明細書 特開２０１８－１５２４１９号公報
チップサイズが周辺回路のサイズに律速されないメモリデバイスを提供する。
実施形態のメモリデバイスは、第１チップと、上記第１チップ上に設けられた第２チップと、を備える。上記第１チップは、第１基板と、第１電極と、上記第１基板と上記第１電極との間に設けられた第１メモリセルアレイと、を含む。上記第２チップは、第２基板と、上記第１電極と接する第２電極と、上記第２基板と上記第２電極との間に設けられた第２メモリセルアレイと、を含む。
第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。 第１実施形態に係るメモリデバイスのメモリセルアレイの構造の一例を示す回路図。 第１実施形態に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図。 第１実施形態に係るメモリデバイスの２つの周辺回路チップのうちの一方における平面レイアウトの一例を示す図。 第１実施形態に係るメモリデバイスのセルチップにおける平面レイアウトの一例を示す図。 第１実施形態に係るメモリデバイスの２つの周辺回路チップのうちの他方における平面レイアウトの一例を示す図。 第１実施形態に係るメモリデバイスの構造の一例を示す、図４乃至図６の線ＶＩＩ－ＶＩＩに沿った断面図。 第１実施形態に係るメモリデバイスのメモリピラーの構成の一例を示す断面図。 第１実施形態に係るメモリセルトランジスタの構造の一例を示す、図８の線ＩＸ－ＩＸに沿った断面図。 第１実施形態に係るメモリデバイスの製造工程を説明するための断面図。 第１実施形態に係るメモリデバイスの製造工程を説明するための断面図。 第１実施形態に係るメモリデバイスの製造工程を説明するための断面図。 第１実施形態に係るメモリデバイスの製造工程を説明するための断面図。 第１実施形態に係るメモリデバイスの製造工程を説明するための断面図。 第２実施形態に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図。 第２実施形態に係るメモリデバイスの２つの周辺回路チップのうちの一方における平面レイアウトの一例を示す図。 第２実施形態に係るメモリデバイスの２つの周辺回路チップのうちの他方における平面レイアウトの一例を示す図。 第２実施形態に係るメモリデバイスの構造の一例を示す断面図。 第１変形例の第１例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図。 第１変形例の第１例に係るメモリデバイスの構造の一例を示す断面図。 第１変形例の第２例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図。 第１変形例の第２例に係るメモリデバイスの構造の一例を示す断面図。 第２変形例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図。
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステム
図１は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステム１は、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
メモリコントローラ２は、例えばＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータをメモリデバイス３から読み出してホスト機器に送信する。
メモリデバイス３は、不揮発にデータを記憶するメモリである。メモリデバイス３は、例えば、ＮＡＮＤ型フラッシュメモリである。メモリデバイス３は、複数のチップ（図示せず）で構成される。
メモリコントローラ２とメモリデバイス３との間は、バスＢＵＳによって接続される。バスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
バスＢＵＳで用いられる信号は、例えば、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。以下の説明では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏの各々は、単に信号とも呼ばれる。
信号ＣＬＥ及びＡＬＥは、メモリデバイス３への信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをメモリデバイス３に通知する信号である。
信号ＷＥｎは、信号Ｉ／Ｏをメモリデバイス３に取り込ませるための信号である。
信号ＲＥｎは、メモリデバイス３から信号Ｉ／Ｏを読み出すための信号である。
信号ＲＢｎは、メモリデバイス３がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、メモリデバイス３がメモリコントローラ２からの命令を受信出来る状態である。ビジー状態は、メモリデバイス３がメモリコントローラ２からの命令を受信出来ない状態である。信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
信号Ｉ／Ｏは、例えば８ビットの信号である。信号Ｉ／Ｏは、メモリデバイス３とメモリコントローラ２との間で送受信されるデータの実体である。信号Ｉ／Ｏは、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
１．１．２ メモリデバイスの内部構成
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。
メモリデバイス３は、パッド群５、メモリセルアレイ６、及び周辺回路７を備える。
パッド群５は、メモリデバイス３の表面上に設けられる複数の端子（電極）である。パッド群５は、バスＢＵＳに接続されるように構成される。これにより、メモリデバイス３は、バスＢＵＳを介してメモリコントローラ２と通信することができる。
メモリセルアレイ６は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ６には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ６の詳細な構成については後述する。
周辺回路７は、メモリセルアレイ６に対して各種動作を実行するための回路である。周辺回路７は、入出力回路１１、ロジック制御回路１２、コマンドレジスタ１３、アドレスレジスタ１４、シーケンサ１５、ドライバモジュール１６、ロウデコーダモジュール１７、及びセンスアンプモジュール１８を備える。
入出力回路１１は、メモリコントローラ２と信号Ｉ／Ｏを送受信する。メモリコントローラ２から信号Ｉ／Ｏを受信した場合、入出力回路１１は、ロジック制御回路１２からの情報に基づいて信号Ｉ／ＯをコマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴに振り分ける。入出力回路１１は、コマンドＣＭＤをコマンドレジスタ１３に、アドレス情報ＡＤＤをアドレスレジスタ１４に、それぞれ転送する。また、入出力回路１１は、データＤＡＴをセンスアンプモジュール１８との間で送受信する。
ロジック制御回路１２は、メモリコントローラ２から信号ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信する。ロジック制御回路１２は、信号Ｉ／Ｏ内のコマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴを識別するための情報を入出力回路１１に送出する。また、ロジック制御回路１２は、信号ＲＢｎをメモリコントローラ２に転送してメモリデバイス３の状態をメモリコントローラ２に通知する。
コマンドレジスタ１３は、入出力回路１１からのコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１５に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１４は、入出力回路１１からのアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１５は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１５は、コマンドレジスタ１３に保持されたコマンドＣＭＤに基づいてドライバモジュール１６、ロウデコーダモジュール１７、及びセンスアンプモジュール１８等を制御して、読出し動作、書込み動作、消去動作等を実行する。
ドライバモジュール１６は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１６は、例えばアドレスレジスタ１４に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
ロウデコーダモジュール１７は、アドレスレジスタ１４に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ６内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１７は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１８は、書込み動作において、メモリコントローラ２から受信した書込みデータに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１８は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
次に、第１実施形態に係るメモリデバイス内に含まれるメモリセルアレイの構成について説明する。図２は、第１実施形態に係るメモリデバイスのメモリセルアレイの構成を示す回路図の一例である。図２では、メモリセルアレイ６のうち、１つのブロックＢＬＫが抽出して示される。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む（ｍは、２以上の整数）。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端と、ソース線ＳＬとの間には、選択トランジスタＳＴ２が接続される。
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートはそれぞれ、ワード線ＷＬ０～ＷＬ７に共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７には、ロウデコーダモジュール１７を介して電圧が印加される。
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。ビット線ＢＬ０～ＢＬｍには、センスアンプモジュール１８を介して電圧が印加される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したメモリセルアレイ６の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
１．１．４ メモリデバイスの貼合構造
図３は、第１実施形態に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図である。図３に示すように、メモリデバイス３は、４つのチップが積層するように貼り合わされる。
具体的には、メモリデバイス３は、周辺回路チップ１００及び４００、並びにセルチップ２００及び３００を含む。セルチップ２００及び３００にはそれぞれ、メモリセルアレイ６ａ及び６ｂが形成される。周辺回路チップ１００には、メモリセルアレイ６ａに対応する周辺回路７ａが形成される。周辺回路チップ４００には、メモリセルアレイ６ｂに対応する周辺回路７ｂに加えて、パッド群５が形成される。周辺回路７ａ及び７ｂの各々は、入出力回路１１、ロジック制御回路１２、コマンドレジスタ１３、アドレスレジスタ１４、シーケンサ１５、ドライバモジュール１６、ロウデコーダモジュール１７、及びセンスアンプモジュール１８を含み得る。
周辺回路チップ１００、セルチップ２００、セルチップ３００、及び周辺回路チップ４００の各々は、互いに対向する第１面及び第２面を有する。
周辺回路チップ１００の第１面は、いずれのチップとも接しない。周辺回路チップ１００の第２面と、セルチップ２００の第１面とは、貼り合わされることによって互いに接する。セルチップ２００の第２面と、セルチップ３００の第１面とは、貼り合わされることによって互いに接する。セルチップ３００の第２面と、周辺回路チップ４００の第１面とは、貼り合わされることによって互いに接する。周辺回路チップ４００の第２面は、いずれのチップとも接しない。
以下では、周辺回路チップ１００、セルチップ２００、セルチップ３００、及び周辺回路チップ４００の各々を特に区別しない場合、単に“チップ”と呼ぶ場合がある。また、周辺回路チップ１００、セルチップ２００、セルチップ３００、及び周辺回路チップ４００の積層面（貼合面又は接合面）を“ＸＹ平面”又は単に“平面”と呼ぶ。ＸＹ平面において互いに交差する２つの方向を、“Ｘ方向”及び“Ｙ方向”と呼ぶ。周辺回路チップ１００から周辺回路チップ４００に向かう積層方向を、“Ｚ方向”と呼ぶ。
１．１．５ メモリデバイスの平面レイアウト
図４乃至図６は、第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す図である。図４は、周辺回路チップ１００における平面レイアウトを示す。図５は、セルチップ２００及び３００における平面レイアウトを示す。図６は、周辺回路チップ４００における平面レイアウトを示す。
まず、図４を参照して、周辺回路チップ１００の平面レイアウトについて説明する。
図４に示すように、周辺回路チップ１００は、例えば、ＸＹ平面内に、周辺回路領域ＰＥＲＩと、４つの配線連結領域ＷＪＣＴと、を有する。
周辺回路領域ＰＥＲＩは、周辺回路７が形成される領域である。周辺回路領域ＰＥＲＩは、周辺回路チップ１００の中央部に配置される。
配線連結領域ＷＪＣＴは、当該チップ（図４の例では、周辺回路チップ１００）と、当該チップに接するチップ（図４の例では、セルチップ２００）とを電気的に接続するための配線が形成される領域である。４つの配線連結領域ＷＪＣＴのうちの２つは、周辺回路領域ＰＥＲＩをＸ方向に沿って挟むように配置される。４つの配線連結領域ＷＪＣＴのうちの残りの２つは、周辺回路領域ＰＥＲＩをＹ方向に沿って挟むように配置される。
周辺回路領域ＰＥＲＩは、例えば、２つのロウデコーダ領域ＲＤと、２つのセンスアンプ領域ＳＡと、その他領域ＯＴＨと、を有する。
その他領域ＯＴＨは、入出力回路１１、ロジック制御回路１２、コマンドレジスタ１３、アドレスレジスタ１４、シーケンサ１５、及びドライバモジュール１６等が形成される領域である。その他領域ＯＴＨは、周辺回路領域ＰＥＲＩの中央部に配置される。
センスアンプ領域ＳＡは、センスアンプモジュール１８が形成される領域である。２つのセンスアンプ領域ＳＡは、その他領域ＯＴＨをＹ方向に沿って挟むように配置される。
ロウデコーダ領域ＲＤは、ロウデコーダモジュール１７が形成される領域である。２つのロウデコーダ領域ＲＤは、その他領域ＯＴＨ、及び２つのセンスアンプ領域ＳＡをＸ方向に沿って挟むように配置される。
次に、図５を参照して、セルチップ２００及び３００の平面レイアウトについて説明する。
図５に示すように、周辺回路チップ１００は、例えば、ＸＹ平面内に、セル領域ＣＡと、２つのビット線フックアップ領域ＢＬＨＵと、２つのワード線フックアップ領域ＷＬＨＵと、４つの配線連結領域ＷＪＣＴと、を有する。
セル領域ＣＡは、メモリセルアレイ６が形成される領域である。セル領域ＣＡは、セルチップ２００及び３００の各々の中央部に配置される。
ワード線フックアップ領域ＷＬＨＵは、メモリセルアレイ６からワード線が引き出される領域である。２つのワード線フックアップ領域ＷＬＨＵは、セル領域ＣＡ、及び２つのビット線フックアップ領域ＢＬＨＵをＸ方向に沿って挟むように配置される。
ビット線フックアップ領域ＢＬＨＵは、メモリセルアレイ６からビット線が引き出される領域である。２つのビット線フックアップ領域ＢＬＨＵは、セル領域ＣＡをＹ方向に沿って挟むように配置される。
４つの配線連結領域ＷＪＣＴのうちの２つは、２つのワード線フックアップ領域ＷＬＨＵをＸ方向に沿って挟むように配置される。４つの配線連結領域ＷＪＣＴのうちの残りの２つは、２つのビット線フックアップ領域ＢＬＨＵをＹ方向に沿って挟むように配置される。
次に、図６を参照して、周辺回路チップ４００の平面レイアウトについて説明する。
図６に示すように、周辺回路チップ４００は、例えば、ＸＹ平面内に、周辺回路領域ＰＥＲＩと、４つの配線連結領域ＷＪＣＴと、パッド領域ＰＤと、を有する。このうち、周辺回路領域ＰＥＲＩ及び４つの配線連結領域ＷＪＣＴの配置は、周辺回路チップ１００と同等であるため、説明を省略する。
パッド領域ＰＤは、パッド群５が形成される領域である。パッド領域ＰＤは、ＸＹ平面において、周辺回路領域ＰＥＲＩ及び４つの配線連結領域ＷＪＣＴに対して外側に配置される。
なお、図４乃至図６に示した平面レイアウトはあくまで一例であり、メモリデバイス３の平面レイアウトはこれに限定されるものではない。例えば、ワード線フックアップ領域ＷＬＨＵ、ビット線フックアップ領域ＢＬＨＵ、及び配線連結領域ＷＪＣＴは、セル領域ＣＡの内部に設けられてもよい。
１．１．６ メモリデバイスの断面構造
図７は、第１実施形態に係るメモリデバイスの構造の一例を示す、図４乃至図６の線ＶＩＩ－ＶＩＩに沿った断面図である。図７の例では、配線連結領域ＷＪＣＴ、パッド領域ＰＤ、周辺回路領域ＰＥＲＩ、ワード線フックアップ領域ＷＬＨＵ、及びセル領域ＣＡを含むメモリデバイス３のＸＺ断面が示される。
まず、チップ１００～４００間の接続構成について説明する。
図７に示すように、周辺回路チップ１００は、半導体基板４０ａ及び絶縁体層４１ａを含む。半導体基板４０ａ及び絶縁体層４１ａの各々は、Ｚ方向に沿って互いに対向する第１面及び第２面を有する。半導体基板４０ａの第１面は、周辺回路チップ１００の第１面に相当する。半導体基板４０ａの第２面と、絶縁体層４１ａの第１面とは、互いに接する。絶縁体層４１ａの第２面は、周辺回路チップ１００の第２面に相当する。
半導体基板４０ａと絶縁体層４１ａとの境界領域には、周辺回路７ａが形成される。絶縁体層４１ａの第２面上には、電極５１ａ及び５２ａが設けられる。例えば、周辺回路７ａ内のロウデコーダモジュール１７は、配線層５３ａを介して電極５１ａに電気的に接続される。また、例えば、周辺回路７ａ内の入出力回路１１又はロジック制御回路１２は、配線層５４ａを介して電極５２ａに電気的に接続される。
セルチップ２００は、絶縁体層４２ａを含む。絶縁体層４２ａのＺ方向に沿って対向する第１面及び第２面はそれぞれ、セルチップ２００の第１面及び第２面に相当する。絶縁体層４２ａ内には、メモリセルアレイ６ａが形成される。絶縁体層４２ａの第１面上には、電極５５ａ及び５６ａが設けられる。絶縁体層４２ａの第２面上には、電極５７ａが設けられる。例えば、メモリセルアレイ６ａは、配線層５８ａを介して電極５５ａに電気的に接続される。また、例えば、電極５６ａは、配線層５９ａを介して電極５７ａに電気的に接続される。
セルチップ３００は、絶縁体層４２ｂを含む。絶縁体層４２ｂのＺ方向に沿って対向する第１面及び第２面はそれぞれ、セルチップ３００の第１面及び第２面に相当する。絶縁体層４２ｂ内には、メモリセルアレイ６ｂが形成される。絶縁体層４２ｂの第１面上には、電極５７ｂが設けられる。絶縁体層４２ｂの第２面上には、電極５５ｂ及び５６ｂが設けられる。例えば、メモリセルアレイ６ｂは、配線層５８ｂを介して電極５５ｂに電気的に接続される。また、例えば、電極５７ｂは、配線層５９ｂを介して電極５６ｂに電気的に接続される。
周辺回路チップ４００は、半導体基板４０ｂ及び絶縁体層４１ｂを含む。半導体基板４０ｂは、Ｚ方向に沿って、半導体基板４０ａと同等の厚さを有する。半導体基板４０ｂ及び絶縁体層４１ｂの各々は、Ｚ方向に沿って互いに対向する第１面及び第２面を有する。絶縁体層４１ｂの第１面は、周辺回路チップ４００の第１面に相当する。絶縁体層４１ｂの第２面と、半導体基板４０ｂの第１面とは、互いに接する。半導体基板４０ｂの第２面は、周辺回路チップ４００の第２面に相当する。
半導体基板４０ｂと絶縁体層４１ｂとの境界領域には、周辺回路７ｂが形成される。絶縁体層４１ｂの第１面上には、電極５１ｂ及び５２ｂが設けられる。例えば、周辺回路７ｂ内のロウデコーダモジュール１７は、配線層５３ｂを介して電極５１ｂに電気的に接続される。また、例えば、周辺回路７ｂ内の入出力回路１１又はロジック制御回路１２は、配線層５４ｂを介して電極５２ｂに電気的に接続される。
半導体基板４０ｂの第２面上には、電極６１が設けられる。例えば、電極６１は、半導体基板４０ｂを貫通するように形成されるコンタクト６０を介して、配線層５４ｂに電気的に接続される。コンタクト６０及び電極６１は、パッド群５のうちの１つを構成する。
電極５１ａ、５２ａ、５５ａ～５７ａ、５１ｂ、５２ｂ、及び５５ｂ～５７ｂ、並びに配線層５３ａ、５４ａ、５８ａ、５９ａ、５３ｂ、５４ｂ、５８ｂ、及び５９ｂは、例えば、銅又は銅を主成分とする銅合金を含む。コンタクト６０は、例えば、銅又は銅を主成分とする銅合金を含む。電極６１は、例えば、アルミニウムを含む。
絶縁体層４１ａの第２面と、絶縁体層４２ａの第１面とは、対応する電極同士が接するように貼合される。図７の例では、絶縁体層４１ａの第２面と、絶縁体層４２ａの第１面とは、電極５１ａと電極５５ａとが接し、かつ電極５２ａと電極５６ａとが接するように貼合される。
絶縁体層４２ａの第２面と、絶縁体層４２ｂの第１面とは、対応する電極同士が接するように貼合される。図７の例では、絶縁体層４２ａの第２面と、絶縁体層４２ｂの第１面とは、電極５７ａと電極５７ｂとが接するように貼合される。
絶縁体層４２ｂの第２面と、絶縁体層４１ｂの第１面とは、対応する電極同士が接するように貼合される。図７の例では、絶縁体層４２ｂの第２面と、絶縁体層４１ｂの第１面とは、電極５５ｂと電極５１ｂとが接し、かつ電極５６ｂと電極５２ｂとが接するように貼合される。
以上のように構成されることにより、メモリデバイス３は、パッド群５から受信した各種信号を、周辺回路７ａ及び７ｂに送信することができる。周辺回路７ａ及び７ｂはそれぞれ、パッド群５から受信した各種信号に基づき、メモリセルアレイ６ａ及び６ｂに所望の電圧を供給することができる。
１．１．７ メモリセルアレイの構造
次に、メモリセルアレイ６の構成について、引き続き図７を参照して説明する。以下では、メモリセルアレイ６ｂの構成について説明する。すなわち、図７において、紙面上方向は、Ｚ方向に対応する。なお、メモリセルアレイ６ａは、メモリセルアレイ６ｂをＺ方向に沿って逆向きに形成されたものと同等であるため、説明を省略する。
絶縁体層４２ｂ内には、例えば、導電体層２０～２４が設けられる。
導電体層２０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２０は、例えばシリコンを含む。
導電体層２０の上方に、絶縁体層を介して導電体層２１が設けられる。導電体層２１は、選択ゲート線ＳＧＳとして使用される。
導電体層２１の上方に、絶縁体層と導電体層２２とが交互に複数積層される。導電体層２２は、例えば、導電体層２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。
最上層に積層された導電体層２２の上方に、絶縁体層（図示せず）を介して導電体層２３が設けられる。導電体層２３は、選択ゲート線ＳＧＤとして使用される。
導電体層２１～２３は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含む。
導電体層２３の上方に、絶縁体層（図示せず）を介して複数の導電体層２４が設けられる。例えば導電体層２４は、Ｙ方向に沿って延伸する。複数の導電体層２４は、Ｘ方向に沿って配列する。複数の導電体層２４の各々は、ビット線ＢＬとして使用される。導電体層２４は、例えば銅（Ｃｕ）を含む。
以下の説明では、導電体層２０～２４は、“積層配線”とも総称される。
導電体層２１～２３の各々は、Ｚ方向に沿って延伸するコンタクトによって引き出された後、配線連結領域ＷＪＣＴを介して対応する周辺回路７と電気的に接続される。図７では、一例として、導電体層２１が、コンタクト５０ａを介して電極５５ａと電気的に接続される場合が示される。これにより、周辺回路７ａは、メモリセルアレイ６ａ内の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳの各々に、所望の電圧を印加することができる。また、周辺回路７ｂは、メモリセルアレイ６ｂ内の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳの各々に、所望の電圧を供給することができる。
なお、図７では図示されていないが、ビット線フックアップ領域ＢＬＨＵにおいて、導電体層２４は、Ｚ方向に沿って延伸するコンタクト（図示せず）によって引き出された後、配線連結領域（図示せず）を介して対応する周辺回路と電気的に接続される。これにより、周辺回路７ａは、メモリセルアレイ６ａ内のビット線ＢＬに、所望の電圧を供給することができる。また、周辺回路７ｂは、メモリセルアレイ６ｂ内のビット線ＢＬに、所望の電圧を供給することができる。
また、セル領域ＣＡにおいて、メモリセルアレイ６ａ及び６ｂは、複数のメモリピラーＭＰを有する。複数のメモリピラーＭＰの各々は、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳを貫通し、ソース線ＳＬに達する。複数のメモリピラーＭＰの各々は、複数のメモリピラーＭＰの各々に対応するビット線ＢＬと、ソース線ＳＬと、の間を電気的に接続するように構成される。メモリピラーＭＰとワード線との交差部分は、１つのメモリセルトランジスタとして機能する。
１．１．７ メモリピラー及び積層配線
図８は、第１実施形態に係るメモリデバイスのメモリピラー及び積層配線の構成の一例を示す断面図である。図８では、一例として、図７におけるメモリセルアレイ６ｂに形成されたメモリピラーＭＰが示される。すなわち、図８における紙面上方向は、Ｚ方向に対応する。
図８に示すように、メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２１～２３を貫通し、底部が導電体層２０に接触する。メモリピラーＭＰは、例えばコア膜３０、半導体膜３１、トンネル絶縁膜３２、電荷蓄積膜３３、ブロック絶縁膜３４、及び半導体部３５を含む。
コア膜３０は、Ｚ方向に沿って延伸し、その上端は、例えば最上層の導電体層２３よりも上方に位置する。コア膜３０の下端は、導電体層２０の層内に位置する。コア膜３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体膜３１は、コア膜３０の底面及び側面を覆う。半導体膜３１の下端は、導電体層２１に接触し、その上端は、最上層の導電体層２３よりも上層に位置する。半導体膜３１は、例えばポリシリコンを含む。
トンネル絶縁膜３２は、半導体膜３１の側面を覆う。トンネル絶縁膜３２は、例えば酸化シリコンを含む。
電荷蓄積膜３３は、トンネル絶縁膜３２の側面を覆う。電荷蓄積膜３３は、例えば窒化シリコン（ＳｉＮ）を含む。
ブロック絶縁膜３４は、電荷蓄積膜３３の側面を覆う。ブロック絶縁膜３４は、例えば酸化シリコンを含む。
半導体部３５は、コア膜３０の上面を覆い、半導体膜３１のうち、コア膜３０の上方に設けられた部分の内壁に接触する。半導体部３５は、例えば円柱状に設けられ、メモリピラーＭＰの上端に達する。
メモリピラーＭＰの上面上には、コンタクト３６が設けられる。コンタクト３６の上面は、導電体層２４に接触する。これにより、メモリピラーＭＰは、導電体層２０と導電体層２４との間を電気的に接続するように構成される。
図９は、図８のメモリピラーＭＰのＩＸ－ＩＸ線に沿った断面図である。図９は、メモリピラーＭＰ及びその周縁の導電体層２２を含む断面構造の例を示す。
図９に示すように、コア膜３０は、メモリピラーＭＰのほぼ中心に設けられる。さらに、コア膜３０の周囲には、半導体膜３１、トンネル絶縁膜３２、電荷蓄積膜３３、及びブロック絶縁膜３４が同心円状に設けられる。そして、ブロック絶縁膜３４の周囲を覆うように、導電体層２２が設けられる。
以上で説明した構造では、メモリピラーＭＰと導電体層２１とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２２とが交差する部分が、メモリセルトランジスタＭＴ０～ＭＴ７として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体膜３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
なお、以上で説明したメモリセルアレイ６の構造はあくまで一例であり、メモリセルアレイ６はその他の構造を有していても良い。例えば、導電体層２２の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳ及びＳＧＤにはそれぞれ、複数層に設けられた複数の導電体層２１及び２３が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２１と異なる材料の導電体が使用されても良い。メモリピラーＭＰと導電体層２４との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
１．２ 製造方法
以下に、第１実施形態に係るメモリデバイスの一連の製造工程の一例について説明する。図１０～図１４のそれぞれは、第１実施形態に係るメモリデバイスの製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。なお、以下で参照される製造工程の断面図には、図７に示したメモリデバイス３の断面に対応する断面が含まれる。
まず、図１０（Ａ）に示すように、周辺回路チップ１００が形成される。具体的には、半導体基板４０ａ上に、トランジスタ等を含む周辺回路７ａが形成される。周辺回路７ａは、絶縁体層４１ａによって覆われる。絶縁体層４１ａ上に露出するように、電極５１ａ及び５２ａを含む複数の電極が形成される。なお、絶縁体層４１ａ内には、電極５１ａ及び５２ａを含む複数の電極と、周辺回路７ａとの間を電気的に接続する、配線層５３ａ及び５４ａを含む複数の配線層が形成される。なお、図１０（Ａ）には図示されていないが、周辺回路チップ１００の形成と並行して、周辺回路チップ１００と同等の工程により、周辺回路チップ４００が形成され得る。
また、周辺回路チップ１００の製造と並行して、図１０（Ｂ）に示すように、セルチップ２００が形成される。具体的には、基板７０上に、バッファ層として絶縁体層７１が形成される。絶縁体層７１は、例えば酸化シリコンを含む。絶縁体層７１の上方には、メモリセルアレイ６ａが形成される。メモリセルアレイ６ａは、絶縁体層４２ａによって覆われる。絶縁体層４２ａ上に露出するように、電極５５ａ及び５６ａを含む複数の電極が形成される。なお、絶縁体層４２ａ内には、電極５５ａを含む複数の電極と、メモリセルアレイ６ａとの間を電気的に接続する、配線層５８ａを含む複数の配線層が形成される。また、絶縁体層４２ａ内には、電極５６ａを含む複数の電極と、絶縁体層７１との間を物理的に接続する、配線層５９ａを含む複数の配線層が形成される。なお、図１０（Ｂ）には図示されていないが、セルチップ２００の形成と並行して、セルチップ２００と同等の工程により、セルチップ３００が形成され得る。
続いて、図１１に示すように、周辺回路チップ１００とセルチップ２００とが貼合される。具体的には、周辺回路チップ１００の電極５１ａ及び５２ａを含む複数の電極と、セルチップ２００の電極５５ａ及び５６ａを含む複数の電極とが、それぞれ接合される。接合方法としては、例えば、機械的圧力による接合方法、接合面に不活性プラズマ処理を行うことによる接合方法、又は有機接着剤などを用いた接合方法等が適用可能である。
周辺回路チップ１００とセルチップ２００とが貼合された後、水酸化カリウム（ＫＯＨ）等の薬液により、基板７０が除去される。これにより、接合された電極の周囲の絶縁体層同士も接合されることができる。
基板７０の除去後、絶縁体層７１の上面上に絶縁体層７２が形成される。絶縁体層７２は、基板７０の除去によってセルチップ２００に生じる反りとは逆方向の応力を生じる層である。絶縁体層７２は、例えば窒化シリコンを含む。これにより、基板７０の除去後にセルチップ２００に生じる反りの影響を小さくすることができる。
続いて、絶縁体層７１及び７２のうち、電極５７ａを含む複数の電極が形成される予定の領域が除去され、配線層５９ａを含む複数の配線層が露出する。そして、図１２に示すように、配線層５９ａを含む複数の配線層にそれぞれ電気的に接続されるように、絶縁体層７１及び７２が除去された領域に、電極５７ａを含む複数の電極が形成される。
なお、図１１及び図１２に示される周辺回路チップ１００及びセルチップ２００に関する工程は、周辺回路チップ４００及びセルチップ３００に関しても同様に適用される。
すなわち、図１１と同等の工程によって、周辺回路チップ４００とセルチップ３００とが貼合される。具体的には、周辺回路チップ４００の電極５１ｂ及び５２ｂを含む複数の電極と、セルチップ３００の電極５５ｂ及び５６ｂを含む複数の電極とが、それぞれ接合される。
周辺回路チップ４００とセルチップ３００とが貼合された後、水酸化カリウム（ＫＯＨ）等の薬液により、セルチップ３００の基板（図示せず）が除去される。セルチップ３００の基板の除去後、絶縁体層７１に対応するセルチップ３００の絶縁体層７３の上面上に絶縁体層７４が形成される。絶縁体層７３は、例えば酸化シリコンを含む。絶縁体層７４は、セルチップ３００の基板の除去によってセルチップ３００に生じる反りとは逆方向の応力を生じる層である。絶縁体層７４は、例えば窒化シリコンを含む。
続いて、絶縁体層７３及び７４のうち、電極５７ｂを含む複数の電極が形成される予定の領域が除去され、配線層５９ｂを含む複数の配線層が露出する。そして、図１２と同等の工程によって、配線層５９ｂを含む複数の配線層にそれぞれ電気的に接続されるように、絶縁体層７３及び７４が除去された領域に、電極５７ｂを含む複数の電極が形成される。
以上の周辺回路チップ４００及びセルチップ３００に関する工程は、周辺回路チップ１００及びセルチップ２００に関する工程と並行して実行され得る。
その後、図１３に示すように、セルチップ２００とセルチップ３００とが貼合される。図１３における貼合工程は、図１１における貼合工程と同等である。
続いて、図１４に示すように、パッド群５が形成される。具体的には、周辺回路チップ４００の半導体基板４０ｂ及び絶縁体層４１ｂのうち、コンタクト６０が形成される予定の領域が除去される。これにより、電極６１と電気的に接続される予定の配線層５４ｂが露出する。半導体基板４０ｂ及び絶縁体層４１ｂの除去された領域にコンタクト６０が形成される。そして、コンタクト６０の上面上に接するように、電極６１が形成される。
以上のような工程により、メモリデバイス３が形成される。
１．３ 本実施形態に係る効果
第１実施形態よれば、周辺回路チップ１００及びセルチップ２００は、半導体基板４０ａと、電極５７ａと、半導体基板４０ａと電極５７ａとの間に設けられたメモリセルアレイ６ａと、を含む。周辺回路チップ４００及びセルチップ３００は、半導体基板４０ｂと、電極５７ａと接する電極５７ｂと、半導体基板４０ｂと電極５７ｂとの間に設けられたメモリセルアレイ６ｂと、を含む。これにより、メモリデバイス３は、チップの積層方向に沿った両端に、それぞれ１つずつ周辺回路領域ＰＥＲＩを有することができる。このため、チップの積層方向に沿って片側にしか周辺回路領域ＰＥＲＩを有していない場合よりも、周辺回路領域ＰＥＲＩを増加させることができる。したがって、チップサイズ（面積）が周辺回路のサイズに律速されないメモリデバイスを提供することができる。
補足すると、ワード線ＷＬの積層数を増加させることによって、ＸＹ平面に沿ったチップの単位面積あたりのメモリ容量を増加させることができる。このため、ある所定のメモリ容量を有するメモリデバイスに要するチップサイズは、ワード線ＷＬの積層数の増加に応じて小さくすることができる。しかしながら、周辺回路に要するチップサイズは、ワード線ＷＬの積層数に依ってほとんど変化しない。このため、ワード線ＷＬの積層数をある程度増加させると、メモリデバイスに要するチップサイズは、周辺回路に要するチップサイズに律速されることにより、ワード線ＷＬの積層数の増加に伴う縮小効果が見込めなくなる場合がある。
第１実施形態によれば、メモリデバイス３は、両端にそれぞれ周辺回路チップ１００及び４００を有する。これにより、周辺回路チップを１つしか有さない場合よりも、チップの単位面積あたりに形成できる周辺回路の量を、２倍に増やすことができる。このため、チップサイズが周辺回路のサイズに律速されないメモリデバイスを提供することができる。
また、４つのチップ１００～４００は、並行して形成することができる。すなわち、周辺回路７とメモリセルアレイ６とを並行して形成することができる。このため、周辺回路７を形成する工程の後にメモリセルアレイ６を形成する場合よりも、メモリデバイス３の製造に要する時間を短縮することができる。
２． 第２実施形態
第２実施形態に係るメモリデバイスは、２つの周辺回路チップの半導体基板の厚さが有意に異なる点において、第１実施形態と異なる。以下では、第２実施形態に係るメモリデバイスについて、第１実施形態と異なる構成について主に説明し、第１実施形態と同等の構成については説明を省略する
２．１ メモリデバイスの貼合構造
図１５は、第２実施形態に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図である。図１５は、第１実施形態における図３に対応する。
具体的には、メモリデバイス３Ａは、周辺回路チップ１００Ａ及び４００Ａ、並びにセルチップ２００及び３００を含む。
周辺回路チップ１００Ａには、周辺回路７ａ’が形成される。周辺回路７ａ’は、入出力回路１１、ロジック制御回路１２、コマンドレジスタ１３、アドレスレジスタ１４、シーケンサ１５、ドライバモジュール１６、及びロウデコーダモジュール１７を含み得る。周辺回路７ａ’に形成されるドライバモジュール１６には、ロウデコーダモジュール１７に向けて電圧を供給する部分が含まれる。
一方、周辺回路チップ４００には、パッド群５及び周辺回路７ｂ’が形成される。周辺回路７ｂ’は、入出力回路１１、ロジック制御回路１２、コマンドレジスタ１３、アドレスレジスタ１４、シーケンサ１５、ドライバモジュール１６、及びセンスアンプモジュール１８を含み得る。周辺回路７ｂ’に形成されるドライバモジュール１６には、ロウデコーダモジュール１７に向けて電圧を供給する部分が含まれない。
このように、周辺回路チップ１００Ａには、電圧ＶＰＧＭのような高電圧が印加される回路群が含まれる。一方、周辺回路チップ４００Ａには、電圧ＶＰＧＭのような高電圧が印加される回路群が含まれない。電圧ＶＰＧＭは、データの書込み動作において、書込み対象のメモリセルトランジスタＭＴのワード線ＷＬに印加される電圧である。電圧ＶＰＧＭは、例えば、２０Ｖ以上となり得る。
２．２ メモリデバイスの平面レイアウト
図１６及び図１７は、第２実施形態に係るメモリデバイスの平面レイアウトの一例を示す図である。図１６は、周辺回路チップ１００Ａにおける平面レイアウトを示す。図１７は、周辺回路チップ４００Ａにおける平面レイアウトを示す。図１６及び図１７はそれぞれ、第１実施形態における図４及び図６に対応する。
まず、図１６を参照して、周辺回路チップ１００Ａの平面レイアウトについて説明する。
図１６に示すように、周辺回路チップ１００Ａは、例えば、ＸＹ平面内に、周辺回路領域ＰＥＲＩと、４つの配線連結領域ＷＪＣＴと、を有する。
周辺回路領域ＰＥＲＩは、例えば、２つのロウデコーダ領域ＲＤと、その他領域ＯＴＨと、を有するが、センスアンプ領域ＳＡを有さない。周辺回路チップ１００Ａのその他領域ＯＴＨに設けられる回路は、電圧ＶＰＧＭのような高電圧を扱う回路を含む。
次に、図１６を参照して、周辺回路チップ４００Ａの平面レイアウトについて説明する。
図１６に示すように、周辺回路チップ４００Ａは、例えば、ＸＹ平面内に、周辺回路領域ＰＥＲＩと、４つの配線連結領域ＷＪＣＴと、パッド領域ＰＤと、を有する。このうち、４つの配線連結領域ＷＪＣＴ及びパッド領域ＰＤの配置は、第１実施形態の図６における周辺回路チップ４００と同等であるため、説明を省略する。
周辺回路領域ＰＥＲＩは、例えば、２つのセンスアンプ領域ＳＡと、その他領域ＯＴＨと、を有するが、ロウデコーダ領域ＲＤを有さない。周辺回路チップ４００Ａのその他領域ＯＴＨに設けられる回路は、電圧ＶＰＧＭのような高電圧を扱う回路を含まない。
２．３ メモリデバイスの断面構造
図１８は、第２実施形態に係るメモリデバイスの構造の一例を示す、図１６及び図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿った断面図である。図１８は、第１実施形態における図７に対応する。
図１８に示すように、周辺回路チップ１００の半導体基板４０ａと絶縁体層４１ａとの境界領域には、周辺回路７ａ’が形成される。絶縁体層４１ａの第２面上には、電極５１ａ及び５２ａが設けられる。例えば、周辺回路７ａ’内のロウデコーダモジュール１７は、配線層５３ａを介して電極５１ａに電気的に接続されると共に、図示しない配線層を介して電極６２ａに電気的に接続される。
セルチップ２００の絶縁体層４２ａの第１面上には、電極５５ａ、５６ａ、及び６３ａが設けられる。絶縁体層４２ａの第２面上には、電極５７ａ及び６５ａが設けられる。例えば、電極６３ａは、配線層６４ａを介して電極６５ａに電気的に接続される。
セルチップ３００の絶縁体層４２ｂの第１面上には、電極５７ｂ及び６５ｂが設けられる。絶縁体層４２ｂの第２面上には、電極５６ｂが設けられる。例えば、メモリセルアレイ６ｂは、配線層５８ｂ及び６４ｂを介して電極６５ｂに電気的に接続される。
周辺回路チップ４００は、半導体基板４０ｂ’及び絶縁体層４１ｂを含む。半導体基板４０ｂ’は、半導体基板４０ａよりもＺ方向に沿った厚さが薄い。半導体基板４０ｂ’と絶縁体層４１ｂとの境界領域には、周辺回路７ｂ’が形成される。絶縁体層４１ｂの第１面上には、電極５２ｂが設けられる。上述の通り、周辺回路７ｂ’内にはロウデコーダモジュール１７が設けられない。このため、セルチップ３００のワード線フックアップ領域ＷＬＨＵの配線層と、周辺回路７ｂ’とは、電気的に接続されない場合がある。
絶縁体層４１ａの第２面と、絶縁体層４２ａの第１面とは、対応する電極同士が接するように貼合される。図１８の例では、絶縁体層４１ａの第２面と、絶縁体層４２ａの第１面とは、電極５１ａと電極５５ａとが接し、電極５２ａと電極５６ａとが接し、かつ電極６２ａと電極６３ａとが接するように貼合される。
絶縁体層４２ａの第２面と、絶縁体層４２ｂの第１面とは、対応する電極同士が接するように貼合される。図１８の例では、絶縁体層４２ａの第２面と、絶縁体層４２ｂの第１面とは、電極５７ａと電極５７ｂとが接し、かつ電極６５ａと電極６５ｂとが接するように貼合される。
絶縁体層４２ｂの第２面と、絶縁体層４１ｂの第１面とは、対応する電極同士が接するように貼合される。図１８の例では、絶縁体層４２ｂの第２面と、絶縁体層４１ｂの第１面とは、電極５６ｂと電極５２ｂとが接するように貼合される。
セルチップ２００及び３００のいずれについても、導電体層２１～２３の各々は、Ｚ方向に沿って延伸するコンタクトによって引き出された後、配線連結領域ＷＪＣＴを介して周辺回路７ａ’と電気的に接続される。図１８では、一例として、セルチップ２００の導電体層２１及びセルチップ３００の導電体層２１がそれぞれ、コンタクト５０ａ及び５０ｂを介して、電極５５ａ及び６２ａと電気的に接続される場合が示される。これにより、周辺回路７ａ’は、メモリセルアレイ６ａ及び６ｂのいずれについても、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳの各々に、所望の電圧を印加することができる。周辺回路７ｂ’は、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳの各々に、所望の電圧を供給しない。
なお、図１８では図示されていないが、セルチップ２００及び３００のいずれについても、導電体層２４は、Ｚ方向に沿って延伸するコンタクト（図示せず）によって引き出された後、配線連結領域（図示せず）を介して周辺回路７ｂ’と電気的に接続される。これにより、周辺回路７ｂ’は、メモリセルアレイ６ａ及び６ｂのいずれについても、ビット線ＢＬに、所望の電圧を供給することができる。また、周辺回路７ａ’は、ビット線ＢＬに、所望の電圧を供給しない。
２．２ 本実施形態に係る効果
第２実施形態によれば、周辺回路チップ１００Ａには、セルチップ２００内のメモリセルアレイ６ａ及びセルチップ３００内のメモリセルアレイ６ｂのいずれにも電圧を供給するドライバモジュール１６及びロウデコーダモジュール１７が形成される。すなわち、周辺回路チップ１００Ａには、電圧ＶＰＧＭ等の高電圧が印加される回路が集約される。これにより、周辺回路チップ４００Ａに、高電圧が印加される回路が形成されることを回避することができる。このため、半導体基板４０ｂの膜厚方向（Ｚ方向）に、深い空乏層が形成されることを回避することができる。従って、半導体基板４０ｂの厚さを、半導体基板４０ａより薄くすることができる。半導体基板４０ｂの厚さを薄くすることにより、パッド群５（の特にコンタクト６０）の形成に際し、半導体基板４０ｂを貫通するホールを形成する工程の負荷を低減することができる。
３． 変形例等
なお、上述の第１実施形態及び第２実施形態は、種々の変形が可能である。
３．１ 第１変形例
例えば、上述の第１実施形態及び第２実施形態では、周辺回路チップ１００及びセルチップ２００が貼合された構成と、周辺回路チップ４００及びセルチップ３００が貼合された構成と、が更に貼合される場合について説明したが、これに限られない。例えば、周辺回路７ａ及びメモリセルアレイ６ａを含む構成と、周辺回路７ｂ及びメモリセルアレイ６ｂを含む構成との少なくとも一方は、単一のチップで構成されてもよい。以下の説明では、第１実施形態と異なる構成について主に説明し、第１実施形態と同等の構成については説明を省略する。
３．１．１ 第１例
図１９は、第１変形例の第１例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図である。図１９は、第１実施形態における図３に対応する。
図１９に示すように、メモリデバイス３Ｂ－１は、３つのチップが積層するように貼り合わされる。具体的には、メモリデバイス３Ｂ－１は、セルチップ３００、周辺回路チップ４００、及びチップ５００を含む。チップ５００は、周辺回路７ａが形成される周辺回路層、及びメモリセルアレイ６ａ’が形成されるセル層を含む。
セルチップ３００、周辺回路チップ４００、及びチップ５００の各々は、互いに対向する第１面及び第２面を有する。チップ５００の第１面は、いずれのチップとも接しない。チップ５００の第２面と、セルチップ３００の第１面とは、貼り合わされることによって互いに接する。セルチップ３００の第２面と、周辺回路チップ４００の第１面とは、貼り合わされることによって互いに接する。周辺回路チップ４００の第２面は、いずれのチップとも接しない。
図２０は、第１変形例の第１例に係るメモリデバイスの構造の一例を示す断面図である。図２０は、第１実施形態における図７に対応する。
図２０に示すように、チップ５００は、半導体基板４０ａ及び絶縁体層４１ａ’を含む。半導体基板４０ａの第１面は、チップ５００の第１面に相当する。半導体基板４０ａの第２面と、絶縁体層４１ａ’の第１面とは、互いに接する。絶縁体層４１ａ’の第２面は、チップ５００の第２面に相当する。絶縁体層４１ａ’の第２面上には、電極５７ａが設けられる。
半導体基板４０ａと絶縁体層４１ａ’との境界領域には、周辺回路７ａが形成される。絶縁体層４１ａ’内には、メモリセルアレイ６ａ’が形成される。メモリセルアレイ６ａ’は、Ｚ方向に沿って、導電体層２０、２１、２２、２３、及び２４がこの順に積層されるように形成される。例えば、メモリセルアレイ６ａ’の導電体層２１は、Ｚ方向に沿って導電体層２４よりも紙面上方に引き出される。これにより、メモリセルアレイ６ａ’の導電体層２１は、コンタクト５０ａを介して、導電体層２４よりも紙面上方に位置する配線層５８ａ’に電気的に接続される。
周辺回路７ａ内のロウデコーダモジュール１７は、配線層５３ａ及び５８ａ’を介してメモリセルアレイ６ｂ’の導電体層２１に電気的に接続される。また、例えば、周辺回路７ａ内の入出力回路１１又はロジック制御回路１２は、配線層５４ａ及び５９ａを介して電極５７ａに電気的に接続される。
以上のように、第１変形例の第１例では、周辺回路７ａ及びメモリセルアレイ６ａ’が同一のチップ５００に形成される。周辺回路７ｂが形成される周辺回路チップ４００と、メモリセルアレイ６ｂが形成されるセルチップ３００とは、貼合される。そして、チップ５００と、周辺回路チップ４００と貼合されたセルチップ３００とが、更に貼合される。この場合、メモリセルアレイ６ａ’及び６ｂはいずれも、導電体層２０～２４がこの順にＺ方向に沿って積層される構成となる。このような構成においても、第１実施形態と同様に、２つの半導体基板４０ａ及び４０ｂに周辺回路を分割して形成することができる。このため、周辺回路を１つの半導体基板に形成する場合よりも、周辺回路に要する面積を低減することができる。
３．１．２ 第２例
図２１は、第１変形例の第２例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図である。図２１は、第１実施形態における図３に対応する。
図２１に示すように、メモリデバイス３Ｂ－２は、３つのチップが積層するように貼り合わされる。具体的には、メモリデバイス３Ｂ－２は、周辺回路チップ１００、セルチップ２００、及びチップ６００を含む。チップ６００は、パッド群５及び周辺回路７ｂが形成される周辺回路層、及びメモリセルアレイ６ｂ’が形成されるセル層を含む。
周辺回路チップ１００、セルチップ２００、及びチップ６００の各々は、互いに対向する第１面及び第２面を有する。周辺回路チップ１００の第１面は、いずれのチップとも接しない。周辺回路チップ１００の第２面と、セルチップ２００の第１面とは、貼り合わされることによって互いに接する。セルチップ２００の第２面と、チップ６００の第１面とは、貼り合わされることによって互いに接する。チップ６００の第２面は、いずれのチップとも接しない。
図２２は、第１変形例の第２例に係るメモリデバイスの構造の一例を示す断面図である。図２２は、第１実施形態における図７に対応する。
図２２に示すように、チップ６００は、半導体基板４０ｂ及び絶縁体層４１ｂ’を含む。絶縁体層４１ｂ’の第１面は、チップ６００の第１面に相当する。絶縁体層４１ｂ’の第２面と、半導体基板４０ａの第１面とは、互いに接する。半導体基板４０ｂの第２面は、チップ６００の第２面に相当する。絶縁体層４１ｂ’の第１面上には、電極５７ｂが設けられる。
半導体基板４０ｂと絶縁体層４１ｂ’との境界領域には、周辺回路７ｂが形成される。絶縁体層４１ｂ’内には、メモリセルアレイ６ｂ’が形成される。メモリセルアレイ６ｂ’は、Ｚ方向に沿って、導電体層２４、２３、２２、２１、及び２０がこの順に積層されるように形成される。例えば、メモリセルアレイ６ｂ’の導電体層２１は、Ｚ方向に沿って導電体層２４よりも紙面下方に引き出される。これにより、メモリセルアレイ６ｂ’の導電体層２１は、コンタクト５０ｂを介して、導電体層２４よりも紙面下方に位置する配線層５８ｂ’に電気的に接続される。
周辺回路７ｂ内のロウデコーダモジュール１７は、配線層５３ｂ及び５８ｂ’を介してメモリセルアレイ６ｂ’の導電体層２１に電気的に接続される。また、例えば、周辺回路７ｂ内の入出力回路１１又はロジック制御回路１２は、配線層５４ｂ及び５９ｂを介して電極５７ｂに電気的に接続される。
以上のように、第１変形例の第２例では、周辺回路７ｂ及びメモリセルアレイ６ｂ’が同一のチップ６００に形成される。周辺回路７ａが形成される周辺回路チップ１００と、メモリセルアレイ６ａが形成されるセルチップ２００とは、貼合される。そして、チップ６００と、周辺回路チップ１００と貼合されたセルチップ２００とが、更に貼合される。この場合、メモリセルアレイ６ａ及び６ｂ’はいずれも、導電体層２４～２０がこの順にＺ方向に沿って積層される構成となる。このような構成においても、第１実施形態と同様に、２つの半導体基板４０ａ及び４０ｂに周辺回路を分割して形成することができる。このため、周辺回路を１つの半導体基板に形成する場合よりも、周辺回路に要する面積を低減することができる。
３．２ 第２変形例
また、例えば、上述の第１実施形態及び第２実施形態では、周辺回路チップ１００及び４００の間に、セルチップ２００及び３００が設けられる場合について説明したが、これに限られない。例えば、周辺回路チップ１００及び４００の間に、３つ以上のセルチップが設けられてもよい。以下の説明では、第１実施形態と異なる構成について主に説明し、第１実施形態と同等の構成については説明を省略する。
図２３は、第２変形例に係るメモリデバイスにおける複数チップの貼合構造の一例を示す図である。図２３は、第１実施形態における図３に対応する。
図２３に示すように、メモリデバイス３Ｃは、２つの周辺回路チップ及び３つのセルチップが積層するように貼り合わされる。具体的には、周辺回路チップ１００及び４００、並びにセルチップ２００、３００、及び７００を含む。セルチップ２００、３００及び７００にはそれぞれ、メモリセルアレイ６ａ、６ｂ、及び６ｃが形成される。周辺回路チップ１００には、メモリセルアレイ６ａ及び６ｃに対応する周辺回路７ａ及び７ｃ－１が形成される。周辺回路チップ４００には、パッド群５、並びにメモリセルアレイ６ｂ及び６ｃに対応する周辺回路７ｂ及び７ｃ－２が形成される。
周辺回路チップ１００及び４００、並びにセルチップ２００、３００、及び７００の各々は、互いに対向する第１面及び第２面を有する。周辺回路チップ１００の第１面は、いずれのチップとも接しない。周辺回路チップ１００の第２面と、セルチップ２００の第１面とは、貼り合わされることによって互いに接する。セルチップ２００の第２面と、セルチップ７００の第１面とは、貼り合わされることによって互いに接する。セルチップ７００の第２面と、セルチップ３００の第１面とは、貼り合わされることによって互いに接する。セルチップ３００の第２面と、周辺回路チップ４００の第１面とは、貼り合わされることによって互いに接する。周辺回路チップ４００の第２面は、いずれのチップとも接しない。
以上のように、第２変形例では、２つの周辺回路チップの間に、３つ以上のセルチップが設けられる。このような構成においても、第１実施形態と同様に、２つの半導体基板４０ａ及び４０ｂに周辺回路を分割して形成することができる。このため、周辺回路を１つの半導体基板に形成する場合よりも、周辺回路に要する面積を低減することができる。また、３つ以上のセルチップにそれぞれ異なる製造工程でメモリセルアレイが形成される。これにより、１つのセルチップに形成されるメモリセルアレイのワード線ＷＬの積層数を過剰に大きくすることなく、メモリサイズを増やすことができる。このため、積層数の増加に伴う製造負荷の増加を抑制することができる。
３．３ その他
上記各実施形態では、３つ以上のチップが貼り合わされる構成について説明したが、これに限られない。例えば、半導体基板４０ａの上方にメモリセルアレイ６ａが形成されたチップ（例えば、チップ５００）と、半導体基板４０ｂの上方にメモリセルアレイ６ｂが形成されたチップ（例えば、チップ６００）と、が貼り合わされてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…メモリコントローラ、３，３Ａ，３Ｂ－１，３Ｂ－２，３Ｃ…メモリデバイス、５…パッド群、６，６ａ，６ｂ，６ａ’，６ｂ’…メモリセルアレイ、７，７ａ，７ｂ，７ａ’，７ｂ’…周辺回路、１１…入出力回路、１２…ロジック制御回路、１３…コマンドレジスタ、１４…アドレスレジスタ、１５…シーケンサ、１６…ドライバモジュール、１７…ロウデコーダモジュール、１８…センスアンプモジュール、２０～２４…導電体層、３０…コア膜、３１…半導体膜、３２…トンネル絶縁膜、３３…電荷蓄積膜、３４…ブロック絶縁膜、３５…半導体部、３６，５０ａ，５０ｂ，６０…コンタクト、４０ａ，４０ｂ，４０ｂ’…半導体基板、４１ａ，４１ａ’，４１ｂ，４１ｂ’，４２ａ，４２ｂ…絶縁体層、５１ａ，５１ｂ，５２ａ，５２ｂ，５５ａ，５５ｂ，５６ａ，５６ｂ，５７ａ，５７ｂ，６１，６２ａ，６３ａ，６５ａ，６５ｂ…電極、５３ａ，５３ｂ，５４ａ，５４ｂ，５８ａ，５８ａ’，５８ｂ，５８ｂ’，５９ａ，５９ｂ，６４ａ，６４ｂ…配線層、１００，１００Ａ，４００，４００Ａ…周辺回路チップ、２００，３００，７００…セルチップ、５００，６００…チップ。

Claims (12)

  1. 第１チップと、
    前記第１チップ上に設けられた第２チップと、
    を備え、
    前記第１チップは、
    第１基板と、第１電極と、前記第１基板と前記第１電極との間に設けられた第１メモリセルアレイと、を含み、
    前記第２チップは、
    第２基板と、
    前記第１電極と接する第２電極と、
    前記第２基板と前記第２電極との間に設けられた第２メモリセルアレイと、
    を含む、
    メモリデバイス。
  2. 前記第１メモリセルアレイは、
    第１導電体層と、
    前記第１導電体層内を第１方向に沿って延びる第１半導体膜と、
    前記第１導電体層と前記第１半導体膜との間に設けられた第１電荷蓄積膜と、
    を含み、
    前記第２メモリセルアレイは、
    第２導電体層と、
    前記第２導電体層内を前記第１方向に沿って延びる第２半導体膜と、
    前記第２導電体層と前記第２半導体膜との間に設けられた第２電荷蓄積膜と、
    を含み、
    前記第１方向は、前記第１基板と前記第２基板とが対向する第１面に交差する、
    請求項１記載のメモリデバイス。
  3. 前記第１チップは、前記第１導電体層と電気的に接続されるように構成された第１ロウデコーダを含み、
    前記第２チップは、前記第２導電体層と電気的に接続されるように構成された第２ロウデコーダを含む、
    請求項２記載のメモリデバイス。
  4. 前記第１基板の前記第１方向に沿った厚さは、前記第２基板の前記第１方向に沿った厚さと等しい、
    請求項３記載のメモリデバイス。
  5. 前記第１チップは、前記第１導電体層と電気的に接続されるように構成された第１ロウデコーダ、及び前記第２導電体層と電気的に接続されるように構成された第２ロウデコーダを含む、
    請求項２記載のメモリデバイス。
  6. 前記第１基板の前記第１方向に沿った厚さは、前記第２基板の前記第１方向に沿った厚さより厚い、
    請求項５記載のメモリデバイス。
  7. 前記第２基板は、第１面と、前記第１面に対して前記第１基板と反対側に位置する第２面と、を有し、
    前記第２チップは、前記第２基板の前記第２面上に設けられたパッドを含む、
    請求項１記載のメモリデバイス。
  8. 前記第１チップは、
    前記第１基板を含む第１サブチップと、
    前記第１サブチップ上に設けられ、前記第１メモリセルアレイ及び前記第１電極を含む第２サブチップと、
    を含む、
    請求項１記載のメモリデバイス。
  9. 前記第２チップは、
    前記第２サブチップ上に設けられ、前記第２メモリセルアレイ及び前記第２電極を含む第３サブチップと、
    前記第３サブチップ上に設けられ、前記第２基板を含む第４サブチップと、
    を含む、
    請求項８記載のメモリデバイス。
  10. 前記第１チップは、
    前記第１基板を含む第１サブチップと、
    前記第１サブチップの上方に設けられ、前記第１メモリセルアレイ及び前記第１電極を含む第２サブチップと、
    前記第１サブチップと前記第２サブチップの間に設けられ、第３メモリセルアレイを含む第５サブチップと、
    を含む、
    請求項１記載のメモリデバイス。
  11. 前記第１電極及び前記第２電極は、銅を含む、
    請求項１記載のメモリデバイス。
  12. 前記パッドは、アルミニウムを含む、
    請求項７記載のメモリデバイス。
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