TWI831483B - 記憶體裝置 - Google Patents

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Abstract

一實施方式之記憶體裝置具備：基板；複數個第1導電體層，其等於第1方向上相互分開排列；第2導電體層及第3導電體層，其等於基板與複數個第1導電體層之間分別沿第2方向延伸，且於第2方向上相互分開排列；複數個第4導電體層，其等相對於複數個第1導電體層而於基板之相反側於第1方向上相互分開排列；第5導電體層，其於複數個第1導電體層與複數個第4導電體層之間沿第2方向延伸；第1記憶體柱，其沿第1方向延伸且與複數個第1導電體層交叉，連接於第2導電體層或第3導電體層；第2記憶體柱，其沿第1方向延伸且與複數個第4導電體層交叉，連接於第5導電體層；及第1配線，其連接第5導電體層與基板之間。第1配線包含接點，該接點於第2導電體層與第3導電體層之間沿第1方向延伸，且與複數個第1導電體層交叉。

Description

記憶體裝置
實施方式係關於一種記憶體裝置。
NAND(與非)快閃記憶體作為能夠非揮發地記憶資料之記憶體裝置已為人所知。於如NAND快閃記憶體般之記憶體裝置中，為了高積體化、大容量化而採用三維記憶體結構。三維記憶體結構與用來控制記憶體結構之周邊電路有時設置於不同晶片上。該情形時，記憶體裝置係藉由將設置有三維記憶體結構之記憶體晶片、與設置有周邊電路之CMOS(complementary metal oxide semiconductor，互補金氧半導體)晶片貼合而形成。
一個實施方式提供一種可於抑制電路面積增加之同時，使記憶體容量增加之記憶體裝置。
實施方式之記憶體裝置具備基板、複數個第1導電體層、第2導電體層及第3導電體層、複數個第4導電體層、第5導電體層、第1記憶體柱、第2記憶體柱、及第1配線。上述複數個第1導電體層於第1方向上相互分開排列。上述第2導電體層及上述第3導電體層於上述基板與上述複數個第1導電體層之間分別沿與上述第1方向交叉之第2方向延伸，且於上述第2方向上相互分開排列。上述複數個第4導電體層相對於上述複數個第1導電體層而於上述基板之相反側於上述第1方向上相互分開排列。上述第5導電體層於上述複數個第1導電體層與上述複數個第4導電體層之間沿上述第2方向延伸。上述第1記憶體柱沿上述第1方向延伸且與上述複數個第1導電體層交叉，連接於上述第2導電體層或上述第3導電體層。上述第2記憶體柱沿上述第1方向延伸且與上述複數個第4導電體層交叉，連接於上述第5導電體層。上述第1配線電連接上述第5導電體層與上述基板之間。上述第1配線包含接點。上述接點於上述第2導電體層與上述第3導電體層之間沿上述第1方向延伸，且與上述複數個第1導電體層交叉。
根據上述構成，可提供一種能於抑制電路面積增加之同時，使記憶體容量增加之記憶體裝置。
以下，參照圖式就實施方式進行說明。
另外，以下說明中，對具有大致相同功能及構成之構成要素附上相同符號。於特別區分具有相同構成之要素彼此之情形時，有時會於相同符號之末尾附加互不相同之文字或數字。
1. 第1實施方式  就第1實施方式進行說明。
1.1 構成  就第1實施方式之構成進行說明。
1.1.1 記憶體系統  圖1係用來就第1實施方式之記憶體系統之構成進行說明之框圖。記憶體系統係以連接於外部主機(未圖示)之方式構成之記憶裝置。記憶體系統例如係SD(Secure Digital，安全數位) TM(Touch Memory ，接觸記憶體 )卡般之記憶卡、UFS(Universal Flash Storage，通用快閃記憶體)、SSD(Solid State Drive，固態驅動器)。記憶體系統1包含記憶體控制器2及記憶體裝置3。
記憶體控制器2由例如SoC(System-on-a-Chip，晶片上系統)般之積體電路構成。記憶體控制器2根據來自主機之請求而控制記憶體裝置3。具體而言，例如記憶體控制器2將由主機請求寫入之資料寫入至記憶體裝置3。此外，記憶體控制器2將請求從主機讀出之資料從記憶體裝置3讀出並發送至主機。
記憶體裝置3係非揮發地記憶資料之記憶體。記憶體裝置3例如係NAND快閃記憶體。
記憶體控制器2與記憶體裝置3之通信，例如係依據SDR(Single Data Rate，單倍資料速率)介面、切換DDR(Double Data Rate，雙倍資料速率)介面、或ONFI(Open NAND Flash Interface，開放式NAND快閃記憶體介面)。
1.1.2 記憶體裝置  繼續參照圖1就第1實施方式之記憶體裝置之整體構成進行說明。記憶體裝置3例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、選擇電路16、及感測放大器模組17。
記憶胞陣列10係資料之記憶區域。記憶胞陣列10包含區塊組10a及10b。區塊組10a及10b分別與形成於不同晶片上之記憶區域對應。區塊組10a包含複數個區塊BLKa＿0～BLKa＿n(n係1以上之整數)。區塊組10b包含複數個區塊BLKb＿0～BLKb＿n。各區塊BLKa及BLKb係複數個記憶胞之集合。各區塊BLKa及BLKb例如作為資料之抹除單位來使用。複數個記憶胞之每個非揮發地記憶資料。此外，於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞例如與1個位元線及1個字元線建立關聯。至於記憶胞陣列10之詳細構成將於下文說明。
指令暫存器11對記憶體裝置3從記憶體控制器2接收到之指令CMD進行記憶。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12對記憶體裝置3從記憶體控制器2接收到之位址信息ADD進行記憶。位址信息ADD例如包含區塊位址BA、頁位址PA、晶片位址CPA、及行位址CA。例如，區塊位址BA、頁位址PA、晶片位址CPA、及行位址CA分別用於區塊BLK、字元線及位元線之選擇。
定序器13控制整個記憶體裝置3之動作。例如，定序器13根據指令暫存器11中保持之指令CMD，來控制驅動器模組14、列解碼器模組15、選擇電路16及感測放大器模組17等而執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生於讀出動作、寫入動作、抹除動作等中使用之電壓。而且，驅動器模組14根據例如位址暫存器12中保持之頁位址PA，來將產生之電壓施加至與所選擇之字元線對應之信號線。
列解碼器模組15根據位址暫存器12中記憶之區塊位址BA，來選擇所對應之記憶胞陣列10中之1個區塊BLK。而且，列解碼器模組15將施加至與例如所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK中之所選擇之字元線。
選擇電路16根據位址暫存器12中記憶之晶片位址CPA，來選擇記憶胞陣列10中之區塊組10a或10b。
感測放大器模組17根據位址暫存器12中記憶之行位址CA，來選擇與藉由選擇電路16選擇之記憶胞陣列10中之區塊組10a或10b對應之位元線。於寫入動作中，根據從記憶體控制器2接收到之寫入資料DAT來對各位元線施加所需電壓。此外，感測放大器模組17於讀出動作中，根據位元線之電壓來判定記憶胞中記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
1.1.3 記憶胞陣列及選擇電路之電路構成  圖2係表示第1實施方式之記憶體裝置具備之記憶胞陣列及選擇電路之電路構成之一例之電路圖。圖2中示出記憶胞陣列10中之1個區塊BLKa及1個區塊BLKb、與選擇電路16及感測放大器模組17之間之連接關係。如圖2所示，區塊BLKa及BLKb分別例如包含4個串單元SU0～SU3。
區塊BLKa中之各串單元SU包含分別與位元線BLa＜0＞、…、及BLa＜m＞(m係1以上之整數)建立關聯之複數個NAND串NS。區塊BLKb中之各串單元SU包含分別與位元線BLb＜0＞、…、及BLb＜m＞建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT3、以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包含控制閘極及電荷儲存部，非揮發地記憶資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT3串聯連接。區塊BLKa中之選擇電晶體ST1之第1端連接於建立關聯之位元線BLa。區塊BLKb中之選擇電晶體ST1之第1端連接於建立關聯之位元線BLb。選擇電晶體ST1之第2端連接於串聯連接之記憶胞電晶體MT0～MT3之第1端。選擇電晶體ST2之第1端連接於串聯連接之記憶胞電晶體MT0～MT3之第2端。選擇電晶體ST2之第2端連接於源極線SL。
於區塊BLKa及BLKb之組中，記憶胞電晶體MT0～MT3之控制閘極分別連接於字元線WL0～WL3。串單元SU0～SU3中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。
對位元線BLa及位元線BLb之組分配例如相同之行位址CA。以下，對分配有相同之行位址CA之位元線BLa及BLb之組附上相同之符號＜k＞(0≦k≦m)。分配給位元線BLa＜0＞及BLb＜0＞之行位址CA、…、及分配給BLa＜m＞及BLb＜m＞之行位址CA相互各不相同。另外，對分配有相同之行位址CA之位元線BLa及位元線BLb，藉由分別分配例如不同之晶片位址CPA來相互辨別。
複數個位元線BLa分別由區塊組10a中分配有相同之行位址CA之複數個NAND串NS共有。複數個位元線BLb分別由區塊組10b中分配有相同之行位址CA之複數個NAND串NS共有。字元線WL0～WL7分別針對每一區塊BLKa及BLKb之組來設置。源極線SL於例如區塊組10a及10b間共有。
於1個串單元SU中連接於共通之字元線WL之複數個記憶胞電晶體MT之集合被稱為例如胞單元CU。例如，包含分別記憶1位資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位數，而可具有2頁資料以上之記憶容量。
另外，第1實施方式之記憶體裝置3具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各區塊BLK包含之串單元SU之個數可設計為任意個數。各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可設計為任意個數。
繼而，參照圖2所示之電路圖，就第1實施方式之記憶體裝置之選擇電路之電路構成進行說明。選擇電路16包含複數個電晶體Ta＜0＞、…、Ta＜m＞、Tb＜0＞、…、及Tb＜m＞。
電晶體Ta＜k＞包含連接於位元線BLa＜k＞之第1端、經由位元線BL＜k＞連接於感測放大器模組17之第2端、及供給信號CPsel之控制端(0≦k≦m)。電晶體Tb＜k＞包含連接於位元線BLb＜k＞之第1端、經由位元線BL＜k＞連接於感測放大器模組17之第2端、及供給信號/CPsel之控制端。信號CPsel及/CPsel係極性互不相同之信號。即，於信號CPsel為「H」位準之情形時，信號/CPsel為「L」位準。該情形時，複數個電晶體Ta＜0＞～Ta＜m＞、及Tb＜0＞～Tb＜m＞分別成為接通狀態、及斷開狀態。此外，於信號CPsel為「L」位準之情形時，信號/CPsel為「H」位準。該情形時，複數個電晶體Ta＜0＞～Ta＜m＞、及Tb＜0＞～Tb＜m＞分別成為斷開狀態、及接通狀態。由此，位元線BL＜k＞選擇性地連接於位元線BLa＜k＞或BLb＜k＞中之任一位元線。
1.1.4 記憶體裝置之貼合結構  圖3係表示第1實施方式之記憶體裝置之貼合結構之一例之圖。如圖3所示，記憶體裝置3具備第1記憶體晶片MCa、第2記憶體晶片MCb、及CMOS晶片CC。記憶體裝置3係以隔著第2記憶體晶片MCb之方式將第1記憶體晶片MCa及CMOS晶片CC貼合於第2記憶體晶片MCb而形成。第1記憶體晶片MCa與第2記憶體晶片MCb之間、及第2記憶體晶片MCb與CMOS晶片CC之間係藉由複數個貼合焊墊BP來貼合。
第1記憶體晶片MCa包含與記憶胞陣列10之區塊組10a對應之結構。第2記憶體晶片MCb包含與記憶胞陣列10之區塊組10b對應之結構。CMOS晶片CC包含與例如指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、選擇電路16、及感測放大器模組17對應之結構。
以下，將貼合CMOS晶片CC及第2記憶體晶片MCb之面設為XY面。將貼合第1記憶體晶片MCa及第2記憶體晶片MCb之面設為與XY面大致平行。將XY面中相互交叉之方向設為X方向及Y方向。此外，將從CMOS晶片CC向第2記憶體晶片MCb之方向設為+Z方向。相對於此，將從第2記憶體晶片MCb向CMOS晶片CC之方向設為-Z方向。如此，於區分係+方向還係-方向之情形時，有時會於方向附上「+」或「-」。於未附上「+」或「-」之情形時，Z方向意味著+Z方向。+Z方向有時稱為上方向。-Z方向有時稱為下方向。
第1記憶體晶片MCa之區域分為例如記憶體區域MRa、引出區域HR1a及HR2a、以及焊墊區域PRa。記憶體區域MRa與記憶胞陣列10中形成區塊組10a之區域對應。引出區域HR1a及HR2a於X方向隔著例如記憶體區域MRa。焊墊區域PRa與記憶體區域MRa以及引出區域HR1a及HR2a於Y方向上排列。
第2記憶體晶片MCb之區域分為例如記憶體區域MRb、引出區域HR1b及HR2b、以及焊墊區域PRb。記憶體區域MRb與記憶胞陣列10中形成區塊組10b之區域對應。記憶體區域MRb以從Z方向觀察與記憶體區域MRa重疊之方式配置。引出區域HR1b及HR2b於X方向隔著例如記憶體區域MRb。引出區域HR1b及HR2b分別以從Z方向觀察與引出區域HR1a及HR2a重疊之方式配置。焊墊區域PRb與記憶體區域MRb以及引出區域HR1b及HR2b於Y方向上排列。焊墊區域PRb以從Z方向觀察與焊墊區域PRa重疊之方式配置。
CMOS晶片CC之區域分為例如感測放大器區域SR、傳輸區域XR1及XR2、以及焊墊區域PRc。於感測放大器區域SR中配置有指令暫存器11、位址暫存器12、定序器13、選擇電路16、及感測放大器模組17等。感測放大器區域SR以從Z方向觀察與記憶體區域MRa及MRb重疊之方式配置。於傳輸區域XR1及XR2中配置有驅動器模組14及列解碼器模組15等。傳輸區域XR1及XR2於X方向隔著感測放大器區域SR。傳輸區域XR1及XR2分別以從Z方向觀察與引出區域HR1a及HR1b、以及HR2a及HR2b重疊之方式配置。於焊墊區域PRc中配置有記憶體裝置3之輸入輸出電路等。焊墊區域PRc以從Z方向觀察與焊墊區域PRa及PRb重疊之方式配置。
於第1記憶體晶片MCa與第2記憶體晶片MCb之間對向之2個貼合焊墊BP之組、以及於第2記憶體晶片MCb與CMOS晶片CC之間對向之2個貼合焊墊BP之組進行貼合(圖3之「貼合」)。由此，第1記憶體晶片MCa中之電路、第2記憶體晶片MCb中之電路、及CMOS晶片CC中之電路電連接。
以下說明中，於不特別區分記憶體區域MRa及MRb之情形時，有時記為記憶體區域MR。於不特別區分引出區域HR1a及HR1b之情形時，有時記為引出區域HR1。於不特別區分引出區域HR2a及HR2b之情形時，記為引出區域HR2。
另外，第1實施方式之記憶體裝置3並不限定於以上說明之結構。例如，設置於第1記憶體晶片MCa及第2記憶體晶片MCb之每個之引出區域HR之數量只要為相同數量即可，並不限於2個。第1記憶體晶片MCa及第2記憶體晶片MCb分別亦可具備複數個記憶體區域MR及引出區域HR之組。該情形時，對應於記憶體區域MR及引出區域HR之配置來適當設計感測放大器區域SR及傳輸區域XR之組。
1.1.5 位元線之布局  圖4係表示第1實施方式之記憶體裝置之位元線之立體布局之一例之圖。圖4中示出記憶胞陣列10之區塊組10a及10b、選擇電路16及感測放大器模組17、以及連接它們之間之位元線BLa及BLb之三維布局之一例。
於第1記憶體晶片MCa之記憶體區域MRa中配置有區塊組10a。區塊組10a中之複數個區塊BLKa於Y方向上排列。複數個區塊BLKa分別沿X方向延伸。
於第2記憶體晶片MCb之記憶體區域MRb中配置有區塊組10b。區塊組10b中之複數個區塊BLKb於Y方向上排列。複數個區塊BLKb分別沿X方向延伸。
CMOS晶片CC之感測放大器區域SR中，選擇電路16及感測放大器模組17分散配置於複數個區域。分散配置有選擇電路16及感測放大器模組17之複數個區域，係例如以相互分開特定距離以上之方式配置。圖4之例中，示出選擇電路16及感測放大器模組17分散配置於感測放大器區域SR之8個區域之情形。
複數個位元線BLa係分別包含面內配線HBLa及面外配線VBLa。面內配線HBLa係位元線BLa中，於第1記憶體晶片MCa內配置於XY平面內之配線。面外配線VBLa係位元線BLa中，從第1記憶體晶片MCa至CMOS晶片CC之配線。另外，圖4所示之1組面內配線HBLa及面外配線VBLa，可表示多組面內配線HBLa及面外配線VBLa。
複數個面內配線HBLa於第1記憶體晶片MCa之記憶體區域MRa於X方向上排列。複數個面內配線HBLa分別具有以跨越區塊組10a中之所有區塊BLKa之方式沿Y方向延伸之部分。複數個面內配線HBLa之各者，於從Z方向觀察時與對應之區塊BLKa重疊之位置上連接於對應之面外配線VBLa。面外配線VBLa與面內配線HBLa之連接位置，分散配置於記憶體區域MRa之複數個區域。圖4之例中示出將面外配線VBLa與面內配線HBLa之連接位置分散配置於記憶體區域MRa之8個區域之情形。
複數個面外配線VBLa係分別具有連接於對應之面內配線HBLa之第1端、連接於選擇電路16之第2端、及通過第2記憶體晶片MCb之記憶體區域MRb之中間部分。面外配線VBLa之中間部分通過區塊BLKb，該區塊BLKb係位於從Z方向觀察與對應於面外配線VBLa與面內配線HBLa之連接位置之區塊BLKa重疊之位置。
複數個位元線BLb分別包含面內配線HBLb1及HBLb2、以及面外配線VBLb1及面外配線VBLb2。面內配線HBLb1及HBLb2係位元線BLb中於第2記憶體晶片MCb內配置於XY平面內之配線。面外配線VBLb1及VBLb2係位元線BLb中從第2記憶體晶片MCb至CMOS晶片CC之配線。另外，圖4所示之1組面內配線HBLb1及HBLb2、以及面外配線VBLb1及VBLb2，可表示多組面內配線HBLb1及HBLb2、以及面外配線VBLb1及VBLb2。
複數個面內配線HBLb1於第2記憶體晶片MCb之記憶體區域MRb於X方向上排列。複數個面內配線HBLb1分別具有以跨越區塊組10b中之至少1個區塊BLKb之方式沿Y方向延伸之部分。
複數個面內配線HBLb2於第2記憶體晶片MCb之記憶體區域MRb中於X方向上排列。複數個面內配線HBLb2分別具有以跨越區塊組10b中之至少1個區塊BLKb之方式沿Y方向延伸之部分。複數個面內配線HBLb2分別與對應之面內配線HBLb1於Y方向上排列。對應之面外配線VBLa之中間部分通過於Y方向上排列之面內配線HBLb1與面內配線HBLb2之間。
複數個面外配線VBLb1分別具有連接於對應之面內配線HBLb1之第1端、連接於選擇電路16之第2端、及通過CMOS晶片CC內之中間部分。連接有面外配線VBLb1之第2端之電晶體Tb，配置於連接有對應之面外配線VBLa之第2端之電晶體Ta之附近。
複數個面外配線VBLb2分別具有連接於對應之面內配線HBLb2之第1端、連接於對應之面外配線VBLb1之中間部分之第2端、及通過CMOS晶片CC內之中間部分。面外配線VBLb2之第2端配置於CMOS晶片CC內。
1.1.6 記憶胞陣行之平面布局  接下來，就第1實施方式之記憶體裝置之記憶胞陣行之平面布局進行說明。
圖5係表示第1實施方式之記憶體裝置之記憶胞陣行之第1記憶體晶片之平面布局之一例之、與圖4之區域V對應之俯視圖。圖5中示出記憶體區域MRa中包含區塊BLKa＿x之部分及其周邊之區域(1≦x≦n-1)。於記憶體區域MRa中，記憶胞陣列10包含積層配線結構LSa、以及複數個構件SLTa及SHEa。
積層配線結構LSa具有跨及記憶體區域MRa以及引出區域HR1a及HR2a來將複數個導電體層隔著絕緣體層於Z方向積層而成之結構。構成積層配線結構LSa之複數個導電體層分別對應於源極線SL、字元線WL、以及選擇閘極線SGD及SGS之任一者。積層配線結構LSa之詳細情形將於下文說明。
複數個構件SLTa例如係沿XZ面擴展之板狀之絕緣體。複數個構件SLTa於Y方向上排列。複數個構件SLTa分別以於相鄰之區塊BLKa之間之邊界區域中，橫切記憶體區域MRa以及引出區域HR1a及HR2a之方式沿X方向延伸。而且，複數個構件SLTa分別將積層配線結構LSa中與字元線WL、以及選擇閘極線SGD及SGS對應之導電體層分離為於Y方向上排列之2個部分。
複數個構件SHEa例如係沿XZ面擴展之板狀之絕緣體。複數個構件SHEa於Y方向上排列。圖5之例中，3個構件SHEa配置於相鄰之構件SLTa之間。複數個構件SHEa分別以橫切記憶體區域MRa之方式沿X方向延伸。複數個構件SHEa各自之兩端分別位於引出區域HR1a及HR2a。而且，複數個構件SHEa分別將積層配線結構LSa中與選擇閘極線SGD對應之導電體層分離為於Y方向上排列之2個部分。
由構件SLTa區隔之區域分別對應於1個區塊BLKa。此外，由構件SLTa及SHEa區隔之區域分別對應於1個串單元SU。而且，於記憶體區域MRa以及引出區域HR1a及HR2a中，從區塊BLKa＿0至區塊BLKa＿n於Y方向重複配置有上述布局。
外，於記憶體區域MRa中，記憶胞陣列10進而包含複數個記憶體柱MPa、複數個接點Va、及複數個面內配線HBLa。
複數個記憶體柱MPa分別作為例如1個NAND串NS發揮功能。複數個記憶體柱MPa以例如19行之鋸齒狀配置於相鄰之2個構件SLTa之間之積層配線結構LSa內。而且，例如於從紙面之上側數起第5行記憶體柱MPa、第10行記憶體柱MPa、第15行記憶體柱MPa分別重疊有1個構件SHEa。
複數個面內配線HBLa分別以於每一串單元SU與至少1個記憶體柱MPa重疊之方式配置。圖5之例中，示出2個面內配線HBLa以與1個記憶體柱MPa重疊之方式配置之情形。重疊於記憶體柱MPa之複數個面內配線HBLa中之1個面內配線HBLa、與對應之1個記憶體柱MPa之間，經由接點Va電連接。
省略與構件SHEa接觸之記憶體柱MPa與面內配線HBLa之間之接點Va。換言之，省略與不同之2個選擇閘極線SGD相接之記憶體柱MPa與面內配線HBLa之間之接點Va。相鄰之構件SLTa間之記憶體柱MPa、構件SHEa等之個數及配置並不限定於使用圖5所說明之構成，可適當變更。與各記憶體柱MPa重疊之面內配線HBLa之數量可設計為任意數量。
圖6係表示第1實施方式之記憶體裝置之記憶胞陣行之第2記憶體晶片之平面布局之一例之、與圖4之區域VI對應之俯視圖。圖6中，示出記憶體區域MRb中包含區塊BLKb＿x之部分及其周邊之區域(1≦x≦n-1)。區塊BLKb＿x係面外配線VBLa之中間部分於Z方向通過之區塊BLKb。記憶體區域MRb包含記憶胞陣列10、積層配線結構LSb、以及複數個構件SLTb及SHEb。
積層配線結構LSb具有跨及記憶體區域MRb以及引出區域HR1b及HR2b而將複數個導電體層隔著絕緣體層於Z方向積層而成之結構。構成積層配線結構LSb之複數個導電體層分別對應於源極線SL、字元線WL、以及選擇閘極線SGD及SGS之任一者。積層配線結構LSb之詳細情形將於下文說明。
複數個構件SLTb例如係沿XZ面擴展之板狀之絕緣體。複數個構件SLTb於Y方向上排列。複數個構件SLTb分別以於相鄰之區塊BLKb之間之邊界區域中，橫切記憶體區域MRb以及引出區域HR1b及HR2b之方式沿X方向延伸。而且，複數個構件SLTb分別將積層配線結構LSb中與字元線WL、以及選擇閘極線SGD及SGS對應之導電體層分離成於Y方向上排列之2個部分。
複數個構件SHEb例如係沿XZ面擴展之板狀之絕緣體。複數個構件SHEb於Y方向上排列。圖6之例中，3個構件SHEb配置於相鄰之構件SLTb之間。複數個構件SHEb分別以橫切記憶體區域MRb之方式沿X方向延伸。複數個構件SHEb各自之兩端分別位於引出區域HR1b及HR2b。而且，複數個構件SHEb分別將積層配線結構LSb中與選擇閘極線SGD對應之導電體層分離成於Y方向上排列之2個部分。
由構件SLTb區隔之區域分別對應於1個區塊BLKb。此外，由構件SLTb及SHEb區隔之區域分別對應於1個串單元SU。而且，於記憶體區域MRb以及引出區域HR1b及HR2b中，從區塊BLKb＿0至區塊BLKb＿n沿Y方向重複配置有上述布局。
此外，於記憶體區域MRb中，記憶胞陣列10包含複數個記憶體柱MPb、複數個接點Vb、Vab、及CV、以及複數個面內配線HBLb1、HBLb2及HBLb3。
複數個面內配線HBLb3分別配置於對應之面內配線HBLb1與面內配線HBLb2之間。複數個面內配線HBLb3分別沿Y方向延伸。該面內配線HBLb1、HBLb2及HBLb3之組可藉由例如將1個配線於2個部位上斷離來形成。
面內配線HBLb1及HBLb3之相互對向之端部，配置於例如從Z方向觀察與構件SLTb重疊之位置。面內配線HBLb2及HBLb3之相互對向之端部，配置於例如從Z方向觀察與構件SLTb重疊之位置。即，面內配線HBLb3以與1個區塊BLKb(圖6之區塊BLKb＿x)重疊之方式配置。圖6之例中示出如下情形，即，於與區塊BLKb＿x重疊之區域中，4個面內配線HBLb1或HBLb2與4個面內配線HBLb3沿X方向交替排列。
複數個記憶體柱MPb以例如19行之鋸齒狀配置於相鄰之2個構件SLTb之間之積層配線結構LSb內。而且，例如於從紙面之上側數起第5行記憶體柱MPb、第10行記憶體柱MPb、第15行記憶體柱MPb分別重疊有1個構件SHEb。
接點CV對應於面外配線VBLa之中間部分。複數個接點CV以例如4行矩陣狀配置於相鄰之2個構件SLTb之間之積層配線結構LSb內。圖6之例中，示出於區塊BLKb＿x中之與串單元SU對應之每一區域配置有1行接點CV之情形。
更具體而言，於區塊BLKb＿x中，於Y方向上排列之第1行至第4行之4個記憶體柱MPb、與第1行之1個接點CV於X方向交替配置。於Y方向上排列之第6行至第9行之4個記憶體柱MPb、與第2行之1個接點CV於X方向交替配置。於Y方向上排列之第11行至第14行之4個記憶體柱MPb、與第3行之1個接點CV於X方向交替配置。於Y方向上排列之第16行至第19行之4個記憶體柱MPb、與第4行之1個接點CV於X方向交替配置。
複數個面內配線HBLb1及複數個面內配線HBLb2分別以於每一串單元SU與至少1個記憶體柱MPb重疊之方式配置。圖6之例中，示出2個面內配線HBLb1或HBLb2以重疊於1個記憶體柱MPb之方式配置之情形。與記憶體柱MPb重疊之複數個面內配線HBLb1或HBLb2中之1個面內配線HBLb1或HBLb2、與對應之1個記憶體柱MPb之間，經由接點Vb電連接。
複數個面內配線HBLb3分別以與配置於對應之區塊BLKb內之至少1個接點CV重疊之方式配置。圖6之例中，示出4個面內配線HBLb3以重疊於1個接點CV之方式配置之情形。與接點CV重疊之複數個面內配線HBLb3中之1個面內配線HBLb3、與對應之1個接點CV之間經由接點Vab電連接。
省略與構件SHEb接觸之記憶體柱MPb與面內配線HBLb1或HBLb2之間之接點Vb。換言之，省略與不同之2個選擇閘極線SGD相接之記憶體柱MPa與面內配線HBLb1或HBLb2之間之接點Vb。相鄰之構件SLTb間之記憶體柱MPb、構件SHEb等之個數及配置並不限定於使用圖6所說明之構成，可適當變更。與各記憶體柱MPb重疊之面內配線HBLb1之數量及面內配線HBLb2之數量可設計為任意數量。與各接點CV重疊之面內配線HBLb3之數量可設計為任意數量。
1.1.7 包含面外配線VBLa之剖面中之記憶體裝置之剖面結構  圖7係表示第1實施方式之記憶體裝置之剖面結構之一例之、沿圖5及圖6之VII-VII線之剖面圖。圖7中，示出將CMOS晶片CC、第1記憶體晶片MCa、及第2記憶體晶片MCb進行貼合而成之構成。此外，圖7中，除與圖5所示之記憶體區域MRa對應之剖面結構、及與圖6所示之記憶體區域MRb對應之剖面結構以外，還示出與感測放大器區域SR對應之剖面結構。
首先，就第1記憶體晶片MCa之構成進行說明。
於絕緣體層100之下表面上設置有導電體層111。導電體層111例如形成為沿XY平面擴展之板狀。導電體層111作為源極線SL來使用。導電體層111例如包含多晶矽。絕緣體層100例如包含氧化矽等絕緣體。
於導電體層111之下方隔著絕緣體層101而設置有導電體層112。導電體層112例如形成為沿XY平面擴展之板狀。導電體層112作為選擇閘極線SGS來使用。導電體層112例如包含鎢。絕緣體層101例如包含氧化矽等絕緣體。
於導電體層112之下方，絕緣體層102及導電體層113向下方依次交替積層。導電體層113例如形成為沿XY平面擴展之板狀。複數個導電體層113從絕緣體層100側依次分別作為字元線WL0～WL3來使用。導電體層113例如包含鎢。絕緣體層102例如包含氧化矽等絕緣體。
於最下層之導電體層113之下方隔著絕緣體層103而設置有導電體層114。導電體層114例如形成為沿XY平面擴展之板狀。導電體層114作為選擇閘極線SGD來使用。導電體層114例如包含鎢。絕緣體層103例如包含氧化矽等絕緣體。
於導電體層114之下方隔著絕緣體層104而設置有導電體層115。導電體層115例如形成為沿Y方向延伸之線狀，且作為面內配線HBLa來使用。即，於未圖示之區域中，導電體層115於X方向排列有多行。導電體層115例如包含銅。
絕緣體層104覆蓋複數個導電體層115之側方及下方。於絕緣體層104之下表面上設置有絕緣體層105。絕緣體層104及105例如包含氧化矽等絕緣體。
上述第1記憶體晶片MCa之積層結構中之導電體層111～114對應於積層配線結構LSa。構件SLTa將積層配線結構LSa中之導電體層112～114斷離。構件SHEa將積層配線結構LSa中之導電體層114斷離。
記憶體柱MPa以貫通導電體層112～114之方式沿Z方向延伸。記憶體柱MPa之上端與導電體層111相接。記憶體柱MPa之下端位於導電體層114與導電體層115之間。
圖8係表示第1實施方式之記憶體裝置之記憶體柱之剖面結構之一例之、與圖7之區域VIII對應之剖面圖。
記憶體柱MPa與導電體層112交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MPa與1個導電體層113交叉之部分作為1個記憶胞電晶體MT發揮功能。記憶體柱MPa與導電體層114交叉之部分作為選擇電晶體ST1發揮功能。
記憶體柱MPa包含核心膜120、半導體膜121、隧道絕緣膜122、電荷儲存膜123、及阻擋絕緣膜124。核心膜120沿Z方向延伸。例如，核心膜120之上端包含於較導電體層112更上層，核心膜120之下端位於導電體層114與導電體層115之間。半導體膜121覆蓋核心膜120之周圍。於記憶體柱MPa之上部，半導體膜121之一部與導電體層111相接。隧道絕緣膜122、電荷儲存膜123及阻擋絕緣膜124形成積層膜。除半導體膜121與導電體層111接觸之部分以外，積層膜覆蓋半導體膜121之側面及底面。核心膜120例如包含氧化矽等絕緣體。半導體膜121例如包含矽。
圖9係表示第1實施方式之記憶體裝置之記憶胞電晶體之剖面結構之一例之、沿圖8之IX-IX線之剖面圖。更具體而言，圖9表示包含導電體層113之層中之記憶體柱MPa之剖面結構。
於包含導電體層113之剖面中，核心膜120設置於例如記憶體柱MPa之中央部。半導體膜121包圍核心膜120之側面。隧道絕緣膜122包圍半導體膜121之側面。電荷儲存膜123包圍隧道絕緣膜122之側面。阻擋絕緣膜124包圍電荷儲存膜123之側面。導電體層113包圍阻擋絕緣膜124之側面。
再次參照圖7，就第1記憶體晶片MCa之構成進行說明。
記憶體柱MPa中之半導體膜121之下表面，經由沿Z方向延伸之柱狀之接點Va而連接於1個導電體層115、即1個面內配線HBLa。圖7之例中，示出與面內配線HBLa連接之記憶體柱MPa、及於圖示之區域中未與面內配線HBLa連接之記憶體柱MPa。於圖示之區域中未經由接點Va與面內配線HBLa連接之記憶體柱MPa，於未圖示之區域中經由對應之接點Va而連接於另一面內配線HBLa。
於導電體層115之下表面上設置有沿Z方向延伸之柱狀之導電體116。導電體116之下表面與例如絕緣體層104之下表面對齊。
於導電體116之下表面上設置有導電體層117。導電體層117作為第1記憶體晶片MCa之貼合焊墊BP來使用。導電體層117之下表面與例如絕緣體層105之下表面對齊。導電體層117例如包含銅。
接下來，就第2記憶體晶片MCb之構成進行說明。
於絕緣體層105之下表面上、及導電體層117之下表面上分別設置有絕緣體層200及導電體層220。導電體層220作為第2記憶體晶片MCb之第1記憶體晶片MCa側之貼合焊墊BP來使用。導電體層220之下表面與例如絕緣體層200之下表面對齊。導電體層220例如包含銅。
於絕緣體層200之下方隔著絕緣體層201而設置有導電體層211。導電體層211例如形成為於沿XY平面擴展之板狀具有開口部之形狀。導電體層211作為源極線SL來使用。於絕緣體層201之下表面上中之與導電體層211之開口部對應之區域(未設置導電體層220之區域)設置有絕緣體層202。導電體層211之下表面與例如絕緣體層202之下表面對齊。導電體層211例如包含多晶矽。絕緣體層201及202例如包含氧化矽等絕緣體。
於導電體層220之下表面上設置有沿Z方向延伸之柱狀之導電體221。導電體221不與導電體層211相接而通過絕緣體層202。
圖10係表示第1實施方式之記憶體裝置之貼合焊墊之剖面結構之一例之、與圖7之區域X對應之剖面圖。圖10之例中，示出將第1記憶體晶片MCa與第2記憶體晶片MCb貼合之貼合焊墊BP及其周邊之剖面結構之詳細情形。
如圖10所示，於第1記憶體晶片MCa與第2記憶體晶片MCb之貼合工序中，導電體層117連接於導電體層220。於圖10之例中，貼合面上之導電體層117之面積與導電體層220之面積大致相等。該情形時，如果於導電體層117與導電體層220使用銅，則導電體層117之銅與導電體層220之銅一體化，難以確認相互之銅之邊界。但，可根據由貼合之位置偏移所致之貼合導電體層117與導電體層220而成之形狀之變形、銅之阻擋金屬之位置偏移(側面上產生不連續部位)來確認貼合。
此外，於藉由金屬鑲嵌法來形成導電體層117及導電體層220之情形時，各自之側面具有傾斜形狀。因此，將導電體層117與導電體層220貼合之部分之沿Z方向之剖面之形狀，係側壁不為直線狀，而成非矩形狀。
此外，將導電體層117與導電體層220貼合之情形時，會成為阻擋金屬覆蓋形成其等之銅之底面、側面及上表面之結構。相對於此，於使用銅之一般之配線層中，於銅之上表面設置有具有防止銅氧化之功能之絕緣體(氮化矽或碳氮化矽等)，而未設置阻擋金屬。因此，即便沒有發生貼合位置之偏移，亦能夠與一般之配線層區分開。
再次參照圖7就第2記憶體晶片MCb之構成進行說明。
於導電體層211及絕緣體層202之下方隔著絕緣體層203而設置有導電體層212。導電體層212例如形成為沿XY平面擴展之板狀。導電體層212作為選擇閘極線SGS來使用。導電體層212例如包含鎢。絕緣體層203例如包含氧化矽等絕緣體。
於導電體層212之下方，絕緣體層204及導電體層213向下方依次交替積層。將導電體層213例如形成為沿XY平面擴展之板狀。複數個導電體層213從絕緣體層200側依次分別作為字元線WL0～WL3來使用。導電體層213例如包含鎢。絕緣體層204例如包含氧化矽等絕緣體。
於最下層之導電體層213之下方隔著絕緣體層205而設置有導電體層214。導電體層214例如形成為沿XY平面擴展之板狀。導電體層214作為選擇閘極線SGD來使用。導電體層214例如包含鎢。絕緣體層205例如包含氧化矽等絕緣體。
於導電體層214之下方，隔著絕緣體層206而設置有於Y方向上排列之3個導電體層215。於Y方向上排列之3個導電體層215係例如形成為沿Y方向延伸之線狀，分別作為面內配線HBLb1、HBLb2及HBLb3來使用。即，於未圖示之區域中，於Y方向上排列之3個導電體層215之組係於X方向上排列有多行。導電體層215例如包含銅。
絕緣體層206覆蓋複數個導電體層215之側方及下方。於絕緣體層206之下表面上設置有絕緣體層207。絕緣體層206及207例如包含氧化矽等絕緣體。
上述第2記憶體晶片MCb之積層結構中之導電體層211～214對應於積層配線結構LSb。構件SLTb將積層配線結構LSb中之導電體層212～214斷離。構件SHEb(未圖示)將積層配線結構LSb中之導電體層214斷離。
記憶體柱MPb以貫通導電體層212～214之方式沿Z方向延伸。記憶體柱MPb之上端與導電體層211相接。記憶體柱MPb之下端位於導電體層214與導電體層215之間。記憶體柱MPb之結構與記憶體柱MPa之結構相同，因此省略說明。
記憶體柱MPb中之半導體膜之下表面，經由柱狀之接點Vb而連接於與面內配線HBLb1對應之1個導電體層215、或與面內配線HBLb2對應之1個導電體層215。圖7之例中，示出與面內配線HBLb1連接之記憶體柱MPb、與面內配線HBLb2連接之記憶體柱MPb、以及於圖示之區域中不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb。於圖示之區域中不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb中、從Z方向觀察配置於與面內配線HBLb1重疊之位置之記憶體柱MPb，於未圖示之區域中經由對應之接點Vb而連接於該面內配線HBLb1。不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb中、從Z方向觀察配置於與面內配線HBLb2重疊之位置之記憶體柱MPb，於未圖示之區域中經由對應之接點Vb而連接於該面內配線HBLb2。
接點CV以貫通導電體層212～214之方式沿Z方向延伸。接點CV之上端與導電體層212相接。接點CV之下端位於導電體層214與導電體層215之間。接點CV藉由覆蓋接點CV側方之絕緣性之間隔件SP而與導電體層212～214電絕緣。
接點CV之下表面經由柱狀之接點Vab而連接於與面內配線HBLb3對應之1個導電體層215。圖7之例中，示出與面內配線HBLb3連接之1個接點CV、及未與面內配線HBLb3連接之3個接點CV。未經由接點Vab與面內配線HBLb3連接之接點CV，於未圖示之區域中經由對應之接點Vab而連接於另一面內配線HBLb3。
於在Y方向上排列之3個導電體層215各自之下表面設置有沿Z方向延伸之柱狀之導電體216。於各導電體216之下表面上設置有導電體層217。於各導電體層217之下表面上設置有沿Z方向延伸之柱狀之導電體218。各導電體218之下表面與例如絕緣體層206之下表面對齊。
於各導電體218之下表面上設置有導電體層219。各導電體層219作為第2記憶體晶片MCb之CMOS晶片CC側之貼合焊墊BP來使用。各導電體層219之下表面與例如絕緣體層207之下表面對齊。
接下來，就CMOS晶片CC側之構成進行說明。
於絕緣體層207之下表面上、及導電體層219之下表面上分別設置有絕緣體層300及導電體層311。導電體層311作為CMOS晶片CC之貼合焊墊BP來使用。導電體層311之下表面與例如絕緣體層300之下表面對齊。導電體層311例如包含銅。
將第2記憶體晶片MCb與CMOS晶片CC貼合之貼合焊墊BP及其周邊之結構，和將第1記憶體晶片MCa與第2記憶體晶片MCb貼合之貼合焊墊BP及其周邊之結構相同，因此省略說明。
於絕緣體層300之下表面上隔著絕緣體層301而設置有半導體基板302。絕緣體層300及301例如包含氧化矽等絕緣體。半導體基板302係例如包含P型雜質之多晶矽。半導體基板302包含省略圖示之複數個井區域。於複數個井區域中形成有例如包含電晶體Ta及Tb之選擇電路16中之各種元件。而且，複數個井區域之間藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)來分離。
於導電體層311之下表面上設置有沿Z方向延伸之柱狀之導電體312。於導電體312之下表面上設置有導電體層313。與面內配線HBLb2連接之導電體層313，經由未圖示之配線而與連接於面內配線HBLb1之導電體層313連接。由此，面內配線HBLb1及HBLb2電連接。
於導電體層313之下表面上設置有沿Z方向延伸之柱狀之導電體314。於導電體314之下表面上設置有導電體層315。於導電體層315之下表面上設置有沿Z方向延伸之柱狀之導電體316。與面內配線HBLb1及HBLb2連接之導電體316之下表面，與形成於半導體基板302上之電晶體Tb之第1端連接。與面內配線HBLb3連接之導電體316之下表面，與形成於半導體基板302上之電晶體Ta之第1端連接。電晶體Ta及Tb各自之第2端藉由導電體層317電連接。
上述構成中，導電體116、導電體層117、導電體層220、導電體221、接點CV、接點Vab、與面內配線HBLb3對應之導電體層215、以及與對應於面內配線HBLb3之導電體層215連接之導電體216、導電體層217、導電體218、導電體層219、導電體層311、導電體312、導電體層313、導電體314、導電體層315、及導電體316構成面外配線VBLa。與對應於面內配線HBLb1之導電體層215連接之導電體216、導電體層217、導電體218、導電體層219、導電體層311、導電體312、導電體層313、導電體314、導電體層315、及導電體316構成面外配線VBLb1。與對應於面內配線HBLb2之導電體層215連接之導電體216、導電體層217、導電體218、導電體層219、導電體層311、導電體312、及導電體層313構成面外配線VBLb2。
根據以上構成，第1記憶體晶片MCa中之面內配線HBLa，經由於第2記憶體晶片MCb之區塊BLKb＿x中沿Z方向延伸之接點CV而電連接於CMOS晶片CC中之對應之選擇電路16之電晶體Ta。此外，第2記憶體晶片MCb中之面內配線HBLb1及HBLb2於CMOS晶片CC內電連接後，與CMOS晶片CC中之對應之選擇電路16之電晶體Tb電連接。
1.1.8 不包含面外配線VBLa之剖面中之記憶體裝置之剖面結構  圖11係表示第1實施方式之記憶體裝置之剖面結構之一例之、沿圖5及圖6之XI-XI線之剖面圖。
於區塊BLKb＿x中不包含面外配線VBLa之剖面形成有記憶體柱MPb。區塊BLKb＿x中之記憶體柱MPb之上端與導電體層211相接。區塊BLKb＿x中之記憶體柱MPb之下端，經由接點Vb而與對應於面內配線HBLb1之1個導電體層215、或對應於面內配線HBLb2之1個導電體層215連接。
如此，藉由於區塊BLKb＿x中未設置面外配線VBLa之區域形成記憶體柱MPb，而將該區域作為資料之記憶區域來利用。
1.2 第1實施方式之效果  根據第1實施方式，位元線BLb之面內配線HBLb1及面內配線HBLb2於第2記憶體晶片MCb內於Y方向上排列。位元線BLa之面外配線VBLa包含接點CV，該接點CV於面內配線HBLb1與面內配線HBLb2之間通過積層配線結構LSb。由此，可將接點CV分散配置於第2記憶體晶片MCb內。因此，可不經由記憶體區域MRb之外周而將位元線BLa連接於CMOS晶片CC。因此，可抑制位元線BLa之寄生電容之增加。
此外，面內配線HBLb1及HBLb2藉由於CMOS晶片CC側電連接而共通連接於電晶體Tb之第1端。由此，可將與接點CV於Y方向上排列之面內配線HBLb1及HBLb2作為1個位元線BLb來利用。因此，可不對第2記憶體晶片MCb中之位元線BLb之配置進行限制而設置與位元線BLa相同數量之位元線BLb。因此，可於抑制第2記憶體晶片MCb之晶片尺寸增加之同時，增加記憶體容量。
此外，隨著接點CV分散配置於第2記憶體晶片MCb內，選擇電路16及感測放大器模組17分散配置於半導體基板302上。由此，可容易地向選擇電路16及感測放大器模組17引繞位元線BLa。
此外，面外配線VBLa包含面內配線HBLb3，該面內配線HBLb3設置於面內配線HBLb1與HBLb2之間，且與面內配線HBLb1及HBLb2於Y方向上排列。接點CV配置於從Z方向觀察與面內配線HBLb3重疊之位置。由此，可不與面內配線HBLb1及HBLb2干渉地將接點CV向CMOS晶片CC側引出。另外，於藉由將沿Y方向延伸之1個配線斷離而形成面內配線HBLb1及HBLb2時一併形成面內配線HBLb3。因此，藉由將面內配線HBLb3利用於接點CV與選擇電路16之連接，而可抑制形成用來將接點CV向CMOS晶片CC側引出之新結構之負擔。
此外，選擇電路16以從位元線BLa及BLb之組選擇任一者之方式構成。具體而言，選擇電路16包含電晶體Ta及Tb。電晶體Ta具有：電晶體Ta，具有與位元線BLa連接之第1端；及控制端，供給信號CPsel。電晶體Tb具有：第1端，與位元線BLb連接；第2端，與電晶體Ta之第2端連接；及控制端，供給信號/CPsel。由此，選擇電路16可經由位元線BLa及BLb而單獨控制第1記憶體晶片MCa中之區塊組10a、與第2記憶體晶片MCb中之區塊組10b。因此，第1記憶體晶片MCa中之字元線WL、以及選擇閘極線SGS及SGD可分別與第2記憶體晶片MCb中之字元線WL、以及選擇閘極線SGS及SGD共通連接。因此，相比於在晶片間獨立控制字元線WL、以及選擇閘極線SGS及SGD之情形，可更容易地將字元線WL、以及選擇閘極線SGS及SGD連接於CMOS晶片CC。
2. 第2實施方式  接下來就第2實施方式進行說明。
第2實施方式中，於接點CV不形成於區塊BLKb內而形成於構件SLTb內之方面與第1實施方式不同。以下，以與第1實施方式不同之構成為主來進行說明。對於與第1實施方式相同之構成，適當省略其說明。
2.1 位元線之布局  圖12係表示第2實施方式之記憶體裝置之位元線之立體布局之一例之圖。圖12對應於第1實施方式之圖4。
複數個面內配線HBLa於第1記憶體晶片MCa之記憶體區域MRa中於X方向上排列。複數個面內配線HBLa分別具有以跨越區塊組10a之所有區塊BLKa之方式沿Y方向延伸之部分。複數個面內配線HBLa分別於從Z方向觀察與對應之2個區塊BLKa之間之區域(即，設置有構件SLTa之區域)重疊之位置連接於對應之面外配線VBLa。面外配線VBLa與面內配線HBLa之連接位置分散配置於記憶體區域MRa之複數個區域中。圖12之例中，示出面外配線VBLa與面內配線HBLa之連接位置分散配置於記憶體區域MRa之8個區域之情形。
複數個面外配線VBLa分別具有與對應之面內配線HBLa連接之第1端、與選擇電路16連接之第2端、及通過第2記憶體晶片MCb之記憶體區域MRb之中間部分。面外配線VBLa之中間部分從Z方向觀察通過對應之2個區塊BLKb之間(即，設置有構件SLTb之區域)。
複數個面內配線HBLb1於第2記憶體晶片MCb之記憶體區域MRb中於X方向上排列。複數個面內配線HBLb1分別具有以跨越區塊組10b中之至少1個區塊BLKb之方式沿Y方向延伸之部分。
複數個面內配線HBLb2於第2記憶體晶片MCb之記憶體區域MRb中於X方向上排列。複數個面內配線HBLb2分別具有以跨越區塊組10b中之至少1個區塊BLKb之方式沿Y方向延伸之部分。複數個面內配線HBLb2分別與對應之面內配線HBLb1於Y方向上排列。對應之面外配線VBLa之中間部分通過於Y方向上排列之面內配線HBLb1與面內配線HBLb2之間。
複數個面外配線VBLb1分別具有與對應之面內配線HBLb1連接之第1端、與選擇電路16連接之第2端、及通過CMOS晶片CC內之中間部分。面外配線VBLb1之第2端所連接之電晶體Tb，配置於對應之面外配線VBLa之第2端所連接之電晶體Ta之附近。
複數個面外配線VBLb2分別具有與對應之面內配線HBLb2連接之第1端、與對應之面外配線VBLb1之中間部分連接之第2端、及通過CMOS晶片CC內之中間部分。面外配線VBLb2之第2端配置於CMOS晶片CC內。
2.2 記憶胞陣行之平面布局  圖13係表示第2實施方式之記憶體裝置之記憶胞陣行之第2記憶體晶片之平面布局之一例之、與圖12之區域XIII對應之俯視圖。圖13對應於第1實施方式之圖6。圖13中，示出記憶體區域MRb中包含區塊BLKb＿x之部分及其周邊之區域(1≦x≦n-1)。區塊BLKb＿x係隔於面外配線VBLa之中間部分沿Z方向通過之2個構件SLTb之間之區塊BLKb。於記憶體區域MRb中，記憶胞陣列10包含積層配線結構LSb、複數個構件SLTb及SHEb、複數個記憶體柱MPb、複數個接點Vb、Vab、及CV、以及複數個面內配線HBLb1、HBLb2及HBLb3。
第2實施方式中之積層配線結構LSb、複數個構件SHEb、複數個記憶體柱MPb、複數個接點Vb、以及複數個面內配線HBLb1及HBLb2之結構與第1實施方式之情形相同，因此省略說明。
複數個構件SLTb係例如沿XZ面擴展之板狀之絕緣體。複數個構件SLTb於Y方向上排列。複數個構件SLTb分別以於相鄰之區塊BLKb之間之邊界區域中橫切記憶體區域MRb以及引出區域HR1b及HR2b之方式沿X方向延伸。而且，複數個構件SLTb分別將積層配線結構LSb中與字元線WL、以及選擇閘極線SGD及SGS對應之導電體層分離成於Y方向上排列之2個部分。
於複數個構件SLTb分別設置有複數個接點CV。圖13之例中，示出於隔著區塊BLKb＿x之2個構件SLTb分別設置有複數個接點CV之情形。1個構件SLTb中之複數個接點CV以例如沿X方向相互分開排列之方式配置。複數個接點CV分別對應於面外配線VBLa之中間部分。
複數個面內配線HBLb3分別以與配置於隔著區塊BLKb＿x之2個構件SLTb內之至少1個接點CV重疊之方式配置。圖13之例中，示出3個面內配線HBLb3以重疊於1個接點CV之方式配置之情形。與接點CV重疊之複數個面內配線HBLb3中之1個面內配線HBLb3與對應之1個接點CV之間，經由接點Vab電連接。
2.3 記憶體裝置之剖面結構  圖14係表示第2實施方式之記憶體裝置之剖面結構之一例之、沿圖13之XIV-XIV線之剖面圖。圖14對應於第1實施方式之圖7。以下，以與第2記憶體晶片MCb中之面外配線VBLa相關之部分為主來進行說明。
於絕緣體層105之下表面上、以及導電體層117之下表面上，分別設置有絕緣體層200及導電體層220。導電體層220作為第2記憶體晶片MCb之第1記憶體晶片MCa側之貼合焊墊BP來使用。導電體層220之下表面與例如絕緣體層200之下表面對齊。導電體層220例如包含銅。
於絕緣體層200之下方隔著絕緣體層201而設置有導電體層211。導電體層211例如形成為於沿XY平面擴展之板狀具有開口部之形狀。導電體層211作為源極線SL來使用。於絕緣體層201之下表面上中與導電體層211之開口部對應之區域(設置有導電體層220之區域)設置有絕緣體層202。導電體層211之下表面與例如絕緣體層202之下表面對齊。導電體層211例如包含多晶矽。絕緣體層201及202例如包含氧化矽等絕緣體。於導電體層220之下表面上設置有沿Z方向延伸之柱狀之導電體221。導電體221不與導電體層211相接而通過絕緣體層202。
於導電體層211及絕緣體層202之下方，設置有包含導電體層212～214之積層配線結構LSb。而且，於積層配線結構LSb之下方，設置有隔著絕緣體層206而於Y方向上排列之3個導電體層215。於Y方向上排列之3個導電體層215例如形成為沿Y方向延伸之線狀，且分別作為面內配線HBLb1、HBLb2及HBLb3來使用。構件SLTb將積層配線結構LSb中之導電體層212～214斷離。構件SHEb(未圖示)將積層配線結構LSb中之導電體層214斷離。
記憶體柱MPb中之半導體膜之下表面，經由柱狀之接點Vb而連接於與面內配線HBLb1對應之1個導電體層215、或與面內配線HBLb2對應之1個導電體層215。圖14之例中，示出與面內配線HBLb1連接之記憶體柱MPb、與面內配線HBLb2連接之記憶體柱MPb、以及於圖示之區域中不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb。於圖示之區域中不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb中、配置於從Z方向觀察與面內配線HBLb1重疊之位置之記憶體柱MPb，於未圖示之區域中經由對應之接點Vb而連接於該面內配線HBLb1。不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb中、配置於從Z方向觀察與面內配線HBLb2重疊之位置之記憶體柱MPb，於未圖示之區域中經由對應之接點Vb而連接於該面內配線HBLb2。於圖示之區域中不與面內配線HBLb1及HBLb2之任一者連接之記憶體柱MPb中、配置於從Z方向觀察不與面內配線HBLb1及HBLb2之任一者重疊之位置之記憶體柱MPb，於未圖示之區域中亦不與面內配線HBLb1及HBLb2之任一者連接。
接點CV以貫通構件SLTb之方式沿Z方向延伸。接點CV之上端與導電體層212相接。接點CV之下端位於導電體層214與導電體層215之間。接點CV藉由覆蓋接點CV側方之絕緣性之間隔件SP來與導電體層212～214電絕緣。接點CV之下表面經由柱狀之接點Vab而連接於與面內配線HBLb3對應之1個導電體層215。
於在Y方向上排列之3個導電體層215各自之下表面，設置有沿Z方向延伸之柱狀之導電體216。於各導電體216之下表面上設置有導電體層217。於各導電體層217之下表面上，設置有沿Z方向延伸之柱狀之導電體218。各導電體218之下表面與例如絕緣體層206之下表面對齊。
於各導電體218之下表面上設置有導電體層219。各導電體層219作為第2記憶體晶片MCb之CMOS晶片CC側之貼合焊墊BP來使用。各導電體層219之下表面與例如絕緣體層207之下表面對齊。
上述構成中，導電體層220、導電體221、接點CV、接點Vab、與面內配線HBLb3對應之導電體層215、以及連接於與面內配線HBLb3對應之導電體層215之導電體216、導電體層217、導電體218、及導電體層219構成面外配線VBLa。
根據以上構成，第1記憶體晶片MCa內之面內配線HBLa經由於第2記憶體晶片MCb之構件SLTb內沿Z方向延伸之接點CV，與CMOS晶片CC內之對應之選擇電路16之電晶體Ta電連接。
2.4 第2實施方式之效果  根據第2實施方式，接點CV形成於構件SLTb內。由此，可抑制於積層配線結構LSb內分開形成記憶體柱MPb與接點CV，並且可發揮與第1實施方式相同之效果。
3. 變化例等  另外，上述第1實施方式及第2實施方式可應用各種變化。
例如，上述第1實施方式中，對構件SLTa及SLTb內埋入有絕緣體之情形進行了說明，但並不限定於此。例如，構件SLTa及SLTb亦可具有與源極線SL相接之導電體之側面被絕緣體覆蓋之結構。由此，能夠經由構件SLTa及SLTb中之導電體而對源極線SL供給電壓。
與上述第1實施方式相關之變化，亦能夠同樣地應用於第2實施方式。另外，於對第2實施方式應用該變化之情形時，構件SLTa及SLTb中之與源極線SL相接之導電體需要與接點CV電絕緣。
就本發明之幾個實施方式進行了說明，但該些實施方式係作為示例來提出者，並未意圖限定發明之範圍。該些新穎之實施方式能夠以其它各種方式來實施，可於不脫離發明主旨之範圍進行各種省略、替換、變更。該些實施方式及其變化包含於發明之範圍及主旨中，並包含於技術方案中所述之發明及其同等範圍內。
相關申請案之引用本申請案基於2022年06月02日申請之在先日本專利申請案第2022-090261號之優先權利益，且請求其利益，以引用形式將其內容全部包含於此。
1:記憶體系統  2:記憶體控制器  3:記憶體裝置  10:記憶胞陣列  10a:區塊組  10b:區塊組  11:指令暫存器  12:位址暫存器  13:定序器  14:驅動器模組  15:列解碼器模組  16:選擇電路  17:感測放大器模組  100:絕緣體層  101:絕緣體層  102:絕緣體層  103:絕緣體層  104:絕緣體層  105:絕緣體層  111:導電體層  112:導電體層  113:導電體層  114:導電體層  115:導電體層  116:導電體  117:導電體層  120:核心膜  121:半導體膜  122:隧道絕緣膜  123:電荷儲存膜  124:阻擋絕緣膜  200:絕緣體層  201:絕緣體層  202:絕緣體層  203:絕緣體層  204:絕緣體層  205:絕緣體層  206:絕緣體層  207:絕緣體層  211:導電體層  212:導電體層  213:導電體層  214:導電體層  215:導電體層  216:導電體  217:導電體層  218:導電體  219:導電體層  220:導電體層  221:導電體  300:絕緣體層  301:絕緣體層  302:半導體基板  311:導電體層  312:導電體  313:導電體層  314:導電體  315:導電體層  316:導電體  317:導電體層  ADD:位址信息  BA:區塊位址  BLa＜0＞:位元線  BLa＜m＞:位元線  BLb＜0＞:位元線  BLb＜m＞:位元線  BLK:區塊  BL＜k＞:位元線  BLKa:區塊  BLKa＿0:區塊  BLKa＿n:區塊  BLKa＿x:區塊  BLKb:區塊  BLKb＿0:區塊  BLKb＿n:區塊  BLKb＿x:區塊  BP:貼合焊墊  CA:行位址  CC: CMOS晶片  CMD:指令  CPA:晶片位址  CPsel:信號  /CPsel:信號  CU:胞單元  DAT:寫入資料  HBLa:面內配線  HR1a:引出區域  HR2a:引出區域  HR1b:引出區域  HR2b:引出區域  HBLb1:面內配線  HBLb2:面內配線  HBLb3:面內配線  LSa:積層配線結構  LSb:積層配線結構  MCa:第1記憶體晶片  MCb:第2記憶體晶片  MPa:記憶體柱  MPb:記憶體柱  MRa:記憶體區域  MRb:記憶體區域  MT:記憶胞電晶體  MT0:記憶胞電晶體  MT1:記憶胞電晶體  MT2:記憶胞電晶體  MT3:記憶胞電晶體  NS: NAND串  PA:頁位址  PRa:焊墊區域  PRb:焊墊區域  PRc:焊墊區域  SGD:選擇閘極線  SGD0:選擇閘極線  SGD1:選擇閘極線  SGD2:選擇閘極線  SGD3:選擇閘極線  SGS:選擇閘極線  SHEa:構件  SHEb:構件  SL:源極線  SLTa:構件  SLTb:構件  SR:感測放大器區域  ST1:選擇電晶體  ST2:選擇電晶體  SU:串單元  SU0:串單元  SU1:串單元  SU2:串單元  SU3:串單元  Ta:電晶體  Ta＜0＞:電晶體  Ta＜k＞:電晶體  Ta＜m＞:電晶體  Tb:電晶體  Tb＜0＞:電晶體  Tb＜k＞:電晶體  Tb＜m＞:電晶體  Va:接點  Vab:接點  Vb:接點  VBLa:面外配線  VBLb1:面外配線  VBLb2:面外配線  WL:字元線  WL0:字元線  WL1:字元線  WL2:字元線  WL3:字元線  XR1:傳輸區域  XR2:傳輸區域  X:方向  Y:方向  Z:方向
圖1係表示包含第1實施方式之記憶體裝置之記憶體系統之構成之框圖。  圖2係表示第1實施方式之記憶體裝置之記憶胞陣列及選擇電路之電路構成之一例之電路圖。  圖3係表示第1實施方式之記憶體裝置之貼合結構之一例之圖。  圖4係表示第1實施方式之記憶體裝置之位元線之立體布局之一例之圖。  圖5係表示第1實施方式之記憶體裝置之記憶胞陣行之第1記憶體晶片之平面布局之一例之、與圖4之區域V對應之俯視圖。  圖6係表示第1實施方式之記憶體裝置之記憶胞陣行之第2記憶體晶片之平面布局之一例之、與圖4之區域VI對應之俯視圖。  圖7係表示第1實施方式之記憶體裝置之剖面結構之一例之、沿圖5及圖6之VII-VII線之剖面圖。  圖8係表示第1實施方式之記憶體裝置之記憶體柱之剖面結構之一例之、與圖7之區域VIII對應之剖面圖。  圖9係表示第1實施方式之記憶體裝置之記憶胞電晶體之剖面結構之一例之、沿圖8之IX-IX線之剖面圖。  圖10係表示第1實施方式之記憶體裝置之貼合焊墊之剖面結構之一例之、與圖7之區域X對應之剖面圖。  圖11係表示第1實施方式之記憶體裝置之剖面結構之一例之、沿圖5及圖6之XI-XI線之剖面圖。  圖12係表示第2實施方式之記憶體裝置之位元線之立體布局之一例之圖。  圖13係表示第2實施方式之記憶體裝置之第2記憶體晶片之平面布局之一例之、與圖12之區域XIII對應之俯視圖。  圖14係表示第2實施方式之記憶體裝置之剖面結構之一例之、沿圖13之XIV-XIV線之剖面圖。
10a:區塊組  10b:區塊組  16:選擇電路  17:感測放大器模組  BLKa:區塊  BLKb:區塊  CC: CMOS晶片  HBLa:面內配線  HBLb1:面內配線  HBLb2:面內配線  MCa:第1記憶體晶片  MCb:第2記憶體晶片  MRa:記憶體區域  MRb:記憶體區域  SR:感測放大器區域  VBLa:面外配線  VBLb1:面外配線  VBLb2:面外配線  X:方向  Y:方向  Z:方向

Claims (20)

  1. 一種記憶體裝置，其包含：  基板；  複數個第1導電體層，其等於第1方向上相互分開排列；  第2導電體層及第3導電體層，其等於上述基板與上述複數個第1導電體層之間分別沿與上述第1方向交叉之第2方向延伸，且於上述第2方向上相互分開排列；  複數個第4導電體層，其等相對於上述複數個第1導電體層而於上述基板之相反側於上述第1方向上相互分開排列；  第5導電體層，其於上述複數個第1導電體層與上述複數個第4導電體層之間，沿上述第2方向延伸；  第1記憶體柱，其沿上述第1方向延伸且與上述複數個第1導電體層交叉，連接於上述第2導電體層或上述第3導電體層；  第2記憶體柱，其沿上述第1方向延伸且與上述複數個第4導電體層交叉，連接於上述第5導電體層；及  第1配線，連接上述第5導電體層與上述基板之間；且  上述第1配線包含接點，該接點係於上述第2導電體層與上述第3導電體層之間，沿上述第1方向延伸且與上述複數個第1導電體層交叉。
  2. 如請求項1之記憶體裝置，其進而包含第1構件及第2構件，該第1構件及第2構件分別將上述複數個第1導電體層斷離，  上述接點設置於上述第1構件與上述第2構件之間。
  3. 如請求項1之記憶體裝置，其中上述接點於上述第1方向上觀察時與上述第2記憶體柱重疊。
  4. 如請求項1之記憶體裝置，其進而包含第1構件，該第1構件將上述複數個第1導電體層斷離，  上述接點與上述第1構件重疊。
  5. 如請求項4之記憶體裝置，其中上述接點於上述第1方向上觀察時與上述第2記憶體柱錯開。
  6. 如請求項1之記憶體裝置，其進而包含：  第1晶片，其包含上述基板；  第2晶片，其包含上述複數個第1導電體層、上述第2導電體層、上述第3導電體層、及上述接點；及  第3晶片，其包含上述複數個第4導電體層、及上述第5導電體層。
  7. 如請求項1之記憶體裝置，其進而包含第6導電體層，該第6導電體層係沿上述第2方向延伸，於上述第2導電體層與上述第3導電體層之間，與上述第2導電體層及上述第3導電體層於上述第2方向上排列。
  8. 如請求項7之記憶體裝置，其中上述第6導電體層係連接上述接點與上述基板之間。
  9. 如請求項7之記憶體裝置，其中上述接點於上述第1方向上觀察時，與上述第6導電體層重疊。
  10. 如請求項7之記憶體裝置，其中上述接點於上述第1方向上觀察時，與上述第5導電體層重疊。
  11. 如請求項7之記憶體裝置，其中上述第5導電體層於上述第1方向上觀察時，與上述第2導電體層、上述第3導電體層及上述第6導電體層重疊。
  12. 如請求項1之記憶體裝置，其進而包含第2配線，該第2配線將上述第2導電體層及上述第3導電體層相對於上述基板並聯連接。
  13. 如請求項12之記憶體裝置，其進而包含：  第1電晶體，其設置於上述基板，具有與上述第1配線連接之第1端；及  第2電晶體，其設置於上述基板，具有與上述第2配線連接之第1端、及與上述第1電晶體之第2端連接之第2端。
  14. 如請求項13之記憶體裝置，其進而包含：  第7導電體層，其與上述第2導電體層於與上述第1方向及上述第2方向交叉之第3方向上排列，且沿上述第2方向延伸；  第8導電體層，其與上述第3導電體層於上述第3方向上排列，且沿上述第2方向延伸，與上述第7導電體層於上述第2方向上排列；  第9導電體層，其與上述第5導電體層於上述第3方向上排列，且沿上述第2方向延伸；  第3配線，其連接上述第9導電體層與上述基板之間；  第4配線，其將上述第7導電體層及上述第8導電體層相對於上述基板並聯連接；  第3電晶體，其設置於上述基板，具有與上述第3配線連接之第1端；及  第4電晶體，其設置於上述基板，具有與上述第4配線連接之第1端、及與上述第3電晶體之第2端連接之第2端；且  上述第1電晶體及上述第2電晶體、與上述第3電晶體及上述第4電晶體係設置於上述基板之相互分開之區域。
  15. 如請求項1之記憶體裝置，其中上述複數個第1導電體層分別連接於上述複數個第4導電體層。
  16. 一種記憶體裝置，其包含：  第1晶片、第2晶片及第3晶片，其等於第1方向上依次積層；  第1記憶胞，其設置於上述第1晶片；  第2記憶胞，其設置於上述第2晶片；  第1位元線，其與上述第1記憶胞連接；  第2位元線，其與上述第2記憶胞連接；  選擇電路，其設置於上述第3晶片，以選擇上述第1位元線與上述第2位元線中之任一者之方式構成；且  上述第1位元線包含：  第1配線，其設置於上述第1晶片且與上述第1記憶胞連接；及  第2配線，其連接上述第1配線與上述選擇電路之間；  上述第2位元線包含：  第3配線，其設置於上述第2晶片，於上述第2晶片內連接於上述第2記憶胞；  第4配線，其設置於上述第2晶片，於上述第2晶片內不連接於上述第2記憶胞；及  第5配線，其連接上述第3配線、上述第4配線及上述選擇電路各者之間；且  上述第2配線係於上述第3配線與上述第4配線之間，於上述第1方向上通過上述第2記憶胞。
  17. 如請求項16之記憶體裝置，其中上述選擇電路包含：  第1電晶體，其具有與上述第2配線連接之第1端；及  第2電晶體，其具有與上述第5配線連接之第1端、及與上述第1電晶體之第2端連接之第2端。
  18. 如請求項16之記憶體裝置，其進而包含第3記憶胞，該第3記憶胞設置於上述第2晶片，於上述第2晶片內連接於上述第4配線，  上述第2記憶胞及上述第3記憶胞對應於相同之行位址。
  19. 如請求項16之記憶體裝置，其中上述第2配線進而包含第6配線，該第6配線設置於上述第2晶片，與上述第2配線及上述第3配線於與上述第1方向交叉之第2方向上排列。
  20. 如請求項19之記憶體裝置，其中上述第2配線、上述第3配線及上述第6配線分別沿上述第2方向延伸。
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