CN115136309A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN115136309A
CN115136309A CN202080096932.4A CN202080096932A CN115136309A CN 115136309 A CN115136309 A CN 115136309A CN 202080096932 A CN202080096932 A CN 202080096932A CN 115136309 A CN115136309 A CN 115136309A
Authority
CN
China
Prior art keywords
layer
semiconductor
conductor
semiconductor layer
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080096932.4A
Other languages
English (en)
Inventor
中塚圭祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN115136309A publication Critical patent/CN115136309A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Abstract

实施方式的半导体存储装置包含衬底、第1导电体层、多个第2导电体层、第1半导体层、导柱及接点。第1导电体层为衬底上方的第1层，具有于第1方向延伸设置的部分。多个第2导电体层为第1层更上层，且相互分开设置于第2方向。第1半导体层为多个第2导电体层更上层，且具有沿第3方向与第1方向扩展设置的部分。导柱沿第2方向延伸设置，具有将多个第2导电体层与第1半导体层贯通设置的部分。接点将导柱与第1导电体层之间电连接。导柱包含：第2半导体层，于第2方向延伸设置；第1绝缘体层，至少设置于第2半导体层与多个第2导电体层之间；及第3半导体层，设置于第2半导体层与第1半导体层之间，且与第2半导体层及第1半导体层中的每个接触。

Description

半导体存储装置
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失性存储数据的NAND(Not-AND：与非)型闪存。
背景技术文献
专利文献
[专利文献1]美国专利申请公开第2017/0092654号说明书
发明内容
[发明所要解决的问题]
提高半导体存储装置的良率。
[解决问题的技术手段]
实施方式的半导体存储装置包含衬底、第1导电体层、多个第2导电体层、第1半导体层、导柱、及接点。第1导电体层为衬底上方的第1层，具有于第1方向延伸设置的部分。多个第2导电体层为第1层的更上层，相互分开设置于与第1方向交叉的第2方向。第1半导体层为多个第2导电体层的更上层，具有于与第1方向及第2方向中的每个交叉的第3方向及第1方向扩展设置的部分。导柱于第2方向延伸设置，具有将多个第2导电体层与第1半导体层贯通而设置的部分。接点将导柱与第1导电体层之间电连接。导柱包含：第2半导体层，于第2方向延伸设置；第1绝缘体层，至少设置于第2半导体层与多个第2导电体层之间；及第3半导体层，设置于第2半导体层与第1半导体层之间，且与第2半导体层及第1半导体层中的每个接触。
附图说明
图1是表示实施方式的半导体存储装置的构成例的框图。
图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图4是表示实施方式的半导体存储装置中的感测放大器模块的电路构成的一例的电路图。
图5是表示实施方式的半导体存储装置的构造的一例的立体图。
图6是表示实施方式的半导体存储装置中的存储器区域的平面布局的一例的俯视图。
图7是表示实施方式的半导体存储装置的包含存储器区域的剖面构造的一例的剖视图。
图8表示实施方式的半导体存储装置中的存储器导柱的剖面构造的一例，且为沿图7的VIII-VIII线的剖视图。
图9是表示实施方式的半导体存储装置的包含存储器区域及感测放大器区域的剖面构造的一例的剖视图。
图10是表示实施方式的半导体存储装置的制造方法的一例的流程图。
图11是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图12是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图13是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图14是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图15是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图16是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图17是表示实施方式的半导体存储装置的读出动作中使用的电压的一例的示意图。
图18是表示实施方式的第1变化例的半导体存储装置的包含存储器区域的剖面构造的一例的剖视图。
图19是表示实施方式的第2变化例的半导体存储装置的包含存储器区域的剖面构造的一例的剖视图。
图20是表示实施方式的第3变化例的半导体存储装置的包含存储器区域的剖面构造的一例的剖视图。
具体实施方式
以下，参考附图对实施方式进行说明。实施方式例示出用来将发明的技术思想具体化的装置或方法。附图为示意性或概念性的，各附图的尺寸及比例等未必与实际情况相同。本发明的技术思想并不由构成要件的形状、构造、配置等限定。
此外，在以下的说明中，对具有大致相同功能及构成的构成要件，附加相同符号。构成参考符号的文字后的数字由包含相同文字的参考符号参考，且用于区分具有同样的构成的要件彼此。同样地，构成参考符号的数字后的文字由包含相同数字的参考符号参考，且用于区分具有同样的构成的要件彼此。在无需相互区分包含相同文字或数字的参考符号所示的要件的情况下，所述要件分别由只包含文字或数字的参考符号参考。
[实施方式]
以下，对实施方式的半导体存储装置1进行说明。
[1]构成
[1-1]半导体存储装置1的整个构成
图1表示出实施方式的半导体存储装置1的构成例。如图1所示，半导体存储装置1能够由外部的存储器控制器2控制。另外，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、感测放大器模块14、驱动器模块15、及行译码器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失性存储数据的多个存储单元的集合，作为例如数据的抹除单位使用。另外，在存储单元阵列10，设置多个位线及多个字线。各存储单元与例如1个位线和1个字线建立关联。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使序列发生器13执行读出动作、写入动作、抹除动作等命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BAd、页面地址PAd、及列地址CAd。例如，块地址BAd、页面地址PAd、及列地址CAd分别使用于选择块BLK、字线、及位线。
序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13基于保存于指令寄存器11的指令CMD控制感测放大器模块14、驱动器模块15、行译码器模块16等，执行读出动作、写入动作、抹除动作等。
感测放大器模块14在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望的电压。另外，感测放大器模块14在读出动作中，基于位线的电压判定存储单元中存储的数据，将判定结果作为读出数据DAT传送到存储器控制器2。
驱动器模块15产生读出动作、写入动作、抹除动作等使用的电压。且，驱动器模块15基于例如保存于地址寄存器12的页面地址PAd，对与选择的字线对应的信号线施加产生的电压。
行译码器模块16基于保存于地址寄存器12的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。且，行译码器模块16将例如施加于与选择的字线对应的信号线的电压传送到选择的块BLK内的选择的字线。
以上说明的半导体存储装置1或存储器控制器2也可通过它们的组合而构成1个半导体装置。作为这种半导体装置，列举例如像SDTM卡这样的存储卡、或SSD(solid statedrive：固态驱动器)等。
[1-2]半导体存储装置1的电路构成
[1-2-1]存储单元阵列10的电路构成
图2表示出实施方式的半导体存储装置1具备的存储单元阵列10的电路构成的一例。各块BLK包含例如4个串单元SU0～SU3，图2中表示出相同的块BLK中包含的2个串单元SU0及SU1的细节。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS包含例如存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性保存数据。选择晶体管ST1及ST2各自用于在各种动作时选择串单元SU。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL。选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一块BLK中包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
对位线BL0～BLm分配各不相同的列地址。各位线BL由多个块BLK间被分配相同的列地址的NAND串NS共用。字线WL0～WL7各自设置于每个块BLK。源极线SL在多个块BLK间共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MC的集合称为例如单元单位CU。例如，将包含各自存储1位数据的存储单元晶体管MT的单元单位CU的存储容量定义为“1页数据”。根据存储单元晶体管MC所存储的数据的位数，单元单位CU可能具有2页数据以上的存储容量。
此外，实施方式的半导体存储装置1具备的存储单元阵列10的电路构成不限定于以上说明的构成。例如，各块BLK包含的串单元SU的个数、或各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。
[1-2-2]感测放大器模块14的电路构成
图3表示出实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例。如图3所示，感测放大器模块14包括多个感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm建立关联。各感测放大器单元SAU包含例如位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL及XDL。
在各感测放大器单元SAU中，位线连接部BLHU连接于建立关联的位线BL、与感测放大器部SA之间。感测放大器部SA在例如读出操作中，基于建立关联的位线BL的电压，判定读出数据是“0”还是“1”。换句话说，感测放大器部SA感测读出到建立关联的位线BL的数据，判定选择的存储单元存储的数据。锁存电路SDL、ADL、BDL及XDL各自暂时保存读出数据或写入数据等。
感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL分别连接于总线LBUS，能够经由总线LBUS相互收发数据。锁存电路XDL连接于半导体存储装置1的输入输出电路(未图示)，使用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。另外，锁存电路XDL也能够作为例如半导体存储装置1的高速缓冲存储器使用。例如，即使在使用锁存电路SDL、ADL及BDL的期间，在锁存电路XDL空闲的情况下，半导体存储装置1也能够成为就绪状态。
图4表示实施方式的半导体存储装置1的感测放大器单元SAU的电路构成的一例。如图4所示，例如感测放大器部SA包含晶体管T0～T7以及电容器CA，位线连接部BLHU包含晶体管T8及T9。
晶体管T0是P型MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管。晶体管T1～T7各为N型MOS晶体管。晶体管T8及T9各为比晶体管T0～T7中的每个更高耐压的N型MOS晶体管。以下，也将晶体管T0～T7称为低耐压晶体管，将晶体管T8及T9称为高耐压晶体管。
晶体管T0的源极连接于电源线。晶体管T0的漏极连接于节点ND1。晶体管T0的栅极连接于例如锁存电路SDL内的节点SINV。晶体管T1的漏极连接于节点ND1。晶体管T1的源极连接于节点ND2。对晶体管T1的栅极输入控制信号BLX。晶体管T2的漏极连接于节点ND1。晶体管T2的源极连接于节点SEN。对晶体管T2的栅极输入控制信号HLL。
晶体管T3的漏极连接于节点SEN。晶体管T3的源极连接于节点ND2。对晶体管T3的栅极输入控制信号XXL。晶体管T4的漏极连接于节点ND2。对晶体管T4的栅极输入控制信号BLC。晶体管T5的漏极连接于节点ND2。晶体管T5的源极连接于节点SRC。晶体管T5的栅极连接于例如锁存电路SDL内的节点SINV。
晶体管T6的源极接地。晶体管T6的栅极连接于节点SEN。晶体管T7的漏极连接于总线LBUS。晶体管T7的源极连接于晶体管T6的漏极。对晶体管T7的栅极输入控制信号STB。电容器CA的一电极连接于节点SEN。对电容器CA的另一电极输入时钟CLK。
晶体管T8的漏极连接于晶体管T4的源极。晶体管T8的源极连接于位线BL。对晶体管T8的栅极输入控制信号BLS。晶体管T9的漏极连接于节点BLBIAS。晶体管T9的源极连接于位线BL。对晶体管T9的栅极输入控制信号BIAS。
锁存电路SDL在省略图示的节点SINV中保存数据。节点SINV的电压基于锁存电路SDL所保存的数据而变化。锁存电路ADL、BDL、及XDL的电路构成与例如锁存电路SDL的电路构成同样。例如，锁存电路ADL在节点AINV中保存数据。锁存电路BDL及XDL也同样。
在以上说明的感测放大器单元SAU的电路构成中，对连接于晶体管T0的源极的电源线施加例如电源电压VDD。对节点SRC施加例如接地电压VSS。对节点BLBIAS施加例如抹除电压VERA。控制信号BLX、HLL、XXL、BLC、STB、BLS、及BIAS、以及时钟CLK中的每个例如由序列发生器13产生。在读出动作中，感测放大器部SA基于例如控制信号STB确立的时刻，判定读出到位线BL的数据。
此外，实施方式的半导体存储装置1具备的感测放大器模块14不限定于以上说明的电路构成。例如，各感测放大器单元SAU具备的锁存电路的个数能够基于1个单元单位CU所存储的页面数而适当变更。感测放大器部SA只要能够判定读出到位线BL的数据，那么也可为其它的电路构成。在位线连接部BLHU中，也可省略晶体管T9。
[1-3]半导体存储装置1的构造
以下，对实施方式的半导体存储装置1的构造的一例进行说明。此外，在以下所参考的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于用于形成半导体存储装置1的半导体衬底的表面的铅直方向。在俯视图中，为容易观察附图而适当附加阴影线。附加于俯视图的阴影线未必与附加了阴影线的构成要件的素材或特性存在关联。在各俯视图及剖面图中，为了容易观察附图，适当省略布线、接点、层间绝缘膜等的图示。
[1-3-1]半导体存储装置的整体构造
图5表示出实施方式的半导体存储装置1的整体构造的一例。如图5所示，半导体存储装置1包含存储器芯片MC及CMOS(Complementary MOS：互补MOS)芯片CC，具有将存储器芯片MC的下表面与CMOS芯片CC的上表面贴合的构造。存储器芯片MC包含与存储单元阵列10对应的构造。CMOS芯片CC包含例如与序列发生器13、指令寄存器11、地址寄存器12、序列发生器13、感测放大器模块14、驱动器模块15、及行译码器模块16对应的构造。
存储器芯片MC的区域被分为例如存储器区域MR、引出区域HR1及HR2、以及焊盘区域PR1。存储器区域MR占据存储器芯片MC的大部分，用于存储数据。例如，存储器区域MR包含多个NAND串NS。引出区域HR1及HR2于X方向夹着存储器区域MR。引出区域HR1及HR2用于存储器芯片MC内的积层布线与CMOS芯片CC内的行译码器模块16之间的连接。焊盘区域PR1与存储器区域MR以及引出区域HR1及HR2中的每个在Y方向上相邻。焊盘区域PR1包含例如与半导体存储装置1的输入输出电路关联的电路。
另外，存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊盘区域PR1中的每个的下部，具有多个贴合焊盘BP。贴合焊盘BP也称为例如接合金属。存储器区域MR内的贴合焊盘BP连接于建立关联的位线BL。引出区域HR内的贴合焊盘BP连接于设置于存储器区域MR的积层布线中建立关联的布线(例如字线WL)。焊盘区域PR1内的贴合焊盘BP电连接于设置在存储器芯片MC上的焊盘(未图示)。设置在存储器芯片MC上的焊盘使用于例如半导体存储装置1与存储器控制器2之间的连接。
CMOS芯片CC的区域被分为例如感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊盘区域PR2。感测放大器区域SR及周边电路区域PERI在Y方向相邻配置，与存储器区域MR重叠。感测放大器区域SR包含感测放大器模块14。周边电路区域PERI包括序列发生器13等。传送区域XR1及XR2于X方向夹着一组感测放大器区域SR及周边电路区域PERI，分别与引出区域HR1及HR2重叠。传送区域XR1及XR2包含与行译码器模块16对应的多个晶体管。焊盘区域PR2与存储器芯片MC内的焊盘区域PR1重叠配置，包含半导体存储装置1的输入输出电路等。
另外，CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传输区域XR1及XR2、以及焊盘区域PR2中的每个的上部，具有多个贴合焊盘BP。感测放大器区域SR内的多个贴合焊盘BP分别与存储器区域MR内的多个贴合焊盘BP重叠而配置。传送区域XR1内的多个贴合焊盘BP分别与引出区域HR1内的多个贴合焊盘BP重叠而配置。传送区域XR2内的多个贴合焊盘BP分别与引出区域HR2内的多个接合焊盘BP重叠而配置。焊盘区域PR1内的多个贴合焊盘BP分别与焊盘区域PR2内的多个贴合焊盘BP重叠而配置。
将设置于半导体存储装置1的多个贴合焊盘BP中在存储器芯片MC及CMOS芯片CC之间对向的2个贴合焊盘BP贴合(图5的“贴合”)。由此，将存储器芯片MC内的电路与CMOS芯片CC内的电路之间电连接。在存储器芯片MC及CMOS芯片CC之间对向的2个贴合焊盘BP组可具有边界，也可一体化。
此外，实施方式的半导体存储装置1不限于以上说明的构造。例如，只要设置至少1个与存储器区域MR相邻的引出区域HR即可。半导体存储装置1也可具备多组存储器区域MR及引出区域HR。在所述情况下，感测放大器区域SR、传送区域XR、及周边电路区域PERI的组与存储器区域MR及引出区域HR的配置对应而适当设置。
[1-3-2]存储器区域MR中的半导体存储装置1的构造
图6表示出实施方式的半导体存储装置1的存储器区域MR的详细的平面布局的一例，且表示出包含1个块BLK(也就是串单元SU0～SU3)的区域。如图6所示，在存储器区域MA中，半导体存储装置1包含多条缝隙SLT、多条缝隙SHE、多个存储器导柱MP、多个接点CV、及多个位线BL。
多条缝隙SLT各自具有沿X方向延伸而设置的部分，且排列于Y方向。多条缝隙SLT各自沿X方向横穿存储器区域MA以及引出区域HR1及HR2。各缝隙SLT将介隔所述缝隙SLT相邻的布线(例如字线WL0～WL7、以及选择栅极线SGD及SGS)分断及绝缘。
另外，各缝隙SLT包含接点LI及间隔件SP。接点LI为具有于X方向延伸的部分的导电体。间隔件SP为设置于接点LI的侧面的绝缘体。通过间隔件SP将接点LI、与在Y方向上与所述接点L1相邻的导电体之间隔开及绝缘。使用接点LI作为例如源极线SL的一部分。
多条缝隙SHE分别横穿存储器区域MR而设置，且排列于Y方向。缝隙SHE至少将选择栅极线SGD分断。在本例中，3条缝隙SHE分别配置于相邻的缝隙SLT之间。缝隙SHE具有于内部嵌入着绝缘部件的绝缘体构造。缝隙SHE将介隔所述缝隙SLT相邻的布线(至少选择栅极线SGD)分断。
各存储器导柱MP作为例如1个NAND串NS发挥功能。多个存储器导柱MP在相邻的2个缝隙SLT之间的区域，配置为例如19列的交错状。且，例如，从纸面的上侧数起，1个缝隙SHE分别与第5行的存储器导柱MP、第10行的存储器导柱MP、及第15行的存储器导柱MP重叠。
多个位线BL分别于Y方向延伸，且排列在X方向。对于每个串单元SU，各位线BL以与至少1个存储器导柱MP重叠的方式配置。本例中，各存储器导柱MP中，重叠配置着2个位线BL。在与存储器导柱MP重叠的多个位线BL中的1个位线BL、与所述存储器导柱MP之间，设置接点CV。各存储器导柱MP与经由接点CV对应的位线BL电连接。
此外，省略与缝隙SHE重叠的存储器导柱MP和位线BL之间的接点CV。换句话说，省略与不同的2条选择栅极线SGD相接的存储器导柱MP与位线BL之间的接点CV。相邻的缝隙SLT之间的存储器导柱MP或缝隙SHE等的个数及配置不限定于使用图6说明的构成，能够适当变更。与各存储器导柱MP重叠的位线BL的个数能够设定为任意个数。
例如，在存储器区域MR中，以上说明的平面布局于Y方向重复配置。由缝隙SLT划开的区域对应于块BLK。在存储器区域MR内且与块BLK对应的区域中，由缝隙SLT及SHE划开的各区域对应于1个串单元SU。也就是说，在本例子中，对于每个块BLK，分别于X方向延伸的串单元SU0～SU3排列于Y方向。
实施方式的半导体存储装置1的存储器区域MR中的平面布局不限定于以上说明的布局。例如，配置于相邻的缝隙SLT之间的缝隙SHE的条数能够设计为任意条数。形成于相邻的缝隙SLT之间的串单元SU的个数能够基于配置于相邻的缝隙SLT之间的缝隙SHE的条数而变更。
图7表示实施方式的半导体存储装置1的存储器区域MR中的剖面构造的一例，并且表示出包含存储器导柱MP与缝隙SLT且沿Y方向的剖面。此外，图7中的Z方向相对于图5翻转而表示。也就是说，“上方”对应于纸面的下侧，“下方”对应于纸面的上侧。如图7所示，在存储器区域MR中，半导体存储装置1还包含绝缘体层20～25、导电体层30、半导体层31、导电体层32～37、以及接点V1及V2。
绝缘体层20设置在例如存储器芯片MC的最上层。不限定于所述情况，也可在绝缘体层20上，设置布线层或绝缘体层等。在绝缘体层20下，依次设置导电体层30及半导体层31。导电体层30及半导体层31形成为例如沿XY平面扩展的板状，作为源极线SL使用。作为导电体层30，例如使用铜等金属。半导体层31高浓度地包含N型杂质，包含例如掺杂了磷的多晶硅。
在半导体层31下，设置绝缘体层21。在绝缘体层21下，设置导电体层32。导电体层32形成为例如沿XY平面扩展的板状，作为选择栅极线SGS使用。选择栅极线SGS可由多个导电体层32构成。导电体层32包含例如钨。在选择栅极线SGS由多种导电体层32构成的情况下，多个导电体层32也可由互不相同的导电体构成。
在导电体层32下，设置绝缘体层22。在绝缘体层22下，交替设置导电体层33与绝缘体层23。多个导电体层33中的每个形成为例如沿XY平面扩展的板状。多个导电体层33从导电体层30侧起分别依序作为字线WL0～WL7使用。导电体层33包含例如钨。
在最下层的导电体层33下，设置绝缘体层24。在绝缘体层24下，设置导电体层34。导电体层34形成为例如沿XY平面扩展的板状，作为选择栅极线SGD使用。选择栅极线SGD也可由多个导电体层34构成。导电体层34包含例如钨。
在导电体层34下，设置绝缘体层25。在绝缘体层25下，设置导电体层35。导电体层35形成为例如沿Y方向延伸的线状，作为位线BL使用。也就是说，在未图示的区域中，多个导电体层35排列于X方向。导电体层35包含例如铜。将设置着导电体层35的布线层称为例如“M0”。
各存储器导柱MP沿Z方向延伸设置，贯通绝缘体层21～24、半导体层31、及导电体层32～34。存储器导柱MP的上部与导电体层30相接。另外，各存储器导柱MP包含例如核心部件40、半导体层41、积层膜42、及半导体层43。
核心部件40沿Z方向延伸而设置。例如，核心部件40的上端与导电体层30接触，核心部件40的下端包含在比导电体层34更下层。半导体层41覆盖例如核心部件40的侧面与下表面。半导体层41的上部与导电体层30接触。积层膜42覆盖半导体层41的侧面。此外，积层膜42只要至少设置在各导电体层32～34与半导体层41之间即可。
半导体层43至少设置在半导体层41及31之间，并且与半导体层41及31中的每个接触。半导体层43的上表面与导电体层30接触，半导体层43的下表面与积层膜42接触。半导体层43可与绝缘体层21接触，也可不接触。例如，半导体层31、41及43的上表面对齐。半导体层31、41及43中的每个通过不同的制造步骤形成。因此，能在半导体层31及43之间、与半导体层41及43之间，分别形成边界。
核心部件40包含例如氧化硅等绝缘体。半导体层41及43为例如非掺杂硅。存储器导柱MP与导电体层32(选择栅极线SGS)交叉的部分作为选择晶体管ST2发挥功能。存储器导柱MP与导电体层33(字线WL)交叉的部分作为存储单元晶体管MT发挥功能。存储器导柱MP与导电体层34(选择栅极线SGD)交叉的部分作为选择晶体管ST1发挥功能。
在各存储器导柱MP的半导体层41下方，设置柱状接点CV。在图示的区域中，表示出与2个存储器导柱MP中的1个存储器导柱MP对应的接点CV。所述区域中未与接点CV连接的存储器导柱MP中，在未图示的区域连接接点CV。1个导电体层35(位线BL)接触于接点CV下方。
在导电体层35下方，设置柱状接点V1。在接点V1下方，设置导电体层36。导电体层36是使用于连接半导体存储装置1内的电路的布线。将设置着导电体层36的布线层称为例如“M1”。
在导电体层36下方，设置柱状接点V2。在接点V2下方，设置导电体层37。导电体层37与存储器芯片MC的界面相接，作为贴合焊盘BP使用。导电体层37包含例如铜。将设置着导电体层37的布线层称为例如“M2”。
缝隙SLT的至少一部分形成为沿XZ平面扩展的板状，将绝缘体层21～24、半导体层31、及导电体层32～34分断。缝隙SLT的下端包含在包含绝缘体层25的层中。缝隙SLT的上端与导电体层30接触。接点LI的侧面及上表面由间隔件SP覆盖。这样，接点LI、导电体层30、半导体层31、及各导电体层32～34由隔件SP隔开及绝缘。
图8是沿图7的VIII-VIII线的剖视图，表示实施方式的半导体存储装置1的存储器导柱MP的剖面构造的一例。具体来说，图8表示出包含存储器导柱MP与半导体层33且与半导体存储装置1的衬底平行的剖面。
如图8所示，积层膜42包含例如隧道绝缘膜44、绝缘膜45、及阻挡绝缘膜46。在包含导电体层33的层中，核心部件40设置在例如存储器导柱MP的中央部。半导体层41包围核心部件40的侧面。隧道绝缘膜44包围半导体层41的侧面。绝缘膜45包围隧道绝缘膜44的侧面。阻挡绝缘膜46围绕绝缘膜45的侧面。导电体层33包围阻挡绝缘膜46的侧面。
半导体层41作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的沟道(电流路径)使用。隧道绝缘膜44及阻挡绝缘膜46各自包含例如氧化硅。绝缘膜45作为存储单元晶体管MT的电荷蓄积层使用，包含例如氮化硅。由此，各存储器导柱MP作为1个NAND串NS发挥功能。
[1-3-3]感测放大器区域SR的半导体存储装置1的构造
图9表示实施方式的半导体存储装置1的感测放大器区域SR的剖面构造的一例，表示出将存储器芯片MC与CMOS芯片CC贴合的构造。另外，图9中表示出与感测放大器单元SAU中包含的晶体管T8对应的构成。如图9所示，CMOS芯片CC包含例如半导体衬底50、导电体层GC及51～54、以及柱状接点CS及C0～C3。
半导体衬底50用于形成CMOS芯片CC，包含例如P型杂质。另外，半导体衬底50包含省略图示的多个井区域。在多个井区域中的每个，形成例如晶体管。且，多个井区域之间由例如STI(Shallow Trench Isolation：浅沟槽隔离)分离。
在感测放大器区域SR中，在半导体衬底50上，介隔栅极绝缘膜设置导电体层GC。感测放大器区域SR内的导电体层GC作为例如感测放大器单元SAU中包含的晶体管T8的栅极电极使用。与晶体管T8的栅极对应，在导电体层GC上设置接点C0，与晶体管T8的源极及漏极对应，在半导体衬底50上设置2个接点CS。例如，接点CS及C0各自的上表面对齐。
另外，在感测放大器区域SR中，在接点CS上方与接点C0上方中的每个，分别设置1个导电体层51。在导电体层51上方，设置接点C1。在接点C1上方，设置导电体层52。在导电体层52上方，设置接点C2。在接点C2上方，设置导电体层53。在导电体层53上方，设置接点C3。在接点C3上方，设置导电体层54。
导电体层54与CMOS芯片CC的界面相接，作为贴合焊盘BP使用。且，感测放大器区域SR内的导电体层54与对向配置的存储器区域MR内的导电体层37(存储器芯片MC的贴合焊盘BP)贴合，并且与1个位线BL电连接。导电体层54包含例如铜。感测放大器区域SR虽然省略图示，但是包含具有与晶体管T8同样构造的多个晶体管。
例如，将设置着导电体层51～54的布线层分别称为“D0”、“D1”、“D2”、及“D3”。此外，设置于CMOS芯片CC的布线层的数量能够设计为任意数量。另外，也可根据电路的设计省略连接于各导电体层51～53的接点。用来连接存储器芯片MC内的电路与CMOS芯片CC内的电路的布线的布局能够适当变更。
[2]制造方法
以下，使用图10～图16，对实施方式的半导体存储装置1的源极线SL的形成方法进行说明。图10表示实施方式的半导体存储装置1的源极线SL的形成方法的流程的一例。图11～图16表示实施方式的半导体存储装置1的制造中途的剖面构造的一例，撷取包含存储器导柱MP的区域而显示。
首先，形成存储器芯片MC(步骤S10)，形成CMOS芯片CC(步骤S11)。此外，因为存储器芯片MC及CMOS芯片CC使用不同的半导体衬底形成，所以可替换形成存储器芯片MC的步骤、与形成CMOS芯片CC的步骤，也可并行进行。
接下来，如图11所述，通过存储器芯片MC与CMOS芯片CC的贴合处理，将存储器芯片MC与CMOS芯片CC贴合(步骤S12)。具体来说，在存储器芯片MC上露出的贴合焊盘BP、与在CMOS芯片CC上露出的贴合焊盘BP以对向的方式配置。且，通过热处理将对向的贴合焊盘BP彼此接合。
图11所示的半导体衬底SUB对应于存储器芯片MC的衬底。这时，在半导体衬底SUB的下表面，设置着例如半导体层31。半导体层31覆盖存储器导柱MP的底部、与缝隙SLT的底部中的每个。存储器导柱MP具有在孔内依序形成积层膜42、半导体层41、及核心部件40的构造。因此，在将存储器芯片MC与CMOS芯片CC接合时，存储器导柱MP内的半导体层41、与半导体层31之间被积层膜42隔开，未电连接。
接下来，如图12所示，去除存储器芯片MC的半导体衬底SUB与半导体层31的一部分(步骤S13)。具体来说，首先通过CMP(Chemical Mechanical Polishing：化学机械抛光)等去除存储器芯片MC的半导体衬底SUB。且，所述CMP在检测出存储器导柱MP的底部的积层膜42的时点停止。由此，形成存储器导柱MP的底部的积层膜42从半导体层31的表面露出的构造。
接下来，如图13所示，去除积层膜42的一部分(步骤S14)。具体来说，执行使用能够选择性去除积层膜42的条件的湿蚀刻。优选为所述湿蚀刻去除半导体层31及42之间的积层膜42。另外，所述湿蚀刻也可蚀刻绝缘体层21的一部分，只要至少未到达导电体层32即可。
接下来，如图14所示，在存储器导柱MP的底部形成半导体层43(步骤S15)。具体来说，以通过例如CVD(Chemical Vapor Deposition：化学气相沉积)等，填埋去除积层膜42后的空间的方式，形成半导体层43。且，例如通过CMP去除形成于去除积层膜42后的空间的外部的半导体层43。由此，形成经由半导体层43将半导体层41与半导体层31之间连接的构造。
接下来，如图15所示，蚀刻半导体层31、41及43的一部分(步骤S16)。具体来说，执行使用能够选择性去除半导体层31、41及43的条件的干蚀刻。在所述干蚀刻中，去除例如设置于存储器导柱MP的底面的半导体层41及43，核心部件40的底部露出。另外，缝隙SLT的底部的间隔件SP也同样露出。以至少保留半导体层31的方式执行所述蚀刻。
接下来，如图16所示，形成导电体层30(步骤S17)。由此，导电体层30形成源极线SL，所述源极线SL具有与半导体层31、41及43中的每个、及缝隙SLT的底部的间隔件SP接触的构造。之后，在导电体层30上形成绝缘体层20，适当执行连接于源极线SL的接点的、或焊盘的形成相关的步骤。
通过以上说明的实施方式的半导体存储装置1的制造步骤，能够形成将源极线SL与存储器导柱MP内的半导体层41之间电连接的构造。此外，以上说明的制造步骤只为一例，也可在各制造步骤之间插入其它处理。
[3]动作
以下，以读出动作为代表，对实施方式的半导体存储装置1的动作的一例进行说明。图17表示实施方式的半导体存储装置1的包含存储器导柱MP及缝隙SLT的剖面构造，也表示出在读出动作中使用的电压的一例。此外，以下，施加于布线的电压仅以参考符号表示。
本例对应于选择连接于字线WL0的存储单元晶体管MT0的情况。在读出动作中，对各布线，施加例如图17所示的电压。具体来说，对源极线SL的导电体层30施加VSL。对选择的字线WL0施加VCG。对非选择的字线WL1～WL7中的每个施加VREAD。对选择栅极线SGS施加VSGS。对选择栅极线SGD施加VSGD。对位线施加VBL。对缝隙SLT内的接点LI施加VLI。
VSL为例如接地电压。VCG为用来判定存储在存储单元晶体管MT的数据的读出电压。在本例中，假设被施加VCG的存储单元晶体管MT0成为接通状态。VREAD为不论存储的数据如何，都使存储单元晶体管MT接通的电压。VSGD及VSGS为在读出动作中，分别使选择的块BLK的选择晶体管ST1及ST2接通的电压。VBL为例如高于接地电压的电压。VLI为例如高于接地电压的电压。
如果被施加所述电压，那么存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2成为接通状态。由此，在存储器导柱MP内的半导体层41形成沟道。另外，如果对与半导体层31相邻的导电体层32施加VSGS，那么在半导体层41及43形成反转层，作为NAND串NS的沟道发挥功能。此外，如果对接点LI施加VLI，那么在缝隙SLT的底部形成被施加正电场的区域EF。这样，在区域EF中，导电体层30(金属)与半导体层31之间的势垒下降。结果，经由所述区域EF，从导电体层30对半导体层31供给电子。
如以上这样，实施方式的半导体存储装置1通过对接点LI施加VLI，而降低导电体层30及半导体层31之间的电阻。这种动作也能够应用于写入动作或抹除动作。也就是说，在各种动作时，当对源极线SL施加电压时，能够对接点LI施加VLI。对接点LI施加电压的时刻、或VLI的大小可因每次使用源极线SL的动作而变更，能够适当变更。
[4]实施方式的效果
依照以上说明的实施方式的半导体存储装置1，能够使半导体存储装置1的良率提高。以下，对实施方式的半导体存储装置1的详细效果进行说明。
三维积层着存储单元的半导体存储装置具有例如积层的多个字线WL、与贯通所述多个字线WL的存储器导柱MP。在这种半导体存储装置中，为了连接在存储器导柱MP内作为沟道使用的半导体层41与源极线SL，进行例如去除积层膜42的加工，所述积层膜42设置在用来形成存储器导柱MP的孔(以下，称为存储器孔)的底部。
然而，为了增加存储容量，而增加字线WL的积层数，去除设置在存储器孔底部的积层膜42的加工的难度随之变高。虽然也考虑经由存储器导柱MP的侧面连接半导体层41与源极线SL的方法，但是与去除设置于存储器孔底部的积层膜42的情况同样，加工难度较高。另外，这种方法可能随着步骤数的增加而造成制造成本增大。
此外，作为增加每单位面积的存储容量的方法，考虑由不同的半导体衬底形成存储单元阵列10与周边电路，之后将所述2个半导体衬底接合的构造(以下，称为贴合构造)。贴合构造能够提高存储单元阵列10相对于半导体存储装置的芯片面积的占有率，此外，能够减少每个半导体衬底对步骤的制约。另外，在贴合构造中，在设置着周边电路的CMOS芯片上配置设置着存储单元阵列10的存储器芯片的情况下，存储器导柱MP的底部配置于半导体存储装置的芯片的上表面侧。
因此，实施方式的半导体存储装置1具有在将存储器芯片MC与CMOS芯片CC接合之后，实施存储器导柱MP与源极线SL的连接的构造。简单来说，在形成存储器芯片MC时，形成作为源极线SL的一部分使用的半导体层31，省略存储器导柱MP内的半导体层41与半导体层31的连接。且，在将存储器芯片MC与CMOS芯片CC接合之后，从芯片的上表面侧去除存储器导柱MP内的积层膜42的一部分，形成将半导体层31与存储器导柱MP内的半导体层41连接的半导体层43。
这样，从芯片的上表面侧加工存储器导柱MP的底部成为浅蚀刻加工。因此，在实施方式的半导体存储装置1中，用来连接半导体层31及41的蚀刻加工的难度，低于在形成存储器芯片MC时去除设置于存储器孔底部的积层膜42的步骤。
由此，实施方式的半导体存储装置1能够抑制基于用来连接源极线SL与存储器导柱MP内的半导体层41的加工产生的不良。结果，实施方式的半导体存储装置1能够改善良率。
另外，为了降低源极线SL的布线电阻，实施方式的半导体存储装置1具有以下构构造：设置着包含高浓度的N型杂质的半导体层31、与半导体层31上方的金属导电体层30。另外，作为连接半导体层31与半导体层41的半导体层43，使用非掺杂硅。
在半导体层掺杂杂质的情况下，执行用来将掺杂的杂质活性化的热处理(以下，称为退火处理)。然而，将存储器芯片MC与CMOS芯片CC接合之后的退火处理可能成为产生周边电路的晶体管的性能劣化、或因特定金属(例如铜)的扩散引起的不良等的原因。因此，优选为不执行将存储器芯片MC与CMOS芯片CC贴合后的退火处理。
另一方面，在实施方式的半导体存储装置1中，能够只在形成存储器芯片MC时执行形成掺杂了杂质的半导体层的步骤。并且，能将存储器芯片MC与CMOS芯片CC接合之后的半导体层或金属布线的形成限定于无需退火处理的处理。由此，实施方式的半导体存储装置1能够抑制CMOS芯片CC的晶体管的性能下降、或基于退火处理的不良的产生等。
在以上说明的半导体存储装置1的制造方法中，也考虑在存储器芯片MC与CMOS芯片CC的接合后形成源极线SL的构造时，去除所有半导体层31后，形成与源极线SL对应的硅。这种制造方法能够容易管理停止蚀刻的层，降低蚀刻步骤的难度。
然而，在这种制造方法中，担心因去除掺杂了N型杂质的半导体层31，而使得源极线SL的布线电阻变高。因为在存储器芯片MC与CMOS芯片CC的接合后形成包含N型杂质的半导体层31需要例如所述这样的退火处理，所以并非优选。
对此，在实施方式的半导体存储装置1中，去除存储器导柱MP内的积层膜42的一部分，在去除了积层膜42的区域设置非掺杂的半导体层43。由此，在实施方式的半导体存储装置1中，能够将用于存储器导柱MP内的半导体层41与掺杂了N型杂质的半导体层31的连接的非掺杂的半导体层43的量最小限度化。结果，实施方式的半导体存储装置1能够以低成本实现能够降低源极线SL的布线电阻，且将存储器导柱MP内的半导体层41之间电连接的构造。
此外，在使用导电体层30作为源极线SL的一部分的情况下，金属导电体层30、与半导体层31之间可能会因肖基特势垒而成为高电阻。对此，实施方式的半导体存储装置1具备贯通或分断半导体层31，而与导电体层30接触的缝隙SLT。另外，缝隙SLT包含通过间隔件SP而与导电体层30及半导体层31绝缘的接点LI。
另外，实施方式的半导体存储装置1具有能够对设置于缝隙SLT内的接点LI施加电压的构成。且，实施方式的半导体存储装置1在各种动作时，能够对接点LI施加正电压，降低导电体层30及半导体层31之间的势垒。结果，实施方式的半导体存储装置1能够降低源极线SL的布线电阻。
[5]实施方式的变化例
以上说明的实施方式的半导体存储装置1的构成能够进行各种变化。以下，依序对实施方式的第1变化例、第2变化例、及第3变化例进行说明。
(第1变化例)
图18表示实施方式的第1变化例的半导体存储装置1的存储器区域MR的剖面构造的一例，并且表示出与图7同样的区域。如图18所示，实施方式的第1变化例的半导体存储装置1的源极线SL的构造与缝隙SLT的构造与实施方式的半导体存储装置1不同。
具体来说，实施方式的第1变化例的半导体存储装置1相对于实施方式的半导体存储装置1，具有省略导电体层30，将半导体层31置换为半导体层60的构成。半导体层60为例如形成于存储器芯片MC的半导体衬底SUB的P型阱区域(P-well)。也就是说，在实施方式的第1变化例中，保留了存储器芯片MC的半导体衬底SUB的一部分。
另外，半导体层60包含N型扩散区域61。N型扩散区域61配置于缝隙SLT的底部，与缝隙SLT接触。且，在实施方式的第1变化例中，去除缝隙SLT的底部的间隔件SP，接点LI与N型扩散区域61接触。也就是说，接点LI经由N型扩散区域61电连接于半导体层60。由此，在实施方式的第1变化例中，接点LI作为用来对源极线SL施加电压的布线使用。实施方式的第1变化例的半导体存储装置1的其它构造与实施方式同样。
如以上这样，实施方式的第1变化例的半导体存储装置1具有经由接点LI对源极线SL施加电压的构造。即使在这种情况下，实施方式的第1变化例的半导体存储装置1也能够通过在将存储器芯片MC与CMOS芯片CC贴合之后，形成存储器导柱MP内的半导体层41与半导体层60之间的半导体层43，而将源极线SL与存储器导柱MP之间电连接。结果，实施方式的第1变化例的半导体存储装置1与实施方式同样，能够提高良率。
(第2变化例)
图19表示实施方式的第2变化例的半导体存储装置1的存储器区域MR的剖面构造的一例，并且表示出与图7同样的区域。如图19所示，实施方式的第2变化例的半导体存储装置1的源极线SL的构造与实施方式的第1变化例的半导体存储装置1不同。
具体来说，实施方式的第2变化例的半导体存储装置1相对于实施方式的第1变化例的半导体存储装置1，具有在半导体层60与绝缘体层20之间也形成半导体层43的构造。也就是说，在实施方式的第2变化例的半导体存储装置1的制造步骤中，省略例如与实施方式的步骤S16对应的步骤。
这样，在利用使用存储器芯片MC的半导体衬底SUB的源极线SL的构造的情况下，半导体层43也可覆盖半导体层60的上表面。另外，半导体层43也可覆盖设置于存储器导柱MP的底部的半导体层41。即使在这种情况下，实施方式的第2变化例的半导体存储装置1也能够与实施方式的第1变化例同样进行动作。此外，实施方式的第2变化例的半导体存储装置1能够比实施方式的第1变化例削减制造步骤，能够抑制制造成本。
(第3变化例)
图20表示实施方式的第3变化例的半导体存储装置1的存储器区域MR的剖面构造的一例，并且表示出与图7同样的区域。如图20所示，实施方式的第3变化例的半导体存储装置1具有组合实施方式、与实施方式的第1变化例的构造。
具体来说，实施方式的第3变化例的半导体存储装置1相对于实施方式的半导体存储装置1，具有将半导体层31置换为半导体层60的构成。半导体层60与实施方式的第1变化例同样，对应于P型阱区域。实施方式的第3变化例的导电体层30与半导体层60、缝隙SLT内的间隔件SP、存储器导柱MP内的半导体层41及43接触。
且，实施方式的第3变化例的半导体层60包含N型扩散区域62。N型扩散区域62配置于缝隙SLT的底部，由例如缝隙SLT分断。也就是说，N型扩散区域62与例如绝缘体层21与导电体层30这两个接触。且，在实施方式的第3变化例中，导电体层30与实施方式同样，作为用来对源极线SL施加电压的布线使用。实施方式的第3变化例的半导体存储装置1的其它构造与实施方式同样。
以上说明的实施方式的第3变化例的半导体存储装置1与实施方式的半导体层31同样地使用形成于半导体衬底SUB的半导体层60。且，实施方式的第3变化例的半导体存储装置1通过对接点LI施加电压，能够降低N型扩散区域62与半导体层30之间的势垒，能够降低源极线SL的电阻值。结果，实施方式的第3变化例的半导体存储装置1与实施方式的第1变化例同样，能够提高良率，并且与实施方式同样，能够提高动作速度。
[6]其它
在所述实施方式中，存储器导柱MP可为将多个导柱中的2个以上在Z方向上连结的构造。另外，存储器导柱MP可为将与选择栅极线SGD对应的导柱、及与字线WL对应的导柱连结的构造。存储器导柱MP、以及接点CV、CS、C0～C3、V1、及V2中的每个可具有锥形状或倒锥形状，也可具有中间部分鼓出的形状(翘曲形状)。同样地，缝隙SLT可具有锥形状或倒锥形状，也可具有中间部分鼓出的形状。存储器导柱MP的剖面构造可为椭圆形，也能够设计为任意形状。
在实施方式中，存储单元阵列10可在字线WL0及选择栅极线SGS之间、与字线WL7及选择栅极线SGD之间中的每个，具有1个以上伪字线。在设置伪字线的情况下，在存储单元晶体管MT0及选择晶体管ST2之间、与存储单元晶体管MT7及选择晶体管ST1之间中的每个，与伪字线的个数对应而设置伪晶体管。伪晶体管具有与存储单元晶体管MT同样的构造，且为不使用于存储数据的晶体管。将2个以上的存储器导柱MP于Z方向连结的情况下，也可将导柱的连结部分附近的存储单元晶体管MT作为伪晶体管使用。
在实施方式中，降低源极线SL的布线电阻对于例如抑制半导体存储装置1的消耗电力是有效的。另外，也能够期待通过源极线SL的布线电阻下降，而提高半导体存储装置1的动作速度。
在本说明书中“连接”表示电连接，不排除中间介隔其它元件。“电连接”只要能够与电连接的情况同样地进行动作，那么也可介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。“俯视”对应于例如从相对于半导体衬底50的表面铅直的方向观察对象物。“区域”可视为由CMOS芯片CC的半导体衬底50包含的构成。例如，在规定为存储器衬底50包含存储器区域MR的情况下，存储器区域MR与半导体衬底50上方的区域建立关联。
虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而例示的，并非意在限定发明的范围。所述新颖的实施方式能用其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，同样包含在权利要求书所记载的发明与其均等的范围内。

Claims (10)

1.一种半导体存储装置，具备：
衬底；
第1导电体层，为所述衬底上方的第1层，具有于第1方向延伸设置的部分；
多个第2导电体层，为所述第1层更上层，且相互分开设置于与所述第1方向交叉的第2方向；
第1半导体层，为所述多个第2导电体层更上层，具有沿与所述第1方向及所述第2方向中的每个交叉的第3方向及所述第1方向扩展设置的部分；
导柱，沿所述第2方向延伸设置，具有将所述多个第2导电体层与所述第1半导体层贯通而设置的部分；及
接点，将所述导柱与所述第1导电体层之间电连接；且
所述导柱包含：第2半导体层，于所述第2方向延伸设置；第1绝缘体层，至少设置于所述第2半导体层与所述多个第2导电体层之间；及第3半导体层，设置于所述第2半导体层与所述第1半导体层之间，且与所述第2半导体层及所述第1半导体层中的每个接触。
2.根据权利要求1所述的半导体存储装置，其中
所述第3半导体层为非掺杂硅。
3.根据权利要求1或2所述的半导体存储装置，其中
在所述第1半导体层与所述第3半导体层之间设置着边界。
4.根据权利要求1到3中任一权利要求所述的半导体存储装置，其中
所述第1半导体层为包含N型杂质的硅。
5.根据权利要求4所述的半导体存储装置，还具备：
第3导电体层，设置于所述第1半导体层上方；及
第1部件，沿所述第2方向与所述第3方向扩展设置，具有将所述多个第2导电体层及所述第1半导体层分断的部分、及与所述第3导电体层接触的部分；且
所述第3导电体层为金属，
所述第1部件包含：第4导电体层，沿所述第2方向与所述第3方向扩展设置；及第2绝缘体层，至少设置于所述多个第2导电体层、所述第1半导体层、及所述第3导电体层与所述第4导电体层之间。
6.根据权利要求5所述的半导体存储装置，还具备：
执行读出动作的控制器，
所述第1导电体层作为位线使用，
所述多个第2导电体层中的每个作为字线使用，
所述第1半导体层及所述第3导电体层作为源极线使用，
所述导柱与所述第2导电体层的交叉的部分作为存储单元晶体管发挥功能，在所述读出动作中，所述控制器
对所述第3导电体层施加第1电压，
对所述第1导电体层施加高于所述第1电压的第2电压，
对所述第4导电体层施加高于所述第1电压的第3电压。
7.根据权利要求1到3中任一权利要求所述的半导体存储装置，其中
所述第1半导体层为包含P型杂质的硅。
8.根据权利要求7所述的半导体存储装置，还具备：
第1部件，沿所述第2方向与所述第3方向扩展设置，具有将所述多个第2导电体层分断的部分、及与所述第1半导体层接触的部分，且
所述第1半导体层包含掺杂了N型杂质的扩散区域，
所述第1部件包含：第4导电体层，沿所述第2方向与所述第3方向扩展设置，与所述扩散区域接触；及第2绝缘体层，至少设置于所述多个第2导电体层与所述第4导电体层之间；且
所述第4导电体层作为源极线使用。
9.根据权利要求7所述的半导体存储装置，还具备：
第3导电体层，设置于所述第1半导体层上方；及
第1部件，沿所述第2方向与所述第3方向扩展设置，具有将所述多个第2导电体层及所述第1半导体层分断的部分、及与所述第3导电体层接触的部分；且
所述第3导电体层为金属，
所述第1半导体层包含掺杂了N型杂质且由所述第1部件分断的扩散区域，
所述第1部件包含：第4导电体层，沿所述第2方向与所述第3方向扩展设置；及第2绝缘体层，至少设置于所述多个第2导电体层、所述第1半导体层的所述扩散区域、及所述第3导电体层与所述第4导电体层之间。
10.根据权利要求1到9中任一权利要求所述的半导体存储装置，还具备：
感测放大器，设置于所述衬底上；及
第5导电体层，设置于所述衬底与所述第1层之间的第2层，连接于所述感测放大器与所述第1导电体层之间；且
所述第5导电体层包含铜。
CN202080096932.4A 2020-03-23 2020-03-23 半导体存储装置 Pending CN115136309A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/012654 WO2021191951A1 (ja) 2020-03-23 2020-03-23 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN115136309A true CN115136309A (zh) 2022-09-30

Family

ID=77890025

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080096932.4A Pending CN115136309A (zh) 2020-03-23 2020-03-23 半导体存储装置

Country Status (3)

Country Link
US (1) US20230005957A1 (zh)
CN (1) CN115136309A (zh)
WO (1) WO2021191951A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223622A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory structure and method of forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023102022A (ja) * 2022-01-11 2023-07-24 キオクシア株式会社 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
JP2018152412A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置及びその製造方法
JP2019041054A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
JP2019050271A (ja) * 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102624170B1 (ko) * 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223622A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory structure and method of forming the same
US11844224B2 (en) * 2021-01-13 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory structure and method of forming the same

Also Published As

Publication number Publication date
US20230005957A1 (en) 2023-01-05
WO2021191951A1 (ja) 2021-09-30

Similar Documents

Publication Publication Date Title
US11737279B2 (en) Semiconductor memory
US11705443B2 (en) Semiconductor memory device
JP2019212687A (ja) 半導体メモリ
US10978468B2 (en) Semiconductor memory
CN112242401B (zh) 半导体存储装置
CN111833947A (zh) 半导体存储装置
TWI699876B (zh) 半導體裝置及其製造方法
US20230005957A1 (en) Semiconductor memory device
CN110858592A (zh) 半导体存储器及半导体存储器的制造方法
TWI717794B (zh) 半導體記憶體
CN112117278A (zh) 半导体存储装置及其制造方法
CN112420726A (zh) 半导体存储装置
CN112563287B (zh) 半导体装置及半导体装置的制造方法
JP2020126888A (ja) 半導体記憶装置
US20230320107A1 (en) Semiconductor memory device
CN219843919U (zh) 存储器设备
US20210296236A1 (en) Semiconductor memory device
CN116801630A (zh) 半导体存储装置
CN117693200A (zh) 半导体存储装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination