CN117693200A - 半导体存储装置及其制造方法 - Google Patents

Abstract

本公开涉及半导体存储装置及其制造方法。本实施方式的半导体存储装置具备材料膜。第1层叠体设置在材料膜上，由第1绝缘膜和第1导电膜在第1方向上交替层叠而形成。第1柱状体包括在第1层叠体内沿第1方向延伸的第1半导体部、以及设置在该第1半导体部的外周面上的第1绝缘体部。多个第2柱状体在第1层叠体内沿第1方向延伸并到达材料膜，由绝缘体构成。多个第2柱状体的底面的一部分向材料膜突出。第3柱状体在第1层叠体内沿第1方向延伸，设置于相邻的多个第2柱状体之间，包括连接于任意一个第1导电膜的导电体。

Description

半导体存储装置及其制造方法

本申请以基于2022年9月9日提出申请的在先的日本国专利申请第2022-144078号的优先权的利益为基础，并且要求该利益，其内容整体通过援引而包含于此。

技术领域

本实施方式涉及半导体存储装置及其制造方法。

背景技术

NAND型闪速存储器等半导体存储装置有时具有三维地配置有多个存储单元的立体型存储单元阵列。在立体型存储单元阵列中，为了防止在形成字线时存储单元阵列倒塌或弯曲而设置有支柱。在该情况下，在连接于字线的接触件的形成工序中，有时接触孔与支柱重叠，在接触孔的底部的支柱的部分产生空隙(void)或突起部。这可能成为不同层的字线彼此经由接触件短路的原因。

发明内容

一个实施方式提供一种抑制字线的短路及弯曲的半导体存储装置及其制造方法。

本实施方式的半导体存储装置具备材料膜。第1层叠体设置在材料膜上，由第1绝缘膜和第1导电膜在第1方向上交替层叠而形成。第1柱状体包括在第1层叠体内沿第1方向延伸的第1半导体部、以及设置在该第1半导体部的外周面上的第1绝缘体部。多个第2柱状体在第1层叠体内沿第1方向延伸并到达材料膜，由绝缘体构成。多个第2柱状体的底面的一部分向材料膜突出。第3柱状体在第1层叠体内沿第1方向延伸，设置于相邻的多个第2柱状体之间，包括连接于任意一个第1导电膜的导电体。

根据上述构成，能够提供一种抑制字线的短路及弯曲的半导体存储装置及其制造方法。

附图说明

图1是示出第1实施方式的半导体存储装置的构成例的框图。

图2是示出第1实施方式的半导体存储装置的存储单元阵列的电路构成的一例的电路图。

图3是示出第1实施方式的半导体存储装置的存储单元阵列的一部分的平面布局的一例的平面图。

图4是示出第1实施方式的半导体存储装置的存储区域的一部分的平面布局的一例的平面图。

图5是示出第1实施方式的半导体存储装置的存储区域的一部分的剖面构造的剖视图。

图6是示出第1实施方式的半导体存储装置的存储柱的剖面构造的剖视图。

图7是示出第1实施方式的半导体存储装置的支承柱及接触插塞的剖面构造的剖视图。

图8A是示出第1实施方式的半导体存储装置的支承柱及接触插塞的位置关系的平面图。

图8B是示出第1实施方式的半导体存储装置的支承柱及接触插塞的位置关系的剖视图。

图9是图示第1实施方式的半导体存储装置的制造方法的剖视图。

图10是继图9之后的、图示半导体存储装置的制造方法的剖视图。

图11是继图10之后的、图示半导体存储装置的制造方法的剖视图。

图12是继图11之后的、图示半导体存储装置的制造方法的剖视图。

图13是继图12之后的、图示半导体存储装置的制造方法的剖视图。

图14是继图13之后的、图示半导体存储装置的制造方法的剖视图。

图15是继图14之后的、图示半导体存储装置的制造方法的剖视图。

图16是继图15之后的、图示半导体存储装置的制造方法的剖视图。

图17是继图16之后的、图示半导体存储装置的制造方法的剖视图。

图18是继图17之后的、图示半导体存储装置的制造方法的剖视图。

图19是继图18之后的、图示半导体存储装置的制造方法的剖视图。

图20是继图19之后的、图示半导体存储装置的制造方法的剖视图。

图21是继图20之后的、图示半导体存储装置的制造方法的剖视图。

图22是示出第2实施方式的半导体存储装置的制造方法的一例的剖视图。

图23是继图22之后的、图示半导体存储装置的制造方法的剖视图。

图24是示出存储器的详细的构成例的剖视图。

具体实施方式

以下，参照附图，说明本发明的实施方式。本实施方式并不限定本发明。附图是示意性或概念性的图，各部分的比率等未必与现实相同。在说明书和附图中，对于与关于已经出现的附图进行了说明的要素同样的要素标注同一标号，并适当省略详细的说明。

(第1实施方式)

(半导体存储装置100的构成)

图1是示出第1实施方式的半导体存储装置100的构成例的框图。半导体存储装置100例如是能够非易失性地存储数据的NAND型闪速存储器等，由外部的存储器控制器1002控制。对于半导体存储装置100与存储器控制器1002之间的通信，例如支持NAND接口标准。

如图1所示，半导体存储装置100例如具备存储单元阵列10、指令寄存器1011、地址寄存器1012、定序器1013、驱动器模块1014、行译码器模块1015以及感测放大器模块1016。

存储单元阵列10包括多个块BLK(0)～BLK(n)(n为1以上的整数)。块BLK是能够非易失性地存储数据的多个存储单元的集合，例如，用作数据的擦除单位。另外，在存储单元阵列10设置多条位线及多条字线。各存储单元例如与1条位线和1条字线相关联。存储单元阵列10的详细的构造将在后面叙述。

指令寄存器1011保持半导体存储装置100从存储器控制器1002接收到的指令CMD。指令CMD例如包括使定序器1013执行读出动作、写入动作、擦除动作等的命令。

地址寄存器1012保持半导体存储装置100从存储器控制器1002接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。

定序器1013控制半导体存储装置100整体的工作。例如，定序器1013基于保持在指令寄存器1011中的指令CMD，控制驱动器模块1014、行译码器模块1015及感测放大器模块1016等，执行读出动作、写入动作、擦除动作等。

驱动器模块1014生成在读出动作、写入动作、擦除动作等中使用的电压。然后，驱动器模块1014例如基于保持在地址寄存器1012中的页地址PA来对与所选择的字线对应的信号线施加所生成的电压。

行译码器模块1015具备多个行译码器。行译码器基于保持在地址寄存器1012中的块地址BA来选择对应的存储单元阵列10内的1个块BLK。并且，行译码器例如将施加到与所选择的字线对应的信号线的电压传送到所选择的块BLK内的所选择的字线。

感测放大器模块1016在写入动作中，根据从存储器控制器1002接收到的写入数据DAT，对各位线施加所希望的电压。另外，感测放大器模块1016在读出动作中，基于位线的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT传送到存储器控制器1002。

以上说明过的半导体存储装置100及存储器控制器1002可以通过它们的组合构成1个半导体装置。作为这种半导体存储装置，例如可以列举出如SDTM卡那样的存储卡、SSD(Solid State Drive，固态驱动器)等。

图2是示出存储单元阵列10的电路构成的一例的电路图。提取了存储单元阵列10所包括的多个块BLK中的1个块BLK。如图2所示，块BLK包括多个串单元SU(0)～SU(k)(k为1以上的整数)。

各串单元SU包括分别与位线BL(0)～BL(m)(m为1以上的整数)相关联的多个NAND串NS。各NAND串NS例如包括存储单元晶体管MT(0)～MT(15)和选择晶体管ST(1)及ST(2)。存储单元晶体管MT包括控制栅及电荷蓄积层，非易失性地保持数据。选择晶体管ST(1)及ST(2)分别用于各种工作时的串单元SU的选择。

在各NAND串NS中，存储单元晶体管MT(0)～MT(15)串联连接。选择晶体管ST(1)的漏极连接于相关联的位线BL，选择晶体管ST(1)的源极连接于串联连接的存储单元晶体管MT(0)～MT(15)的一端。选择晶体管ST(2)的漏极连接于串联连接的存储单元晶体管MT(0)～MT(15)的另一端。选择晶体管ST(2)的源极连接于源极线SL。

在同一块BLK中，存储单元晶体管MT(0)～MT(15)的控制栅分别共同连接于字线WL(0)～WL(15)。串单元SU(0)～SU(k)内的各个选择晶体管ST(1)的栅极分别共同连接于选择栅极SGD(0)～SGD(k)。选择晶体管ST(2)的栅极共同连接于选择栅极线SGS。

在以上说明过的存储单元阵列10的电路构成中，位线BL由各串单元SU中被分配了同一列地址的NAND串NS所共有。源极线SL例如在多个块BLK间被共有。

在1个串单元SU内连接于共同的字线WL的多个存储单元晶体管MT的集合例如被称为单元单位(cell unit)CU。例如，将包括各自存储1位数据的存储单元晶体管MT的单元单位CU的存储容量定义为“1页数据”。单元单位CU根据存储单元晶体管MT所存储的数据的位数，可以具有2页数据以上的存储容量。

此外，本实施方式的半导体存储装置100所具备的存储单元阵列10不限于以上说明过的电路构成。例如，各NAND串NS中包括的存储单元晶体管MT以及选择晶体管ST(1)及ST(2)的个数可以分别设计为任意的个数。各块BLK中包括的串单元SU的个数可以设计为任意的个数。

图3是示出第1实施方式的半导体存储装置100的存储单元阵列10的一部分的平面布局的一例的平面图。图3沿着xy平面示出形成有4个块BLK_0～BLK_3的区域。图3所示的构造沿着y轴反复设置。

如图3所示，存储单元阵列10包括存储区域MA、引出区域HA1及引出区域HA2。引出区域HA1、存储区域MA及引出区域HA2按照该顺序沿着x轴排列。存储单元阵列10中设置有多个缝隙SLT及缝隙SHE。

存储区域MA是包括多个NAND串NS的区域。引出区域HA1及引出区域HA2是设置有接触插塞的区域，该接触插塞与其中形成存储单元晶体管的层叠构造连接。

多个缝隙SLT沿着x轴延伸，沿着y轴排列。各缝隙SLT位于相邻的块BLK之间的边界。缝隙SLT横穿存储区域MA、引出区域HA1及引出区域HA2。缝隙SLT例如具有埋入了绝缘体和/或板状的接触件的构造。各缝隙SLT通过其自身来分割相邻的层叠构造。

多个缝隙SHE沿着x轴延伸，沿着y轴排列。缝隙SHE位于相邻的各2个缝隙SLT之间。图4示出4个缝隙SHE的例子。各缝隙SHE沿着x轴横穿存储区域MA。各缝隙SHE的两端分别位于引出区域HA1及引出区域HA2中。各缝隙SHE例如包含绝缘体。各缝隙SHE通过其自身分割相邻的选择栅极线SGDL。由缝隙SLT及缝隙SHE划分出的各区域是形成1个串单元SU的区域。

图4是示出第1实施方式的半导体存储装置100的存储区域MA的一部分的平面布局的一例的平面图。图4示出1个块BLK、即包括串单元SU0～SU4的区域和夹着该块BLK的2个缝隙SLT。如图4所示，存储单元阵列10在存储区域MA中，包括多个存储柱MP、多个接触插塞CV及多个导电体25。各缝隙SLT包括接触件LI及间隔件SP。

存储柱MP是在其内部形成存储单元晶体管MT的构造。存储柱MP是第1柱状体的例子。存储柱MP包括半导体、导电体及绝缘体的1个以上。存储柱MP作为1个NAND串NS发挥功能。多个存储柱MP在2个缝隙SLT之间的区域中呈交错排列地分布。即，多个存储柱MP配置成多个沿着y轴的列状，存储柱MP的各列沿着y轴排列成锯齿状。换言之，各列包括2个子列。一方的子列的存储柱MP的各自的y轴上的坐标位于另一方的子列的存储柱MP中的相邻的两个存储柱MP之间的y轴上的坐标。各列例如包括24个存储柱MP。

缝隙SHE例如分别与图4的从上往下数的第5个、第10个、第15个、第20个存储柱MP重叠。

各导电体25作为1个位线BL发挥功能。导电体25沿着y轴延伸，沿着x轴排列。各导电体25按各串单元SU以与至少1个存储柱MP重叠的方式配置。图4示出2个导电体25以与1个存储柱MP重叠的方式配置的例子。各存储柱MP经由接触插塞CV电连接于与该存储柱MP重叠的多个导电体25中的1个导电体25。

接触件LI由导电体形成。接触件LI沿着xz面扩展，具有板状的形状。间隔件SP是绝缘体，位于接触件LI的侧面上，例如覆盖接触件LI的侧面。

图5是示出第1实施方式的半导体存储装置100的存储区域MA的一部分的剖面构造的剖视图。图5是沿着图4的CC线的剖视图。

如图5所示，存储单元阵列10包括基板20、导电体21及22、多个导电体23、导电体24及25、以及绝缘体30～37。图5示出了8个导电体23的例子。对于绝缘体30～37，除了绝缘体31以外，例如包含氧化硅。

基板20例如是p型半导体基板。绝缘体30位于基板20的上表面上。基板20及绝缘体30中形成有未图示的电路。电路例如为指令寄存器1011、地址寄存器1012、定序器1013、驱动器模块1014、行译码器模块1015及感测放大器模块1016，还包括未图示的晶体管。

绝缘体31位于绝缘体30的上表面上。绝缘体31例如抑制氢从绝缘体31的上方的构造向基板20及绝缘体30所包含的晶体管侵入。绝缘体31例如包含氮化硅(SiN)。

绝缘体32位于绝缘体31的上表面上。

导电体21位于绝缘体32的上表面上。导电体21是材料膜的例子。导电体21沿着xy平面扩展，具有板状的形状。导电体21作为源极线SL的至少一部分发挥功能。导电体21例如包含掺杂有磷(P)的硅。

绝缘体33位于导电体21的上表面上。

导电体22位于绝缘体33的上表面上。导电体22沿着xy平面扩展，具有板状的形状。导电体22作为选择栅极线SGSL的至少一部分发挥功能。导电体22例如包含钨(W)。

多个绝缘体34及多个导电体23沿着z轴逐一交替地位于导电体22的上表面上。绝缘体34是第1绝缘膜的例子，导电体23是第1导电膜的例子。z轴是第1方向的例子。层叠体S1通过由多个绝缘体34和多个导电体23沿着z轴方向交替层叠而构成。层叠体S1是第1层叠体的例子。在层叠体S1中，导电体23相互分离，或者沿着z轴具有间隔地排列。绝缘体34及导电体23沿着xy平面扩展，具有板状的形状。多个导电体23从基板20一侧起依次分别作为字线WL0～WL7发挥功能。导电体23例如包含钨。

绝缘体35位于最上方的导电体23的上表面上。

导电体24位于绝缘体35的上表面上。导电体24沿着xy平面扩展，具有板状的形状。导电体24作为选择栅极线SGDL的至少一部分发挥功能。导电体24包含钨。

绝缘体36位于导电体24的上表面上。

导电体25位于绝缘体36的上表面上。导电体25具有线状的形状，沿着y轴方向延伸。导电体25作为1个位线BL的至少一部分发挥功能。在与图5所示的yz平面不同的yz平面中也设置有导电体25，因此，导电体25沿着x轴具有间隔地排列。导电体25例如包含铜。

绝缘体37位于导电体25的上表面上。

存储柱MP沿着z轴方向延伸，具有柱的形状。存储柱MP是第1柱状体的例子。存储柱MP在层叠体S1内沿z轴方向延伸。存储柱MP的上表面位于比导电体24更靠上方的位置。存储柱MP的下表面位于导电体21中。存储柱MP与导电体22接触的部分作为选择晶体管ST发挥功能。存储柱MP与1个导电体23接触的部分作为1个存储单元晶体管MT发挥功能。存储柱MP与导电体24接触的部分作为选择晶体管DT发挥功能。

存储柱MP例如包括芯50、半导体51及层叠体52。芯50由绝缘体形成，例如，包含氧化硅。芯50沿着z轴方向延伸，具有柱状的形状。半导体51例如包含硅。半导体51是第1半导体部的例子。半导体51覆盖芯50的表面。层叠体52覆盖半导体51的侧面及下表面。层叠体52是第1绝缘体部的例子。层叠体52在导电体21中开口，导电体21局部地位于开口中。在开口中，导电体21与半导体51接触。

如上所述，1个存储柱MP与1个导电体25通过接触插塞CV连接。

缝隙SLT分割导电体22～24。缝隙SLT的上表面位于比存储柱MP的上表面更靠上方的位置。接触件LI的下表面与导电体21接触。间隔件SP位于接触件LI与导电体22～24之间，使接触件LI与导电体22～24绝缘。接触件LI作为源极线SL的一部分发挥功能。

缝隙SHE分割导电体24。缝隙SHE的下表面位于绝缘体35中。缝隙SHE例如包含氧化硅等绝缘体。

图6示出第1实施方式的半导体存储装置100的存储柱MP的剖面构造。图6示出沿图5的DD线的剖面。如图6所示，层叠体52例如包括隧道绝缘膜53、电荷蓄积膜54及阻挡绝缘膜55。

隧道绝缘膜53覆盖在半导体51的外周上。电荷蓄积膜54覆盖在隧道绝缘膜53的外周上。阻挡绝缘膜55覆盖在电荷蓄积膜54的外周上。导电体23覆盖在阻挡绝缘膜55的外周上。

半导体51作为存储单元晶体管MT0～MT7以及选择晶体管DT及ST的沟道(电流路径)发挥功能。隧道绝缘膜53及阻挡绝缘膜55各自例如包含氧化硅。电荷蓄积膜54蓄积电荷。电荷蓄积膜54例如包含氮化硅。

(支承柱HR及接触插塞CC的说明)

在此，参照图7～图8B详细说明支承柱HR及接触插塞CC。

图7是示出支承柱HR及接触插塞CC的构成例的剖视图。图7是沿图3的AA线的剖视图。

图8A及图8B是示出支承柱HR及接触插塞CC的位置关系的平面图及剖视图。图8A是将图3的区域B放大地图示的平面图，图8B是沿图8A的上图的EE线的剖视图。

图7～图8B中的支承柱HR1～HR4、以及接触插塞CC1～CC4分别具有相同构成。以下，有时将支承柱HR1～HR4统称为支承柱HR，将接触插塞CC1～CC4统称为接触插塞CC。

接触插塞CC设置为在层叠体S1内沿着z轴方向延伸。接触插塞CC是第3柱状体的例子。接触插塞CC包括导电体61、64及间隔件62。接触插塞CC具备柱状的导电体61。该导电体61的外周由间隔件62覆盖。导电体61的上表面由导电体64被覆。接触插塞CC设置于相邻的支承柱HR之间。例如，接触插塞CC2设置于相邻的支承柱HR1和支承柱HR2之间。接触插塞CC与支承柱HR可以相互接触，也可以相互分离。在引出区域HA1设置接触插塞CC的个数是任意的。

导电体61在其下表面具有朝向z轴方向的下方的突起部。突起部与1个导电体23的上表面接触。由此，接触插塞CC分别与1个导电体23电连接。例如，如图7所示，接触插塞CC1的下表面与作为字线WL6发挥功能的导电体23的上表面接触。接触插塞CC2的下表面与作为字线WL3发挥功能的导电体23的上表面接触。接触插塞CC3的下表面与作为字线WL0发挥功能的导电体23的上表面接触。

间隔件62覆盖导电体61的侧面。间隔件62是第2绝缘膜的例子。间隔件62例如为氧化硅。如图7所示，接触插塞CC1的间隔件62的侧面与导电体23、24以及绝缘体35、36接触。接触插塞CC2及CC3各自的间隔件62还与1个以上的导电体23以及1个以上的绝缘体34接触。通过间隔件62，导电体61与其自身下表面所接触的导电体23以外的导电体23绝缘。因此，接触插塞CC能够连接于任意一个导电体23。

导电体64被覆导电体61的上表面，与导电体61电连接。

支承柱HR设置为在层叠体S1内沿着z轴方向延伸。支承柱HR是第2柱状体的例子。支承柱HR在后述的置换工序中作为抑制层叠体S1(存储单元阵列10)的倒塌的支柱发挥功能。因此，支承柱HR需要以预定值以下的间隔(能够抑制倒塌的间隔以下)设置。支承柱HR具有柱的形状，从绝缘体36起沿着z轴延伸，直至到达导电体21。支承柱HR的底面的一部分(突出部P1、P2、P3……)可以向导电体21内突出。突出部P1从支承柱HR1的底面朝向导电体21突出。突出部P2从支承柱HR2的底面朝向导电体21突出。支承柱HR例如由氧化硅等绝缘体形成。因此，突出部P1、P2例如也由氧化硅等绝缘体形成。在引出区域HA1设置支承柱HR的个数是任意的。

如图8A所示，支承柱HR在整个引出区域HA1以预定值以下的间隔设置。在图8A中，也假想地图示了支承柱HR的下表面的突出部P3、P4等。此外，为了便于说明，仅图示了1个接触插塞CC4。接触插塞CC4及支承柱HR3、HR4分别具有大致圆形的平面形状。不过，在从z方向观察的平面图中，接触插塞CC4在维持大致圆形的同时，也可以与支承柱HR3、HR4的一部分重叠。由此，支承柱HR的外周具有将圆弧的一部分或圆弧的多个部分形成了缺口的形状。支承柱HR3、HR4通过在xy面内从突出部P3、P4的位置各向同性地蚀刻层叠体S1而形成。因此，突出部P3、P4分别位于支承柱HR3、HR4的底面的大致中心(圆形的中心)。

如图8B所示，通过使接触插塞CC4与支承柱HR3、HR4的一部分重叠，从而接触插塞CC4的外缘从支承柱HR3、HR4各自的外缘朝向支承柱HR3、HR4的中心轴突出。另一方面，在接触插塞CC4之下的层叠体S1的部分(接触插塞CC4与导电体21之间)，支承柱HR3、HR4的外缘从接触插塞CC4的外缘朝向接触插塞CC4的中心轴突出。因此，在接触插塞CC4之下设置有比接触插塞CC4缩窄的层叠体S1的部分S2。

在此，对距离L1～L3进行说明。如图8A所示，距离L1～L3都是相对于X轴及Y轴倾斜的D1方向的宽度(距离)。距离L1是接触插塞CC4之下的层叠体S1的部分S2的宽度，是在接触插塞CC4之下相邻的支承柱HR3与支承柱HR4之间的间隔(HR3与HR4的外缘之间的间隔)。距离L2是在D1方向上相邻的突出部P1与突出部P2之间的间隔(P3与P4的外缘间的间隔)。距离L3是接触插塞CC4的直径，是在接触插塞CC4的区域中相邻的支承柱HR3与支承柱HR4之间的间隔(HR3与HR4的外缘间的间隔)。另外，有时将距离L1～L3称为间隔L1～L3。

支承柱HR3、HR4的孔最初在突出部P3、P4的位置，以突出部P3、P4的大小(直径)在层叠体S1内沿z方向形成，然后，通过利用各向同性蚀刻在xy方向上进行蚀刻，从而扩张至支承柱HR3、HR4的大小。在从z方向观察的平面图中，突出部P3、P4之间的间隔L2比接触插塞CC4的位置处的支承柱HR3、HR4之间的间隔L3(接触插塞CC4的直径)大。接触插塞CC4之下的支承柱HR3、HR4之间的间隔L1比间隔L3窄。

由于间隔L2比间隔L3大，因此突出部P1、P2与接触插塞CC4不重叠。另一方面，由于间隔L1比间隔L3窄，因此在从z方向观察的平面图中，支承柱HR3、HR4与接触插塞CC4重叠。即，在支承柱HR3、HR4的形成工序中，支承柱HR3、HR4的孔以在从z方向观察的平面图中与接触插塞CC4不重叠的方式，以比较宽的间隔L2形成，然后扩张_，以成为间隔L1(或L3)。扩张后的支承柱HR3、HR4的孔使接触插塞CC4的侧面露出，在接触插塞CC4之下，使层叠体S1的部分S2的宽度变窄。

对于以距离L2的间隔排列的支承柱HR，在后述的置换工序中，无法可靠地支承层叠体S1，层叠体S1有可能凹陷或弯曲。另一方面，如果将突出部P3、P4的大小的支承柱HR以间隔L3以下的间隔紧密地配置，则在形成接触插塞CC4时，不仅需要对层叠体S1进行蚀刻加工，也需要同时对支承柱HR进行蚀刻加工。在这种情况下，支承柱HR有可能被过度蚀刻而在接触孔的底部产生空隙，反之，支承柱HR有可能蚀刻不足而从接触孔的底部突出。

与此相对，在本实施方式中，与以比较宽的间隔L2排列的突出部P3、P4相对应的孔，通过在xy面内扩张而成为以比较窄的间隔L1或L3排列的支承柱HR3、HR4的孔。通过在这样的孔里埋入绝缘膜而形成的支承柱HR3、HR4在置换工序中能够可靠地支承层叠体S1，能够抑制层叠体S1的凹陷或弯曲。

另外，接触插塞CC4的接触孔的形成是在形成突出部P3、P4的大小的孔时或者在它们形成之前进行的。在从z方向观察的平面图中，突出部P3、P4与接触插塞CC4不重叠，因此接触插塞CC4的接触孔的形成，不需要同时进行层叠体S1的加工和支承柱HR的加工。因此，能够抑制在接触孔的底部产生空隙、残留突起部。

另外，在通过各向同性蚀刻扩张支承柱HR3、HR4的孔时，如区域F1、F2所示，绝缘体33～35可以从支承柱HR3、HR4的外缘朝向支承柱HR3、HR4的中心轴突出。

在图8A及图8B中，对接触插塞CC4、支承柱HR3、HR4进行了说明，但对于其它的接触插塞CC1～CC3等、其它的支承柱HR1、HR2等也是同样的。另外，在图7～图8B中，对图3的引出区域HA1中的支承柱HR及接触插塞CC进行了说明，但在引出区域HA2中也可以同样地构成支承柱HR及接触插塞CC。

(半导体存储装置100的制造方法)

接下来，对半导体存储装置100的制造方法进行说明。

图9～图21是图示第1实施方式的半导体存储装置100的制造方法的各工序的剖视图。图9～图10图示了引出区域HA1及存储区域MA，图11～图21图示了引出区域HA1。

首先，如图9所示，在导电体21上形成在z轴方向上交替层叠牺牲膜22a～24a及绝缘体33～36而成的层叠体1a。导电体21例如使用硅基板(单晶硅)或掺杂多晶硅等导电性材料。牺牲膜22a～24a是第1牺牲膜的例子。绝缘体33～36例如使用硅氧化膜，牺牲膜22a～24a例如使用硅氮化膜。此外，在导电体21下形成有基板20、绝缘体30～32(参照图5)。

接着，如图10所示，在存储区域MA形成存储柱MP。具体来说，在存储区域MA中，通过光刻及各向异性蚀刻形成存储孔MH。存储孔MH在形成存储柱MP的预定的区域中形成。存储孔MH贯通绝缘体33～36、牺牲膜22a～24a及导电体21。存储孔MH的底部位于导电体21中。在存储孔MH的内壁形成有层叠体52、即隧道绝缘膜53、电荷蓄积膜54及阻挡绝缘膜55。在层叠体52的表面上形成有半导体51。通过在半导体51的表面上形成芯50，而存储孔MH的中心被埋入了芯50。然后，去除芯50的上部，在所去除的部分形成半导体51。由此，以在层叠体S1a内沿z轴方向延伸的方式形成存储柱MP。此外，形成的存储柱MP的数量是任意的。

接着，通过图11～图15所图示的工序，形成用于接触插塞CC的接触孔CH1～CH8。此外，图11～图21中示出了引出区域HA1，省略了存储区域MA的图示。以下，有时将接触孔CH1～CH8统称为接触孔CH。接触孔CH是第1接触孔的例子。如参照图7说明过的那样，多个接触插塞CC形成于与自身所接触的导电体23的位置相对应的深度。即，多个接触插塞CC的底面以分别位于不同高度的方式形成为阶梯状。由此，接触插塞CC分别电连接于对应的导电体(字线WL)23，能够对导电体23施加所希望的电压。与此相伴，接触孔CH也分别形成于不同的深度。即，接触孔CH的底面也以分别位于不同的高度的方式形成为阶梯状。

为了如此使多个接触孔CH的深度分别不同，使用光刻技术及蚀刻技术。为了以尽可能少的工序数形成接触孔CH，使用图11～图15所示的接触件加工方法。

例如，如图11所示，首先，在绝缘体36上层叠硬掩模70。硬掩模70例如可以是氮化硅。然后，将硬掩模70用作掩模，采用光刻技术及基于RIE(Reactive Ion Etching，反应性离子蚀刻)法的各向异性蚀刻形成接触孔CH1～CH8。接触孔CH1～CH8形成为到达位于层叠体S1a的最上级处的绝缘体35的上表面的深度。在该阶段，接触孔CH1～CH8全部形成为相同的深度。接触孔CH8的深度在该时间点下被决定，不再进一步被蚀刻。

接着，如图12所示，采用光刻技术及基于RIE法的各向异性蚀刻，用抗蚀剂膜71被覆接触孔CH2、CH4、CH6、CH8，选择性地蚀刻接触孔CH1、CH3、CH5、CH7的底面。此时，接触孔CH1、CH3、CH5、CH7被蚀刻至牺牲膜24a的下一级的牺牲膜23a，它们的底面到达绝缘体35的下一级的绝缘体34的上表面。由此，接触孔CH1、CH3、CH5及CH7被蚀刻，直至要置换为字线WL7的预定的牺牲膜23a(从最上级起第2个牺牲膜)。

接着，如图13所示，采用光刻技术及基于RIE法的各向异性蚀刻，用抗蚀剂膜71被覆接触孔CH1、CH4、CH5及CH8，选择性地蚀刻接触孔CH2、CH3、CH6及CH7的底面。此时，接触孔CH2、CH3、CH6及CH7在维持了各个之间的高低差(深度之差)的状态下，进一步被蚀刻，直至下一级的牺牲膜23a，它们的底面进一步到达下一级的绝缘体34的上表面。由此，接触孔CH2及CH6被蚀刻，直至要置换为字线WL6的预定的牺牲膜23a(从最上级起第3个牺牲膜)，接触孔CH3及CH7被蚀刻，直至要置换为字线WL5的预定的牺牲膜23a(从最上级起第4个牺牲膜)。

接着，如图14所示，采用光刻技术及基于RIE法的各向异性蚀刻，用抗蚀剂膜71被覆接触孔CH1～CH3及CH8，选择性地蚀刻接触孔CH4～CH7的底面。此时，接触孔CH4～CH7在维持各个之间的高低差(深度之差)的状态下，进一步被蚀刻，直至下一级的牺牲膜23a，它们的底面进一步到达下一级的绝缘体34的上表面。由此，接触孔CH4～CH7被蚀刻，直至要分别被置换为字线WL4、WL3、WL2、WL1的预定的牺牲膜23a(从最上级起第5个～第8个牺牲膜)。

接着，如图15所示，去除抗蚀剂膜71及硬掩模70。通过图11～图15的工序，形成在层叠体S1a内沿z轴方向延伸、并且分别到达牺牲膜22a～24a或绝缘体33～36的各个接触孔CH1～CH8。此外，图15中虽然未示出，也形成了到达要置换为字线WL0的预定的牺牲膜23a及要置换为选择栅极线SGDL的预定的牺牲膜22a的接触孔。

接着，如图16所示，在接触孔CH内填充牺牲膜72。牺牲膜72是第2牺牲膜的例子。牺牲膜72例如使用多晶硅、硅氮化膜等能够相对于绝缘体34选择性地去除的材料。此外，在向接触孔CH内填充牺牲膜72之前，可以用间隔件62被覆接触孔CH内(参照图7)。间隔件62是第2绝缘膜的例子。间隔件62例如可以是氧化硅。然后，在间隔件62的内侧埋入牺牲膜72。接着，通过CMP(Chemical Mechanical Polishing，化学机械研磨)对堆积在硬掩模70上的牺牲膜72进行研磨及回蚀。由此，得到图16所示的构造。

接着，如图17所示，使用光刻技术及RIE法等蚀刻技术，形成孔HH1～HH2。此外，以下有时将孔HH1～HH2统称为孔HH。孔HH是第2孔的例子。孔HH设置为在层叠体S1a内沿z轴方向贯通，形成为到达导电体21内的深度。孔HH1形成于接触孔CH4与接触孔CH5之间，孔HH2形成于接触孔CH5与接触孔CH6之间。孔HH与接触孔CH分离地形成。即，在从z方向观察的平面图中，孔HH与接触孔CH分离，不重叠。此外，形成孔HH的数量是任意的，形成在相邻的接触孔CH之间。

接着，如图18所示，使用光刻技术及湿式蚀刻等各向同性蚀刻，从孔HH1、HH2的内壁各向同性地蚀刻层叠体S1的绝缘体33～36及牺牲膜22a～24a，扩张孔HH1～HH2的内径。由此，孔HH1～HH2与接触孔CH4～CH6内的牺牲膜72接触，露出牺牲膜72。例如，孔HH1与接触孔CH4、CH5的牺牲膜72接触，孔HH2与接触孔CH5、CH6的牺牲膜72接触。另外，位于接触孔CH5下方的孔HH1与孔HH2之间的层叠体S2(部分S2)也被蚀刻。由此，在层叠体S2中相邻的孔HH1与孔HH2之间的间隔(层叠体S2的宽度)L1比导电体21内的孔HH1与孔HH2之间的间隔L2窄。另外，间隔L1比接触孔CH5的位置处的孔HH1、HH2之间的间隔L3(接触孔CH5的直径)窄。即，层叠体S2的宽度L1比接触孔CH5的宽度L3窄，缩窄了宽度。

如图7所示，孔HH1、HH2在通过湿式蚀刻进行扩张前到达导电体21，侵入到导电体21并突出。因此，如图8所示，孔HH1、HH2在通过湿式蚀刻进行扩张后，具有向导电体21内突出的突出部P1、P2。之后向突出部P1、P2埋入绝缘体。由此，突出部P1、P2作为由绝缘体形成的突出部，只要导电体21不被去除就会残留。

另外，在形成孔HH1、HH2时，绝缘体33～36可以从孔HH1、HH2的外缘(内壁)朝向孔HH1、HH2的中心轴略微突出。这是由于绝缘体33～36和牺牲膜22a～24a的蚀刻率的不同而产生的。即使绝缘体33～36像这样向孔HH1、HH2内突出，由于之后会在孔HH1、HH2内埋入绝缘体，因此也不会有问题。

接着，如图19所示，在孔HH1、HH2内填充绝缘体。绝缘体例如可以是氧化硅等。由此，形成支承柱HR1、HR2。

接着，如图20所示，将牺牲膜22a～24a置换为导电体22～24(置换工序)。通过置换工序，形成字线WL0～WL7及选择栅极线SGSL、SGDL。在置换工序中，使用湿式蚀刻法，经由缝隙SLT(参照图4～图5)选择性地去除牺牲膜22a～24a。由此，曾层叠有牺牲膜22a～24a的部分暂时成为空间。支承柱HR是为了抑制此时层叠体S1a凹陷、弯曲而设置的。

在第1实施方式中，支承柱HR1、HR2如图17所示的孔HH1、HH2那样以比较宽的间隔L2形成，然后，如图18所示的孔HH1、HH2那样被扩张，以比较窄的间隔L1配置。由此，孔HH或支承柱HR不会干扰接触孔CH的形成工序，能够有效地抑制层叠体S1a的凹陷和/或弯曲。

接着，在去除了牺牲膜22a～24a而形成的空间内填充钨(W)，形成导电体22～24(字线WL、选择栅极线SGDL、SGSL)。在填充钨时，层叠体S1被施加应力，但由于本实施方式的支承柱HR以比较的短的间隔(距离L1)设置，所以能够抑制层叠体S1的凹陷和/或弯曲、导电体22～24彼此的短路。

接着，如图21所示，使用蚀刻技术去除牺牲膜72，在接触孔CH内填充导电体，形成接触插塞CC。此外，当在图16的工序中，没有在接触孔CH的内壁形成间隔件62的情况下，在图21的工序中，在接触孔CH的内壁形成间隔件62，然后，在接触孔CH内的间隔件62的内侧填充导电体。由此，接触插塞CC分别电连接于对应的导电体23(字线WL)，与除此以外的导电体23(字线WL)电分离。即，间隔件62能够抑制导电体23彼此经由接触插塞CC而短路。

然后，在绝缘体36上形成多层布线构造等。如图24所示，根据需要，将这样形成的半导体晶片与形成有CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路等的其它的半导体晶片贴合。然后，通过切割(dicing，划片)等进行单片化，由此得到半导体存储装置100。

根据上述制造方法，在接触插塞CC的接触孔CH的形成工序中，不需要同时加工层叠体S1和支承柱HR。这是因为，在形成接触孔CH时，支承柱HR的孔HH之间的间隔L2比接触孔CH的直径L3宽，支承柱HR的孔HH与接触孔CH不重叠。由此，如上所述，能够抑制在接触孔CH的底部产生空隙、产生突出部。

另外，虽然支承柱HR的孔HH之间的间隔L2比较宽，但孔HH通过湿式蚀刻而被扩张，相邻的孔HH之间的间隔变成比间隔L2窄的间隔L1或L3。在从z方向观察的平面图中，接触孔CH的外周与支承柱HR的孔HH的外周的一部分重叠。由此，接触孔CH的外缘从支承柱HR的外缘朝向该支承柱HR的中心轴突出。由此，在形成导电体22～24时的置换工序中，支承柱HR能够可靠地支承层叠体S1，抑制层叠体S1的凹陷和/或弯曲。

(第2实施方式)

图22及图23是示出第2实施方式的半导体存储装置的制造方法的一例的剖视图。

在第2实施方式中，在形成接触孔CH之前形成了图17所示的扩张前的孔HH。即，形成图17的支承柱HR的工序在图11的接触孔CH的形成工序之前执行。

例如，在经过参照图10说明过的工序之后，如图22所示，形成孔HH1、HH2。接着，经过参照图11说明过的工序之后，得到图23所示的构造。此时，孔HH1、HH2在光刻工序中被埋入有抗蚀膜，不被加工。

然后，执行参照图12～图17说明过的接触孔CH的加工工序。此外，到图17所示的工序为止，孔HH1、HH2都不被加工。

接着，在参照图18说明过的工序中，通过湿式蚀刻扩张孔HH1、HH2。然后，经过与第1实施方式同样的工序，形成半导体存储装置100。第2实施方式的其它工序可以与第1实施方式的对应工序是同样的。另外，第2实施方式的半导体存储装置的构成可以与第1实施方式的半导体存储装置的构成是同样的。由此，第2实施方式能够获得与第1实施方式同样的效果。

(多个半导体晶片的贴合)

图24是示出存储器100a的详细的构成例的剖视图。存储器100a是半导体存储装置100的一例。存储器100a具备存储单元阵列层110、120和控制电路层130。

存储单元阵列层110与存储单元阵列层120在第1面110a和第3面120a贴合。在存储单元阵列层110与存储单元阵列层120的贴合面中，源极层SL1、SL2相互接合。由此，源极层SL1、SL2作为一体的共同源极层SL1、SL2发挥功能。存储单元阵列MCA1、MCA2电连接于共同源极层SL1、SL2。

另外，在存储单元阵列层110与存储单元阵列层120的贴合面中，存储单元阵列层110的焊盘215与存储单元阵列层120的焊盘225接合。焊盘215经由存储单元阵列层110的多层布线层114及焊盘112等电连接于控制电路层130的晶体管Tr等任意的半导体元件。

存储单元阵列层110与控制电路层130在第2面110b和第5面130a贴合。在存储单元阵列层110与控制电路层130的贴合面中，存储单元阵列层110的焊盘112与控制电路层130的焊盘132接合。焊盘132经由多层布线层134电连接于控制电路层130的晶体管Tr等半导体元件。

存储单元阵列层120与多层布线层140在第4面120b和第8面140b贴合。在存储单元阵列层120与多层布线层140的贴合面中，存储单元阵列层120的焊盘122与多层布线层140的焊盘142接合。焊盘142经由布线144相互任意地电连接，并且经由存储单元阵列层120的焊盘122及多层布线层124电接合到存储单元阵列MCA2。

这样，存储单元阵列层110的存储单元阵列MCA1经由多层布线层114、134及焊盘112、132电连接于控制电路层130的CMOS电路131。存储单元阵列层120的存储单元阵列MCA2经由多层布线层140、114、124、134及焊盘112、122、132、142电连接于控制电路层130的CMOS电路131。

由此，控制电路层130被存储单元阵列层110、120所共有，能够控制存储单元阵列MCA1、MCA2这两者。另外，源极层SL1、SL2也能经由多层布线层114等电连接于CMOS电路131，进而经由多层布线层114、124、134、140连接于未图示的外部电源。由此，能够将来自外部的源极电压传递到源极层SL1、SL2。

存储单元阵列MCA1、MCA2可以为基本上相同的构成。因此，以下仅说明存储单元阵列MCA1的构成。存储单元阵列MCA1具备层叠体S1、柱状体CL、缝隙ST。

层叠体S1通过沿着Z方向交替层叠多个电极膜23及多个绝缘膜34而构成。层叠体S1构成存储单元阵列。电极膜23例如使用钨等导电性金属。绝缘膜34例如使用硅氧化膜等绝缘膜。绝缘膜34使电极膜23彼此绝缘。即，多个电极膜23以相互绝缘的状态层叠。电极膜23及绝缘膜34的各个的层叠数是任意的。绝缘膜34例如可以是多孔绝缘膜或空气间隙。

层叠体S1的Z方向的上端及下端的1个或多个电极膜23分别作为源极侧选择栅极SGS及漏极侧选择栅极SGD发挥功能。源极侧选择栅极SGS和漏极侧选择栅极SGD之间的电极膜23作为字线WL发挥功能。字线WL是存储单元MC的栅电极。漏极侧选择栅极SGD是漏极侧选择晶体管的栅电极。源极侧选择栅极SGS设置于层叠体S1的上部区域。漏极侧选择栅极SGD设置于层叠体S1的下部区域。上部区域指层叠体S1的靠近控制电路层130侧的区域，下部区域指层叠体S1的靠近源极层SL1、SL2侧的区域。

存储单元阵列MCA1具有在源极侧选择晶体管和漏极侧选择晶体管之间串联连接的多个存储单元MC。将源极侧选择晶体管、存储单元MC以及漏极侧选择晶体管串联连接而成的构造称为“存储串”或“NAND串”。存储串例如经由多层布线层114连接于位线BL。位线BL是设置于层叠体S1的下方且在X方向上延伸的布线。

在层叠体S1内设置有多个柱状体CL。柱状体CL在层叠体S1内以在层叠体的层叠方向(Z方向)上贯通该层叠体S1的方式延伸，从连接于位线BL的多层布线层114设置到源极层SL1。柱状体CL的内部构造将在后面叙述。此外，在本实施方式中，由于柱状体CL具有高的高宽比，所以在Z方向上分为2段而形成。但是，柱状体CL即使是1段也没有问题。

另外，在层叠体S1内设置有多个缝隙ST。缝隙ST在X方向上延伸，并且在层叠体S1的层叠方向(Z方向)上贯通该层叠体S1。缝隙ST内填充有硅氧化膜等绝缘膜，绝缘膜构成为板状。缝隙ST将层叠体S1的电极膜23电分离。另外，缝隙ST也可以是具有设置于侧壁的绝缘膜和设置于该绝缘膜的内侧的导电膜的布线。由此，缝隙ST也能够作为在将层叠体S1的电极膜23电绝缘的同时电连接于源极层SL1、SL2的布线发挥功能。

在层叠体S1之上设置有源极层SL1、SL2。源极层SL1、SL2例如使用掺杂多晶硅、铜、铝或钨等低电阻金属材料。

虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种的省略、置换、变更。这些实施方式和/或其变形包含在发明的范围和/或主旨中，与此同样，包含在权利要求书所记载的发明及其等同的范围内。

Claims (8)

1.一种半导体存储装置，具备：

材料膜；

第1层叠体，设置在所述材料膜上，由第1绝缘膜和第1导电膜在第1方向上交替层叠而形成；

第1柱状体，包括在所述第1层叠体内沿所述第1方向延伸的第1半导体部、以及设置在该第1半导体部的外周面上的第1绝缘体部；

多个第2柱状体，在所述第1层叠体内沿所述第1方向延伸并到达所述材料膜，由绝缘体构成，所述多个第2柱状体的底面的一部分向所述材料膜突出；以及

第3柱状体，在所述第1层叠体内沿所述第1方向延伸，设置于相邻的所述多个第2柱状体之间，包括连接于任意一个所述第1导电膜的导电体。

2.一种半导体存储装置，具备：

材料膜；

第1层叠体，设置在所述材料膜上，由第1绝缘膜和第1导电膜在第1方向上交替层叠而形成；

第1柱状体，包括在所述第1层叠体内沿所述第1方向延伸的第1半导体部、以及设置在该第1半导体部的外周面上的第1绝缘体部；

多个第2柱状体，在所述第1层叠体内沿所述第1方向延伸并到达所述材料膜，由绝缘体构成，所述第1绝缘膜从该第2柱状体的侧面朝向中心突出；以及

第3柱状体，在所述第1层叠体内沿所述第1方向延伸，设置于相邻的所述多个第2柱状体之间，包括连接于任意一个所述第1导电膜的导电体。

3.根据权利要求2所述的半导体存储装置，

所述第2柱状体的底面的一部分向所述材料膜突出。

4.根据权利要求1或2所述的半导体存储装置，

所述第2柱状体和所述第3柱状体相互接触。

5.根据权利要求1或2所述的半导体存储装置，

所述第2柱状体在所述第3柱状体与所述材料膜之间，从所述第3柱状体的外缘朝向该第3柱状体的中心突出，

在从所述第1方向观察的平面图中，所述第2柱状体与所述第3柱状体局部地重叠。

6.根据权利要求4所述的半导体存储装置，

在从所述第1方向观察的平面图中，所述第3柱状体具有大致圆形的形状，所述第2柱状体具有将大致圆形的圆弧的一部分或大致圆形的圆弧的多个部分形成了缺口的形状。

7.一种半导体存储装置的制造方法，包括：

在材料膜上沿第1方向交替地层叠第1绝缘膜和第1牺牲膜而形成第1层叠体；

形成第1柱状体，所述第1柱状体包括在所述第1层叠体内沿所述第1方向延伸的第1半导体部、和设置在该第1半导体部的外周面上的第1绝缘体部；

形成第1孔，所述第1孔在所述第1层叠体内沿所述第1方向延伸，到达所述第1绝缘膜和所述第1牺牲膜中的某一者；

在所述第1孔内填充第2牺牲膜；

在与所述第1孔分离的位置形成第2孔，所述第2孔在所述第1层叠体内沿所述第1方向贯通并到达所述材料膜；

蚀刻所述第2孔的内侧面而扩大该第2孔的直径；

在所述第2孔内填充绝缘体而形成第2柱状体；

将所述第1牺牲膜置换为第1导电膜；以及

将所述第2牺牲膜置换为导电体而形成第3柱状体。

8.根据权利要求7所述的半导体存储装置的制造方法，

在所述第2孔的内侧面的蚀刻中，将所述第2孔与所述第1孔相连，述材料膜之间的所述第1层叠体。