CN112951836A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置具备：第1导电层(25)，设置在衬底上，且在与衬底的表面平行的X方向上延伸；第2导电层(25)，设置在第1导电层(25)上，且在X方向上延伸；绝缘插塞(30)，设置在衬底上，在与X方向交叉的Z方向上延伸，且与第1导电层(25)交叉；及接触插塞(CC)，设置在绝缘插塞(30)上，在Z方向上延伸，且与第2导电层(25)交叉。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-213410号(申请日：2019年11月26日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有存储单元三维地排列而成的半导体存储装置。
发明内容
实施方式提供一种能够提高动作可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1导电层，设置在衬底上，且在与所述衬底的表面平行的第1方向上延伸；第2导电层，设置在所述第1导电层上，且在所述第1方向上延伸；第1绝缘插塞，设置在所述衬底上，在与所述第1方向交叉的第2方向上延伸，且与所述第1导电层交叉；及接触插塞，设置在所述第1绝缘插塞上，在所述第2方向上延伸，且与所述第2导电层交叉。
附图说明
图1是表示第1实施方式的半导体存储装置的电路构成的框图。
图2是第1实施方式的半导体存储装置中的存储单元阵列内的区块的电路图。
图3是表示第1实施方式的半导体存储装置中的存储单元阵列的平面布局的图。
图4是第1实施方式的半导体存储装置中的引出区域及存储器阵列区域的剖视图。
图5是第1实施方式的半导体存储装置中的接触插塞及绝缘插塞的剖视图。
图6是第1实施方式的半导体存储装置中的变化例的接触插塞及绝缘插塞的剖视图。
图7是第1实施方式的半导体存储装置中的支撑柱的剖视图。
图8是第1实施方式的半导体存储装置中的存储器阵列区域内的存储器柱的剖视图。
图9～32是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图33是第2实施方式的半导体存储装置中的接触插塞及绝缘插塞的剖视图。
图34～37是表示第2实施方式的半导体存储装置的制造方法的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下说明中，对具有相同的功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式例示用来使本实施方式的技术思想具体化的装置或方法，不将构成零件的材质、形状、构造、配置等特定为下述内容。
各功能区块能够以硬件、计算机软件的其中一种实现，或以将这两种组合所得的构成实现。各功能区块并非必须像以下例子那样加以区分。例如，一部分功能也可以由与例示功能区块不同的功能区块执行。进而，例示的功能区块也可以分割成更细的功能子区块。此处，作为非易失性半导体存储器，列举在半导体衬底的上方积层有存储单元晶体管的三维积层型NAND型闪速存储器为例进行说明。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的电路构成
首先，利用图1，对第1实施方式的半导体存储装置的电路区块构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。半导体存储装置1具备存储单元阵列11、行解码器12、驱动器13、感测放大器14、地址寄存器15、指令寄存器16及定序器17。另外，例如，在半导体存储装置1的外部经由NAND(Not AND，与非)总线连接控制器2。控制器2访问半导体存储装置1，控制半导体存储装置1。
1.1.1各区块的构成
存储单元阵列11具备多个区块BLK0、BLK1、BLK2、…BLKm(m为0以上的自然数)，所述多个区块包含与行及列建立对应的多个非易失性存储单元。在以下说明中，“区块BLK”有时指各区块BLK0～BLKm或特定的区块BLK。存储单元阵列11存储从控制器2提供的数据。关于存储单元阵列11及区块BLK的详情，将在下文进行叙述。
行解码器12选择区块BLK中的任一个，进而对所选择的区块BLK中的字线进行选择。
驱动器13经由行解码器12对所选择的区块BLK供给电压。
感测放大器14在数据的写入动作时，将从控制器2接收到的写入数据DAT传输至存储单元阵列11。感测放大器14在数据的读出动作时，感测从存储单元阵列11读出的数据DAT，进行必需的运算。进而，将该数据DAT输出至控制器2。
地址寄存器15保存从控制器2接收到的地址ADD。地址ADD包含指定动作对象的区块BLK的区块地址、及指示所指定区块内的动作对象的字线的页地址。指令寄存器16保存从控制器2接收到的指令CMD。指令CMD例如包含对定序器17命令写入动作的写入指令、及命令读出动作的读出指令等。
定序器17基于指令寄存器16中保存的指令CMD，控制半导体存储装置1的动作。具体来说，定序器17基于指令寄存器16中保存的写入指令，控制行解码器12、驱动器13及感测放大器14，对地址ADD所指定的多个存储单元晶体管进行写入。另外，定序器17基于指令寄存器16中保存的读出指令，控制行解码器12、驱动器13及感测放大器14，从地址ADD所指定的多个存储单元晶体管进行读出。
如上所述，在半导体存储装置1经由NAND总线连接控制器2。NAND总线按照NAND接口进行信号的收发。具体来说，NAND总线例如包含通传芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、写入保护信号WPn、输入输出信号I/O及就绪/忙碌信号R/Bn的总线。输入输出信号I/O以8比特的总线宽度传送。输入输出信号I/O通传指令CMD、地址ADD及数据DAT等。此外，对信号名附注的“n”表示该信号为低电平有效。
1.1.2存储单元阵列11的电路构成
如上所述，存储单元阵列11具备区块BLK0～BLKm。区块BLK0～BLKm分别具有相同构成。以下，对1个区块BLK的电路构成进行说明。
图2是存储单元阵列11具有的区块BLK的电路图。如图所示，区块BLK例如包含4个串组件SU0～SU3。以下，记作串组件SU时，表示各串组件SU0～SU3。串组件SU包含多个NAND串NS。
NAND串NS分别包含例如8个存储单元晶体管MT0～MT7及选择晶体管ST1、ST2。以下，记作存储单元晶体管MT时，表示各存储单元晶体管MT0～MT7。存储单元晶体管(以下，也记作存储单元)MT具备控制栅极与电荷蓄积层，将数据非易失地保存。存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
各个串组件SU0～SU3中的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，各个串组件SU0～SU3中的选择晶体管ST2的栅极例如连接于1条选择栅极线SGS。另外，位于区块BLK内的串组件SU0～SU3的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。
另外，存储单元阵列11在多个区块BLK0～BLKm间共有位线BL0～BLi。其中，i为0以上的自然数。在区块BLK内的多个串组件SU0～SU3中，各位线BL共通地连接于位于同一列的NAND串NS的选择晶体管ST1的漏极。也就是说，各位线BL在同一列的多个串组件SU0～SU3间将NAND串NS共通地连接。进而，多个选择晶体管ST2的源极共通地连接于源极线SL。也就是说，串组件SU包含连接于不同位线BL且连接于同一条选择栅极线SGD的多个NAND串NS。
另外，区块BLK包含使字线WL共通的多个串组件SU。
在串组件SU内连接于共通字线WL的多个存储单元晶体管MT称为单元组件CU。单元组件CU的存储容量根据存储单元晶体管MT存储的数据的比特数而变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各区块BLK包含的串组件SU可以设定为任意个数。各NAND串NS包含的存储单元晶体管MT及选择晶体管ST1及ST2的各个也可以设定为任意个数。
1.2半导体存储装置的构造
接下来，对第1实施方式的半导体存储装置1的构造进行说明。
1.2.1半导体存储装置的平面布局
利用图3，对半导体存储装置1的存储单元阵列11中的平面布局的一例进行说明。图3是表示半导体存储装置1的存储单元阵列11中的平面布局的图。图3中，将相互正交(或交叉)且与半导体衬底面平行的2个方向设为X方向及Y方向，将相对于所述X方向及Y方向(XY面)正交(或交叉)的方向设为Z方向。
存储单元阵列11中的多个区块BLK间被狭缝SLT分隔，在狭缝SLT间设置1个区块BLK。图3的布局表示1个区块BLK中的串组件SU0～SU3，划分为存储器阵列区域MA与引出区域HA。
在存储器阵列区域MA设置着对应于串组件SU0～SU3的存储单元晶体管。在引出区域HA，设置着用来将对应于串组件SU0～SU3的积层配线层(或积层导电层)连接于上层配线的接触插塞CC。接触插塞CC包含CC_D0～CC_D3、CC_0～CC_7、CC_S的各个，当记作接触插塞CC时，表示接触插塞CC_D0～CC_D3、CC_0～CC_7、CC_S的各个。
如图3所示，存储单元阵列11例如包含多个狭缝SLT、狭缝SHE、存储器柱MP、接触插塞CP、位线BL、多个接触插塞CC、支撑柱HR及积层配线层。多个存储器柱MP、接触插塞CP及位线BL设置在存储器阵列区域MA。多个接触插塞CC及支撑柱HR设置在接线区域HA。
多个积层配线层例如包含1层选择栅极线SGD(包含SGD0～SGD3)、8层字线WL0～WL7及1层选择栅极线SGS。多个积层配线层从半导体衬底侧，按照选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD的顺序沿Z方向积层。
多个狭缝SLT分别在X方向上延伸，且沿与X方向正交的Y方向排列。多个狭缝SHE也分别在X方向上延伸，且在相邻的狭缝SLT间沿Y方向排列。狭缝SLT的宽度例如比狭缝SHE的宽度宽。狭缝SLT及SHE包含绝缘层。
狭缝SLT例如将与字线WL、选择栅极线SGD及选择栅极线SGS对应的积层配线层分断。也就是说，狭缝SLT将串组件SU0～SU3与和这些串组件SU0～SU3相邻的其它串组件(未图示)绝缘分离。另外，狭缝SHE将与选择栅极线SGD对应的配线层分别分断至串组件SU0～SU3各自对应的选择栅极线SGD0～SGD3而绝缘分离。
像这样，被狭缝SLT及SHE分隔的区域构成各个串组件SU0～SU3。整个存储单元阵列11具有图3所示的布局沿着Y方向重复配置的构成。
存储器阵列区域中的多个存储器柱MP在相邻狭缝SLT间的区域中配置成例如16列的错位状。也就是说，在各个串组件SU0～SU3中，多个存储器柱MP配置成4列的错位状。
多条位线BL分别在Y方向上延伸，且沿X方向排列。各位线BL以从Z方向观察时在每一个串组件SU与至少1个存储器柱MP重叠的方式配置，在各存储器柱MP重叠有2条位线BL。在存储器柱MP与重叠于该存储器柱MP的1条位线BL之间设置着接触插塞CP。串组件SU经由存储器柱MP上的接触插塞CP电连接于对应的位线BL。
在引出区域HA中，选择栅极线SGD、字线WL7～WL0及选择栅极线SGS具有沿着X方向的阶梯形状。也就是说，从Z方向观察时，字线WL7在X方向上比选择栅极线SGD长出特定距离，具有不与选择栅极线SGD重叠的区域(以下，称为阶台区域)T_WL7。字线WL6在X方向上比字线WL7长出特定距离，具有不与字线WL7的阶台区域T_WL7重叠的阶台区域T_WL6。同样地，字线WL5～WL0、选择栅极线SGS各自在X方向上分别比字线WL6～WL0长出特定距离，分别具有不与字线WL6～WL0的阶台区域T_WL6～T_WL0重叠的阶台区域T_WL5～T_SGS。
接触插塞CC_D0～CC_D3设置在选择栅极线SGD0～SGD3上。接触插塞CC_0～CC_7分别设置在字线WL0～WL7的阶台区域T_WL0～T_WL7上。进而，接触插塞CC_S设置在选择栅极线SGS的阶台区域T_SGS上。
接触插塞CC_D0～CC_D3分别与选择栅极线SGD0～SGD3的配线层各自的侧面接触而电连接。接触插塞CC_0～CC_7分别与字线WL0～WL7的配线层各自的侧面接触而电连接。进而，接触插塞CC_S与选择栅极线SGS的配线层的侧面接触而电连接。
在接触插塞CC各自的下层分别设置着绝缘插塞(未图示)。也就是说，在各个接触插塞CC与半导体衬底之间分别设置着绝缘插塞。关于接触插塞CC与绝缘插塞的详情，将在下文进行叙述。
另外，例如，在接触插塞CC的周围，以包围接触插塞CC的方式配置支撑柱HR。支撑柱HR是在字线的制造步骤中支撑多层构造，使引出区域HA中的多层构造不崩塌的绝缘体。关于支撑柱HR的详情，将在下文进行叙述。
此外，所述存储单元阵列11的平面布局只是一例，并不限定于此。例如，配置在相邻狭缝SLT间的狭缝SHE的数量或串组件SU的数量可以任意地设计。另外，存储器柱MP的个数与配置、或连接于存储器柱MP的位线BL等也可以任意地设计。
1.2.2半导体存储装置的截面构造
接下来，对第1实施方式的半导体存储装置1中的存储单元阵列11的截面构造进行说明。图4是沿着图3中的A1-A1线的剖视图，表示引出区域HA及存储器阵列区域MA的截面。图5是图4中的虚线R1内的放大图，表示引出区域HA中的接触插塞CC及绝缘插塞30的截面。
1.2.2.1引出区域的截面构造
如图4所示，在半导体衬底20上设置着绝缘层21，在绝缘层21上设置着导电层22。在导电层22上设置着由绝缘层23与导电层24、多个导电层25及导电层26交替地积层所得的积层体。
导电层22、24、25及26具有沿着XY面(或半导体衬底20面)的(或平行的)平板形状。导电层22、24、25、26及绝缘层23从存储器阵列区域MA沿X方向朝引出区域HA延伸。如上所述，导电层22、24、25、26分别具有不与上层的导电层重叠的阶台区域，如图4所示，在X方向上设置成阶梯状。在导电层24、25的阶台区域上及导电层26上设置着绝缘层27。进而，在绝缘层27上设置着绝缘层28。
导电层22作为源极线SL发挥功能。导电层24作为选择栅极线SGS发挥功能。导电层25分别作为多条字线WL0～WL7发挥功能。导电层26作为选择栅极线SGD发挥功能。导电层22、24、25及26例如包含钨(W)或多晶硅。半导体衬底20例如包含硅衬底及硅的外延层。
如图4所示，在阶台区域T_WL7～T_WL0及T_SGS分别设置着在导电层24、25及绝缘层23内沿Z方向延伸的绝缘插塞30。同样地，在相当于导电层26的阶台区域的区域，设置着在导电层24、25及绝缘层23内沿Z方向延伸的绝缘插塞30。绝缘插塞30具有在Z方向上延伸的柱状体，从阶台区域(或导电层26下层)中的最上层绝缘层23的上表面到达最下层绝缘层23或导电层22。
在阶台区域的绝缘插塞30上设置着在导电层25(或24、26)及绝缘层23、27、28内沿Z方向延伸的接触插塞CC。接触插塞CC具有在Z方向上延伸的柱状体，从绝缘层28的上表面到达阶台区域的导电层25(或24、26)及绝缘插塞30的上表面。
如图5所示，绝缘插塞30具有绝缘层31、及设置在绝缘层31外周的绝缘层32。详细来说，在用来设置绝缘插塞30的孔的内壁设置着绝缘层31，在绝缘层31的内壁设置着绝缘层32。例如，绝缘层31包含氮化硅层，绝缘层32包含氧化硅层。
接触插塞CC具有导电层41、及设置在导电层41外周的导电层42。详细来说，在用来设置接触插塞CC的孔的内壁设置着导电层42，在导电层42的内壁设置着导电层41。导电层42与阶台区域的最上层导电层25(或24、26)的侧面接触，且电连接于导电层25(或24、26)。在接触插塞CC上设置着导电层19。导电层19例如电连接于行解码器12。由此，导电层25(或24、26)经由接触插塞CC及导电层19而电连接于行解码器12。此外，例如，导电层41包含钨(W)，导电层42包含氮化钛(TiN)等障壁金属。
接下来，利用图5，对第1实施方式中的接触插塞CC的构造进行详细叙述。如图5所示，例如，导电层25(WL6)在与半导体衬底20的表面平行的X方向上延伸。导电层25(WL7)设置在导电层25(WL6)上，且在X方向上延伸。绝缘插塞30设置在半导体衬底20上，在与X方向交叉的Z方向上延伸，且与导电层25(WL6)交叉。接触插塞CC设置在绝缘插塞30上，在Z方向上延伸，且与第2导电层25(WL7)交叉。
换句话说，绝缘插塞30设置在半导体衬底20上，且在与半导体衬底20的表面交叉的Z方向上延伸。接触插塞CC设置在绝缘插塞30上，且在Z方向上延伸。导电层25(WL6)设置在半导体衬底20上的绝缘插塞30的周围，且在与半导体衬底20的表面平行的X方向上延伸。导电层25(WL7)设置在导电层25(WL6)上的接触插塞CC的周围，且在X方向上延伸。
另外，将与导电层25(WL7)交叉的接触插塞CC的第1部分中沿着X方向的截面(例如，沿着B1线的截面)设为第1截面，将导电层25(WL7)上方的接触插塞CC的第2部分中沿着X方向的截面(例如，沿着B2线的截面)设为第2截面。此时，第1截面的直径大于第2截面的直径。
另外，在绝缘插塞30与接触插塞CC接触的区域中，绝缘插塞30具有第1部分与第2部分，所述第1部分具有沿着X方向的面，所述第2部分从第1部分沿Z方向延伸，且延伸到接触插塞CC的内部。
接下来，利用图6，对变化例的接触插塞CC进行说明。在图5所示的构造中，绝缘层31与绝缘层23之间的导电层42大致在Z方向上形成为直线状。但是，存在如下情况，即，在接触插塞CC的形成步骤中，将导电层25的侧面上的绝缘层32去除时，导电层25间的绝缘层23的侧面被去除，而如图6所示，在绝缘层23的侧面形成凹部23A。在该情况下，在绝缘层23的凹部23A的内壁形成导电层42，在凹部23A的内部形成空洞。
图6所示的变化例在导电层25间的绝缘层23形成凹部23A，且在凹部23A内存在有导电层42及空洞，除了所述方面以外，其它构造与图5所示的构造相同。
接下来，利用图3及图7，对引出区域HA中的支撑柱HR的构造进行说明。图7是沿着图3中的A2-A2线的剖视图，表示支撑柱HR的截面。
如图3所示，支撑柱(或绝缘插塞)HR设置在绝缘插塞30或接触插塞CC的周围。此处，表示在绝缘插塞30的周围配置着4个支撑柱HR的例子。
如图7所示，支撑柱HR具有柱状体，在半导体衬底20上方的导电层24、25及绝缘层23内沿Z方向延伸。支撑柱HR从阶台区域的最上层的导电层25到达最下层的绝缘层23或导电层22。从半导体衬底20表面到支撑柱HR上表面的距离与从半导体衬底20表面到绝缘插塞30上表面的距离大致相同。
支撑柱HR与绝缘插塞30同样地，具有绝缘层31、及设置在绝缘层31外周的绝缘层32。支撑柱HR还具有设置在绝缘层31上的硅层64。支撑柱HR的绝缘层31、32通过与绝缘插塞30包含的绝缘层31、32相同的制造步骤利用相同材料形成。
1.2.2.2存储器阵列区域的截面构造
如图4所示，在存储器阵列区域MA中，与引出区域HA同样地，在半导体衬底20上设置着绝缘层21，在绝缘层21上设置着导电层22。在导电层22上设置着由绝缘层23与导电层24、多个导电层25及导电层26交替地积层所得的积层体。
在包含绝缘层23、导电层24、25及26的积层体内设置着多个存储器柱MP。各存储器柱MP具有柱状体，且在Z方向上延伸。各存储器柱MP从绝缘层28的上表面通过绝缘层27、导电层26、25、绝缘层23及导电层24到达导电层22。在存储器柱MP的上表面设置着接触插塞CP1，在接触插塞CP1上设置着导电层29。导电层29作为位线BL发挥功能。
以下，利用图8，对存储器柱MP(或NAND串NS)详细地进行说明。图8是设置在存储器阵列区域MA的存储器柱MP的剖视图。存储器柱MP包含存储单元晶体管MT0～MT7及选择晶体管ST1、ST2。此外，在图8中，省略了导电层间的绝缘层21、23、27、28。
在导电层22上，沿着XZ面的(或平行的)多个狭缝SLT沿Y方向排列。导电层22上且相邻狭缝SLT间的积层体(或构造体)例如对应于1个串组件SU。
在导电层22上且相邻狭缝SLT间，从下层起依次设置着导电层24、多个导电层25及导电层26。这些导电层中，在Z方向上相邻的导电层介隔层间绝缘膜而积层。
多个存储器柱MP例如在X方向及Y方向上呈错位状排列。多个存储器柱MP分别在狭缝SLT间的积层体内沿Z方向延伸(或贯通)。各存储器柱MP从导电层26的上表面通过导电层26、25、24到达导电层22而设置。各存储器柱MP作为1个NAND串NS发挥功能。
存储器柱MP例如具有阻挡绝缘层51、电荷蓄积层52、隧道绝缘层(也称为隧道绝缘膜)53、半导体层54及核心绝缘层55。具体来说，在用来形成存储器柱MP的存储器孔的内壁设置着阻挡绝缘层51。在阻挡绝缘层51的内壁设置着电荷蓄积层52。在电荷蓄积层52的内壁设置着隧道绝缘层53。在隧道绝缘层53的内侧设置着半导体层54。进而，在半导体层54的内部设置着核心绝缘层55。
在这种存储器柱MP的构成中，存储器柱MP与导电层24交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电层25交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进而，存储器柱MP与导电层26交叉的部分作为选择晶体管ST1发挥功能。
半导体层54作为存储单元晶体管MT及选择晶体管ST1、ST2的通道层发挥功能。在半导体层54的内部形成NAND串NS的电流路径。
电荷蓄积层52具有蓄积存储单元晶体管MT中从半导体层54注入的电荷的功能。电荷蓄积层52例如包含氮化硅膜。
隧道绝缘层53在电荷从半导体层54向电荷蓄积层52注入时或电荷蓄积层52中蓄积的电荷向半导体层54扩散时作为电位障壁发挥功能。隧道绝缘层53例如包含氧化硅膜。
阻挡绝缘层51防止电荷蓄积层52中蓄积的电荷向导电层25(字线WL)扩散。阻挡绝缘层51例如包含氧化硅层及氮化硅层。
在存储器柱MP的上表面，介隔接触插塞CP1设置着导电层29。导电层29是在Y方向上延伸的线状配线层，作为位线BL发挥功能。多个导电层29沿X方向排列，各导电层29在每一个串组件SU中与对应的1个存储器柱MP电连接。具体来说，在各串组件SU中，在各存储器柱MP内的半导体层54上设置着接触插塞CP1。进而，在接触插塞CP1上设置着导电层29。导电层29例如包含铜(Cu)或铝(Al)、钨(W)。接触插塞CP1例如包含钨(W)等导电层。
此外，关于存储单元阵列11的构成，也可以是其它构成。存储单元阵列11的构成例如记载在2009年3月19日提出申请的美国专利申请12/407,403号“三维堆叠非易失性半导体存储器”中。另外，记载在2009年3月18日提出申请的美国专利申请12/406,524号“三维堆叠非易失性半导体存储器”、2010年3月25日提出申请的美国专利申请12/679,991号“非易失性半导体存储装置及其制造方法”、及2009年3月23日提出申请的美国专利申请12/532,030号“半导体存储器及其制造方法”中。这些专利申请的所有内容以参照的形式引用在本申请的说明书中。
1.3半导体存储装置的制造方法
接下来，对第1实施方式的半导体存储装置1中的接触插塞CC的制造方法进行说明。图9～图32是表示半导体存储装置中的接触插塞CC的制造方法的各步骤的剖视图。此外，在图9～图32中，表示连接于选择栅极线SGD、字线WL7、WL6的接触插塞CC，省略其它接触插塞CC、字线WL0～WL4、半导体衬底20、绝缘层21及导电层22等。
首先，例如，通过CVD(Chemical vapor deposition，化学气相沉积)法(或ALD(Atomic layer deposition，原子层沉积)法)，在半导体衬底20上的导电层22上，如图9所示，形成由绝缘层23与绝缘层61交替地积层所得的积层体。绝缘层61是牺牲层，会在之后的步骤中被去除，并替换成作为字线WL的导电层。也就是说，在之后的字线WL的替换步骤中，绝缘层61被替换成导电层25或26。
接着，通过基于RIE法的蚀刻与掩模图案(未图示)的细化，将绝缘层61及绝缘层23去除，如图10所示，沿着X方向将绝缘层61及绝缘层23形成为阶梯状。由此，对每1组绝缘层61与绝缘层23，形成不与上层的绝缘层61及绝缘层23重叠的呈阶梯状引出的阶台区域。
接着，如图11所示，例如通过CVD法(或ALD法)，在阶梯状的阶台区域、即绝缘层61上形成绝缘层27。绝缘层27作为在之后的步骤中去除绝缘层62时保护绝缘层23不被去除的终止层发挥功能。绝缘层27例如包含碳氧化硅层。
接着，如图12所示，例如通过CVD法(或ALD法)，在绝缘层27上形成绝缘层62。进而，如图13所示，例如，通过CMP(Chemical mechanical polishing，化学机械抛光)法使绝缘层62变得平坦。
接着，如图14所示，例如通过RIE(Reactive ion etching，反应离子蚀刻)法，在阶台区域的绝缘层27、61、23沿Z方向形成绝缘插塞30用的孔30A。孔30A从绝缘层62及绝缘层27的上表面到达最下层的绝缘层23或导电层22。
接着，如图15所示，例如通过CVD法(或ALD法)，在绝缘插塞用孔30A内及绝缘层27、62上形成硅层63。接着，如图16所示，例如通过CMP法，使绝缘插塞用孔30A上及绝缘层27、62上的硅层63变得平坦。进而，如图17所示，将绝缘层27上的绝缘层62去除。
接着，如图18所示，将填埋在绝缘插塞用孔30A内的硅层63去除，使绝缘插塞用孔30A内变空。进而，如图19所示，例如通过CVD法(或ALD法)，在绝缘插塞用孔30A的内壁上及绝缘层27上形成绝缘层32。绝缘层32例如包含氧化硅层或碳氧化硅层。在绝缘插塞用孔30A的内壁形成绝缘层32是为了防止在之后的字线替换步骤中作为字线的导电层产生短路。
接着，如图20所示，例如通过CVD法(或ALD法)，在绝缘插塞用孔30A内及绝缘层32上形成绝缘层31。绝缘层31例如包含氮化硅层、碳氮化硅层或碳化硅层。
接着，如图21所示，对绝缘插塞用孔30A上及绝缘层32上所形成的绝缘层31进行回蚀，在各个绝缘插塞用孔30A内将绝缘层31去除到最上层的绝缘层61与最上层的绝缘层23的边界的高度(或位置)为止。
接着，如图22所示，例如通过CVD法(或ALD法)，在绝缘插塞用孔30A内的绝缘层31上及绝缘层32上形成硅层64。进而，如图23所示，对绝缘插塞用孔30A内的绝缘层31上及绝缘层32上所形成的硅层64进行回蚀，在各个绝缘插塞用孔30A内将硅层64去除到最上层绝缘层61的上表面高度(或位置)或比其上表面低的高度为止。
接着，如图24所示，例如通过CVD法(或ALD法)，在绝缘插塞用孔30A内的硅层64上及绝缘层32上形成绝缘层28。绝缘层28例如包含氧化硅层。进而，如图25所示，例如通过CMP法，使绝缘插塞用孔30A上及绝缘层27上的绝缘层28变得平坦。
接着，如图26所示，进行将绝缘层61替换成导电层26、25、24的字线替换步骤。也就是说，通过湿蚀刻，将绝缘层61去除，于在Z方向上邻接的绝缘层23间形成空洞。接着，例如通过CVD法(或ALD法)，在通过去除绝缘层61所产生的空洞形成导电层26、25、24。由此，形成作为选择栅极线SGD的导电层26、作为字线WL0～WL7的导电层25、及作为选择栅极线SGS的导电层24。
接着，如图27所示，例如通过RIE法，将绝缘插塞用孔30A内的绝缘层28、硅层64及绝缘层31去除，形成接触插塞CC用的孔CCA。
接着，如图28所示，将接触插塞用孔CCA内底部的硅层64去除。进而，如图29所示，将接触插塞用孔CCA内的导电层26或25侧面的绝缘层32去除，使导电层26或25的侧面露出。
接着，如图30所示，在接触插塞用孔CCA内的内壁形成导电层42。也就是说，在接触插塞用孔CCA内的导电层26或25露出的侧面、及绝缘层28的侧面形成导电层42。导电层42例如包含氮化钛，作为障壁金属发挥功能。
接着，如图31所示，例如通过CVD法(或ALD法)，在接触插塞用孔CCA内的导电层42上及绝缘层27、28上形成导电层41。导电层41例如包含钨等金属层。进而，如图32所示，例如通过CMP法，使接触插塞用孔CCA上方及绝缘层27、28上所形成的导电层41变得平坦。
通过以上步骤，制造半导体存储装置1的引出区域HA中的接触插塞CC。
1.4第1实施方式的效果
根据第1实施方式，能够使半导体存储装置中的动作的可靠性提高。
以下，对第1实施方式的效果进行详细叙述。
例如，在存储单元三维地排列而成的半导体存储装置中，为了使连接存储单元的字线WL进一步高积层化，考虑字线WL的薄膜化或使字线为适合于薄膜化的材料。在这种情况下，担心在开设用于连接到字线WL的接触插塞CC用孔的步骤中，应该在字线WL的上表面停止的接触插塞CC用孔会穿透字线WL。
在第1实施方式中，在形成接触插塞CC用孔CCA的步骤中，在连接目标的字线WL的下层设置虚设的绝缘插塞30。绝缘插塞30在形成接触插塞用孔CCA时，作为使孔CCA的进展停止的终止层发挥作用。由此，能够防止孔CCA加工时的过蚀刻，即，当形成接触插塞用孔CCA时孔CCA的底部到达连接目标的字线WL下层的字线WL。结果，能够减少接触插塞CC与连接目标的字线以外的字线连接的不良，从而能够使半导体存储装置中的动作的可靠性提高。
进而，在第1实施方式中，在与绝缘插塞30相同的步骤中形成防止积层配线构造崩塌的支撑柱HR。由此，为了形成本实施方式中设置的支撑柱HR，能够防止增加新的步骤。还能够去掉通常设置的支撑柱的形成步骤。支撑柱HR是为了防止有可能在字线WL的替换步骤中产生的字线配线层的空洞崩塌的现象而设置。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。在第1实施方式中，对如下情况时的构造进行了说明，即，在用来形成接触插塞CC的图27的接触插塞用孔CCA的步骤中，开设接触插塞用孔CCA直至到达绝缘层31为止。在该第2实施方式中，对如下情况时的构造进行说明，即，在开设接触插塞用孔CCA的步骤中，接触插塞用孔CCA不到达绝缘层31而是开设到硅层64的中途为止。关于第2实施方式的半导体存储装置的电路构成及平面布局，与第1实施方式相同。在第2实施方式中，主要对与第1实施方式的不同点进行说明。
2.1半导体存储装置的截面构造
对第2实施方式的半导体存储装置1的引出区域HA中的接触插塞CC的截面构造进行说明。图33是半导体存储装置1的引出区域HA中的接触插塞CC及绝缘插塞30的剖视图。
如图33所示，导电层41、42的底部没有进入绝缘层31的上部，而是在与最上层的绝缘层23的上表面大致相同的高度配置导电层42的下表面。导电层41配置在导电层42上。导电层42在图33所示的与XY面平行的虚线B1的截面中，在每一阶台区域在最上层的导电层25的中央部的高度具有第1直径。导电层42在图33所示的与XY面平行的虚线B2的截面中，在每一阶台区域在最上层的导电层25的中央部上方的上部具有比第1直径小的第2直径。
另外，在绝缘插塞30与接触插塞CC接触的区域，接触插塞CC具有第1部分与第2部分，所述第1部分具有沿着X方向的面，所述第2部分从第1部分沿Z方向延伸，且延伸到绝缘插塞30的外周部。
2.2半导体存储装置的制造方法
接下来，对第2实施方式的半导体存储装置1中的接触插塞CC的制造方法进行说明。图34～图37是表示半导体存储装置中的接触插塞CC的制造方法的各步骤的剖视图。此外，在图34～图37中，与第1实施方式同样地，表示连接于选择栅极线SGD、字线WL7、WL6的接触插塞CC的制造步骤，省略其它接触插塞CC的制造步骤、进而字线WL0～WL4、半导体衬底20、绝缘层21、及导电层22等。
图9～图26的制造步骤与第1实施方式相同。也就是说，进行图9～图26的制造步骤，在绝缘插塞用孔30A内形成绝缘层31、硅层64及绝缘层28。进而，进行将绝缘层61替换成导电层26、25、24的字线WL的替换步骤。
接着，如图34所示，例如通过RIE法，将绝缘插塞用孔30A内的绝缘层28去除，进而将硅层64去除到硅层64的中途为止，形成接触插塞CC用孔CCA。
接着，如图35所示，将接触插塞用孔CCA内底部的硅层64去除。进而，如图36所示，将接触插塞用孔CCA内的导电层26或25侧面的绝缘层32去除，使导电层26或25的侧面露出。
接着，如图37所示，在接触插塞用孔CCA内的内壁形成导电层42。也就是说，在接触插塞用孔CCA内的导电层26或25露出的侧面、及绝缘层28的侧面形成作为障壁金属的导电层42。接着，例如通过CVD法(或ALD法)，在接触插塞用孔CCA内的导电层42上及绝缘层27、28上形成导电层41。进而，例如通过CMP法，使接触插塞用孔CCA上方及绝缘层27、28上所形成的导电层41变得平坦。
通过以上步骤，在半导体存储装置1的引出区域HA制造接触插塞CC。
2.3第2实施方式的效果
根据第2实施方式，与第1实施方式同样，能够使半导体存储装置中的动作的可靠性提高。
3.其它变化例等
进而，在所述实施方式中，作为半导体存储装置，以NAND型闪速存储器为例进行了说明，但不限于NAND型闪速存储器，可以应用于其它所有半导体存储器，还可以应用于半导体存储器以外的各种存储装置。另外，所述实施方式中说明的流程图能够在可能的范围内调换其处理顺序。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 控制器
11 存储单元阵列
12 行解码器
13 驱动器
14 感测放大器
15 地址寄存器
16 指令寄存器
17 定序器
19 导电层
20 半导体衬底
21 绝缘层
22 导电层
23 绝缘层
23A 凹部
24 导电层
25 导电层
26 导电层
27 绝缘层
28 绝缘层
29 导电层
30 绝缘插塞
30A 孔
30A 绝缘插塞用孔
31 绝缘层
32 绝缘层
41 导电层
42 导电层
51 阻挡绝缘层
52 电荷蓄积层
53 隧道绝缘层
54 半导体层
55 核心绝缘层
61 绝缘层
62 绝缘层
63 硅层
64 硅层
BL0～BLi 位线
BLK0～BLKm 区块
CC 接触插塞
CP1 接触插塞
MT0～MT7 存储单元晶体管
SGD0～SGD3 选择栅极线
ST1 选择晶体管
ST2 选择晶体管
SU0～SU3 串组件
WL0～WL7 字线。

Claims (10)

1.一种半导体存储装置，具备：
第1导电层，设置在衬底上，且在与所述衬底的表面平行的第1方向上延伸；
第2导电层，设置在所述第1导电层上，且在所述第1方向上延伸；
第1绝缘插塞，设置在所述衬底上，在与所述第1方向交叉的第2方向上延伸，且与所述第1导电层交叉；及
接触插塞，设置在所述第1绝缘插塞上，在所述第2方向上延伸，且与所述第2导电层交叉。
2.根据权利要求1所述的半导体存储装置，其中所述接触插塞在与所述第2导电层交叉的区域与所述第2导电层的侧面接触，且电连接于所述第2导电层。
3.根据权利要求1所述的半导体存储装置，其中将与所述第2导电层交叉的所述接触插塞的第1部分中沿着所述第1方向的截面设为第1截面，将所述第2导电层上方的所述接触插塞的第2部分中沿着所述第1方向的截面设为第2截面时，所述第1截面的直径大于所述第2截面的直径。
4.根据权利要求1所述的半导体存储装置，还具备设置在所述第1导电层与所述第2导电层之间的第1绝缘层，且
所述接触插塞与所述第2导电层的侧面接触，且到达所述第1绝缘层。
5.根据权利要求1所述的半导体存储装置，还具备：
第2绝缘插塞，设置在所述衬底上，在所述第2方向上延伸，且与所述第1导电层交叉；及
第2绝缘层，设置在所述第2绝缘插塞上。
6.根据权利要求5所述的半导体存储装置，其中所述第2绝缘插塞配置在所述第1绝缘插塞的周围，且
从所述衬底的表面到所述第2绝缘插塞的上表面的距离与从所述衬底的表面到所述第1绝缘插塞的上表面的距离相同。
7.根据权利要求1所述的半导体存储装置，还具备导电柱，所述导电柱设置在所述衬底上，在所述第2方向上延伸，且与所述第1及第2导电层交叉，且
所述第1导电层与所述导电柱交叉的部分和所述第2导电层与所述导电柱交叉的部分分别作为存储单元晶体管发挥功能。
8.根据权利要求1所述的半导体存储装置，其中在所述第1绝缘插塞与所述接触插塞接触的区域，所述第1绝缘插塞具有第1部分与第2部分，所述第1部分具有沿着所述第1方向的面，所述第2部分从所述第1部分沿所述第2方向延伸，且延伸到所述接触插塞的内部。
9.根据权利要求1所述的半导体存储装置，其中在所述第1绝缘插塞与所述接触插塞接触的区域，所述接触插塞具有第1部分与第2部分，所述第1部分具有沿着所述第1方向的面，所述第2部分从所述第1部分沿所述第2方向延伸，且延伸到所述第1绝缘插塞的外周部。
10.一种半导体存储装置，具备：
第1绝缘插塞，设置在衬底上，且在与所述衬底的表面交叉的第1方向上延伸；
接触插塞，设置在所述第1绝缘插塞上，且在所述第1方向上延伸；
第1导电层，设置在所述衬底上的所述第1绝缘插塞的周围，且在与所述衬底的表面平行的第2方向上延伸；及
第2导电层，设置在所述第1导电层上的所述接触插塞的周围，且在所述第2方向上延伸。
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