CN110176452A - 集成电路结构及其制造方法 - Google Patents

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Abstract

本发明公开一种集成电路结构及其制造方法，该集成电路结构包括基底、堆叠结构与多个第一接触窗。堆叠结构设置于基底上，且包括交错堆叠设置的多个第一介电层与多个导体层。堆叠结构具有贯穿导体层的多个开口。第一接触窗位于开口中。第一接触窗的底部位于不同高度位置。第一接触窗与导体层以一对一的方式进行电连接。互不电连接的第一接触窗与导体层彼此隔离设置。

Description

集成电路结构及其制造方法
技术领域
本发明涉及一种电路结构及其制造方法，且特别是涉及一种集成电路结构及其制造方法。
背景技术
随着半导体元件的集成化，集成电路结构的设计越趋复杂，且需要使用许多光掩模来完成集成电路结构的制作。以非挥发性存储器中的三维与非(反及)型闪存存储器(3D-NAND flash memory)为例，阶梯状的多层接垫结构可使接触窗分别连接到多层元件中的不同膜层，但是阶梯状接垫结构需要使用许多光掩模来进行制作。
然而，由于光掩模的成本昂贵，因此如何降低制作工艺所需的光掩模数量为目前业界持续努力的目标。
发明内容
本发明提供一种集成电路结构，其可有效地降低制作工艺所需的光掩模数量。
本发明提出一种集成电路结构，包括基底、堆叠结构与多个第一接触窗。堆叠结构设置于基底上，且包括交错堆叠设置的多个第一介电层与多个导体层。堆叠结构具有贯穿导体层的多个开口。第一接触窗位于开口中。第一接触窗的底部位于不同高度位置。第一接触窗与导体层以一对一的方式进行电连接。互不电连接的第一接触窗与导体层彼此隔离设置。
依照本发明的一实施例所述，在上述集成电路结构中，导体层的材料例如是掺杂多晶硅或金属。
依照本发明的一实施例所述，在上述集成电路结构中，第一接触窗的排列方式可为二维排列或一维排列。
依照本发明的一实施例所述，在上述集成电路结构中，还可包括多个第二介电层。第二介电层设置于开口中。第一接触窗位于第二介电层上。
依照本发明的一实施例所述，在上述集成电路结构中，还可包括多个第三介电层。第三介电层设置于开口中，且位于导体层与第一接触窗之间。第三介电层的底部位于不同高度位置。
依照本发明的一实施例所述，在上述集成电路结构中，还可包括多个隔离层。每个隔离层设置于相邻两个第一介电层之间。隔离层中的一部分位于导体层与第三介电层之间。
依照本发明的一实施例所述，在上述集成电路结构中，每个第三介电层还可延伸至相邻两层第一介电层之间。
依照本发明的一实施例所述，在上述集成电路结构中，第一接触窗可不电连接至导体层中的最上层。
依照本发明的一实施例所述，在上述集成电路结构中，还可包括多个第二接触窗。第二接触窗分别电连接于导体层中的最上层与第一接触窗。
依照本发明的一实施例所述，在上述集成电路结构中，还包括第四介电层。第四介电层覆盖堆叠结构与第一接触窗。第二接触窗位于第四介电层中。
本发明提出一种集成电路结构的制造方法，包括以下步骤。在基底上形成堆叠结构。堆叠结构包括交错堆叠设置的多个第一介电层与多个导体层。堆叠结构具有贯穿导体层的开口。在开口中形成第一接触窗。第一接触窗的底部位于不同高度位置。第一接触窗与导体层以一对一的方式进行电连接。互不电连接的第一接触窗与导体层彼此隔离设置。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，堆叠结构的形成方法可包括以下步骤。在基底上交错地形成多个第一介电层与多个牺牲层。在第一介电层与牺牲层中形成多个开口。形成填入多个开口的多个第二介电层。将牺牲层替换成导体层。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，第一接触窗的形成方法可包括以下步骤。对多个第二介电层进行多道光刻蚀刻制作工艺(photolithography and etching process，PEP)，而形成具有不同深度的多个接触窗开口。在多个接触窗开口的侧壁上形成多个第三介电层。第三介电层的底部位于不同高度位置。移除第三介电层下方的第二介电层的一部分，而暴露出导体层中的一部分。在接触窗开口中形成第一接触窗。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，接触窗开口可由多道光刻蚀刻制作工艺中的至少一道光刻蚀刻制作工艺所形成。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，每个第三介电层还可延伸至相邻两层第一介电层之间。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，还可包括以下步骤。在形成接触窗开口之后，且在形成第三介电层之前，可移除由接触窗开口所暴露出的导体层的一部分，而使得每个接触窗开口延伸至相邻两个第一介电层之间。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，还可包括以下步骤。在形成第二介电层之前，可移除牺牲层的一部分，而使得每个开口延伸至相邻两个第一介电层之间。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，可在每个开口延伸至相邻两个第一介电层之间的延伸部分中形成隔离层。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，第一接触窗可不电连接至导体层中的最上层。
依照本发明的一实施例所述，在上述集成电路结构的制造方法中，还包括以下步骤。形成覆盖堆叠结构与第一接触窗的第四介电层。在第四介电层中形成多个第二接触窗。第二接触窗分别电连接于导体层中的最上层与第一接触窗。
基于上述，在本发明所提出的集成电路结构及其制造方法中，位于开口中的第一接触窗的底部位于不同高度位置，且第一接触窗与导体层以一对一的方式进行电连接。由此，集成电路结构不必形成需要以大量光掩模进行制作的阶梯状接垫结构，即可使第一接触窗分别连接到堆叠结构中的不同导体层，因此可有效地降低制作工艺所需的光掩模数量，进而降低制造成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1L为本发明一实施例的集成电路结构的制造流程剖视图；
图2为传统阶梯状接垫结构与接触窗的上视图；
图3A与图3B分别为本发明一实施例与另一实施例的图1K中的接触窗的上视图；
图4A至图4J为本发明另一实施例的集成电路结构的制造流程剖视图。
符号说明
10、20：集成电路结构，
100、200：基底
102、110、116、120、202、208、214、218：介电层
104、204：牺牲层
106、206：开口
108：隔离层
112、210：导体层
114a～114d、212a～212d：接触窗开口
118、122、216、220、CT：接触窗
D1、D2、D3：间距
P：接垫
SS1、SS2：堆叠结构
W1、W2：宽度
具体实施方式
图1A至图1L为本发明一实施例的集成电路结构的制造流程剖视图。
请参照图1A，在基底100上交错地形成多个介电层102与多个牺牲层104。基底100可为半导体基底，如硅基底。介电层102的材料例如是氧化硅。介电层102的形成方法例如是化学气相沉积法。牺牲层104的材料例如是氮化硅。牺牲层104的形成方法例如是化学气相沉积法。
在介电层102与牺牲层104中形成多个开口106。开口106的形成方法例如是通过光刻蚀刻制作工艺对介电层102与牺牲层104进行图案化。
请参照图1B，可移除牺牲层104的一部分，而使得每个开口106延伸至相邻两个介电层102之间。牺牲层104的一部分的移除方法例如是湿式蚀刻法。
请参照图1C，可在每个开口106延伸至相邻两个介电层102之间的延伸部分中形成隔离层108。隔离层108的材料例如是氧化硅。隔离层108的形成方法例如是先以于开口106表面形成隔离材料层(未示出)，再对隔离材料层进行回蚀刻制作工艺。隔离材料层的形成方法例如是原子层沉积法。
请参照图1D，形成填入多个开口106的多个介电层110。介电层110的材料例如是氧化硅。介电层110的形成方法例如是先形成填满开口106的介电材料层(未示出)，再对介电材料层进行平坦化制作工艺(如，回蚀刻制作工艺)。介电材料层的形成方法例如是化学气相沉积法。
请参照图1E，将牺牲层104替换成导体层112。导体层112的材料例如是掺杂多晶硅或金属。举例来说，当集成电路结构应用于三维与非型闪存存储器时，导体层112可通过进行栅极替换制作工艺(gate replacement process)而形成。详细而言，可使用湿蚀刻制作工艺移除牺牲层104而形成置换用开口(未示出)，接着形成填满置换用开口的导体材料层(未示出)，再对导体材料层进行回蚀刻制作工艺。导体材料层的形成方法例如是原子层沉积法。
由此，可于基底100上形成堆叠结构SS1。堆叠结构SS1包括交错堆叠设置的多个介电层102与多个导体层112。堆叠结构SS1具有贯穿导体层112的多个开口106。在此实施例中，虽然堆叠结构SS1是由上述方法所形成，但本发明并不以此为限。
请参照图1F至图1H，对多个介电层110进行多道光刻蚀刻制作工艺，而形成具有不同深度的多个接触窗开口(如，接触窗开口114a至接触窗开口114d)。接触窗开口114a至接触窗开口114d可由多道光刻蚀刻制作工艺中的至少一道光刻蚀刻制作工艺所形成。此外，接触窗开口114a至接触窗开口114d可为开口106的一部分。
举例来说，请参照图1F，对部分介电层110进行第一道光刻蚀刻制作工艺，而形成接触窗开口114a与接触窗开口114b，其中将第一道光刻蚀刻制作工艺的蚀刻量设为第一蚀刻深度的蚀刻量。请参照图1G，对部分介电层110进行第二道光刻蚀刻制作工艺，而形成接触窗开口114c，且进一步加深接触窗开口114b的深度，其中将第二道光刻蚀刻制作工艺的蚀刻量设为第二蚀刻深度的蚀刻量。如此一来，接触窗开口114b的深度为第一蚀刻深度加上第二蚀刻深度。请参照图1H，对部分介电层110进行第三道光刻蚀刻制作工艺，而形成接触窗开口114d，其中将第三道光刻蚀刻制作工艺的蚀刻量设为第三蚀刻深度的蚀刻量。
在此实施例中，第一蚀刻深度、第二蚀刻深度与第三蚀刻深度可为不同的深度。举例来说，第一蚀刻深度可小于第二蚀刻深度，第二蚀刻深度可小于与第三蚀刻深度，且第三蚀刻深度可大于第一蚀刻深度加上第二蚀刻深度的总深度。如此一来，接触窗开口114d的深度可大于接触窗开口114c的深度，接触窗开口114c的深度可大于接触窗开口114b的深度，且接触窗开口114b的深度可大于接触窗开口114a的深度。
由图1F至图1H可知，可通过组合使用具有不同蚀刻深度的多道光刻蚀刻制作工艺，来形成具有多种深度的接触窗开口(如，接触窗开口114a至接触窗开口114d)，由此可有效地降低制作工艺所需的光掩模数，进而降低制造成本。
请参照图1I，在接触窗开口114a至接触窗开口114d的侧壁上形成多个介电层116。介电层116的底部可位于不同高度位置。介电层116的材料例如是氮化硅。介电层116的形成方法例如是先于接触窗开口114a至接触窗开口114d的表面上共形地形成介电材料层(未示出)，再对介电材料层进行回蚀刻制作工艺。介电材料层的形成方法例如是化学气相沉积法。
请参照图1J，移除介电层116下方的介电层110的一部分与隔离层108的一部分，而暴露出导体层112中的一部分。介电层110的一部分与隔离层108的一部分的移除方法包括湿式蚀刻法。
请参照图1K，于接触窗开口114a至接触窗开口114d中形成接触窗118。接触窗118的底部位于不同高度位置。接触窗118与导体层112以一对一的方式进行电连接。互不电连接的接触窗118与导体层112可通过介电材料(如，隔离层108、介电层110与介电层116)而彼此隔离设置。在此实施例中，接触窗118可不电连接至导体层112中的最上层，但本发明并不以此为限。接触窗118的材料例如是钨。接触窗118的形成方法例如是先形成填满接触窗开口114a至接触窗开口114d的接触窗材料层(未示出)，再对接触窗材料层进行平坦化制作工艺(如，化学机械研磨制作工艺或回蚀刻制作工艺)。接触窗材料层的形成方法例如是物理气相沉积法或化学气相沉积法。在此实施例中，虽然接触窗118是由上述方法所形成，但本发明并不以此为限。
图2为传统阶梯状接垫结构与接触窗的上视图。
请参照图2，阶梯状接垫结构包括多个接垫P。此外，接触窗CT分别电连接至所对应的接垫P。然而，在传统的接触窗CT的布局设计(layout design)中，必须同时考虑接触窗CT的宽度W1、接触窗CT与接垫P侧边的间距D1以及相邻的接触窗CT之间的间距D2，以避免相邻的接触窗CT之间产生短路的情况。
图3A与图3B分别为本发明一些实施例的图1K中的接触窗的上视图。图1K可为沿着图3A与图3B中的I-I’剖面线或图3B中的II-II’剖面线的剖视图。
请参照图3A与图3B，接触窗118的排列方式可为二维排列(图3A)或一维排列(图3B)。此外，在接触窗118的排列方式为二维排列的情况下，可有效地缩小集成电路结构的元件面积。
在此实施例中，如图3A所示，在接触窗118的布局设计中，仅需考虑接触窗118的宽度W2以及相邻的接触窗118之间的间距D3，因此可降低布局设计的复杂度。
请参照图1L，可形成覆盖堆叠结构SS1与接触窗118的介电层120。介电层120的材料例如是氧化硅。介电层120的形成方法例如是化学气相沉积法。
可于介电层120中形成多个接触窗122。接触窗122分别电连接于导体层112中的最上层与接触窗118。接触窗118的材料例如是钨。接触窗122的形成方法例如是金属镶嵌制作工艺。
基于上述实施例可知，在上述集成电路结构10的制造方法中，开口106贯穿导体层112，位于开口106中的接触窗118的底部位于不同高度位置，且接触窗118与导体层112以一对一的方式进行电连接。由此，集成电路结构10不必形成需要以大量光掩模进行制作的阶梯状接垫结构，即可使接触窗118分别连接到堆叠结构SS1中的不同导体层112，因此可有效地降低制作工艺所需的光掩模数量，进而降低制造成本。
以下，通过图1L来说明上述实施例的集成电路结构10。集成电路结构10可应用于各种半导体元件中。举例来说，集成电路结构10可应用于三维与非型闪存存储器中。
请参照图1L，集成电路结构10包括基底100、堆叠结构SS1与多个接触窗118，且还可包括隔离层108、介电层110、介电层116、介电层120与接触窗122中的至少一者。堆叠结构SS1设置于基底100上，且包括交错堆叠设置的多个介电层102与多个导体层112。堆叠结构SS1具有贯穿导体层112的多个开口106。接触窗118位于开口106中。接触窗118的底部位于不同高度位置。接触窗118与导体层112以一对一的方式进行电连接。在此实施例中，接触窗118可不电连接至导体层112中的最上层，但本发明并不以此为限。介电层110设置于开口106中。接触窗118位于介电层110上。介电层116设置于开口106中，且位于导体层112与接触窗118之间。介电层116的底部可位于不同高度位置。每个隔离层108设置于相邻两个介电层102之间。隔离层108中的一部分位于导体层112与介电层116之间。互不电连接的接触窗118与导体层112可通过介电材料(如，隔离层108、介电层110与介电层116)而彼此隔离设置。介电层120覆盖堆叠结构SS1与接触窗118。接触窗122位于介电层120中，且分别电连接于导体层112中的最上层与接触窗118。
此外，集成电路结构10中的各构件的材料、形成方法与功效等，已于上述实施例中进行详尽地说明，所以于此不再重复说明。
图4A至图4J为本发明另一实施例的集成电路结构的制造流程剖视图。
请参照图4A，在基底200上交错地形成多个介电层202与多个牺牲层204。基底200可为半导体基底，如硅基底。介电层202的材料例如是氧化硅。介电层202的形成方法例如是化学气相沉积法。牺牲层204的材料例如是氮化硅。牺牲层204的形成方法例如是化学气相沉积法。
在介电层202与牺牲层204中形成多个开口206。开口206的形成方法例如是通过光刻蚀刻制作工艺对介电层202与牺牲层204进行图案化。
请参照图4B，形成填入多个开口206的多个介电层208。介电层208的材料例如是氧化硅。介电层208的形成方法例如是先形成填满开口206的介电材料层(未示出)，再对介电材料层进行平坦化制作工艺(如，回蚀刻制作工艺)。介电材料层的形成方法例如是化学气相沉积法。
请参照图4C，将牺牲层204替换成导体层210。导体层210的材料例如是掺杂多晶硅或金属。此外，导体层210的形成方法可参考上述实施例中的导体层112的形成方法，于此不再重复说明。
由此，可于基底200上形成堆叠结构SS2。堆叠结构SS2包括交错堆叠设置的多个介电层202与多个导体层210。堆叠结构SS2具有贯穿导体层210的多个开口206。在此实施例中，虽然堆叠结构SS2是由上述方法所形成，但本发明并不以此为限。
请参照图4D至图4F，对多个介电层208进行多道光刻蚀刻制作工艺，而形成具有不同深度的多个接触窗开口(如，接触窗开口212a至接触窗开口212d)。接触窗开口212a至接触窗开口212d可由多道光刻蚀刻制作工艺中的至少一道光刻蚀刻制作工艺所形成。此外，接触窗开口212a至接触窗开口212d可为开口206的一部分。在此实施例中，接触窗开口212d的深度可大于接触窗开口212c的深度，接触窗开口212c的深度可大于接触窗开口212b的深度，且接触窗开口212b的深度可大于接触窗开口212a的深度。此外，接触窗开口212a至接触窗开口212d的形成方法可参考上述实施例中的接触窗开口114a至接触窗开口114d的形成方法，于此不再重复说明。
由图4D至图4F可知，可通过组合使用具有不同蚀刻深度的多道光刻蚀刻制作工艺，来形成具有多种深度的接触窗开口(如，接触窗开口212a至接触窗开口212d)，由此可有效地降低制作工艺所需的光掩模数，进而降低制造成本。
请参照图4G，可移除由接触窗开口212a至接触窗开口212d所暴露出的导体层210的一部分，而使得接触窗开口212a至接触窗开口212d延伸至相邻两个介电层202之间。导体层210的一部分的移除方法例如是湿式蚀刻法。
请参照图4H，在接触窗开口212a至接触窗开口212d的侧壁上形成多个介电层214。每个介电层214还可延伸至相邻两层介电层202之间。介电层214的底部可位于不同高度位置。介电层214的材料例如是氮化硅。介电层214的形成方法例如是先于接触窗开口212a至接触窗开口212d的表面上共形地形成介电材料层(未示出)，再对介电材料层进行回蚀刻制作工艺。介电材料层的形成方法例如是化学气相沉积法。
请参照图4I，移除介电层214下方的介电层208的一部分，而暴露出导体层210中的一部分。介电层208的一部分的移除方法包括湿式蚀刻法。
在接触窗开口212a至接触窗开口212d中形成接触窗216。接触窗216的底部位于不同高度位置。接触窗216与导体层210以一对一的方式进行电连接。互不电连接的接触窗216与导体层210可通过介电材料(如，介电层208与介电层214)而彼此隔离设置。在此实施例中，接触窗216可不电连接至导体层210中的最上层，但本发明并不以此为限。接触窗216的材料例如是钨。接触窗216的形成方法例如是先形成填满接触窗开口212a至接触窗开口212d的接触窗材料层(未示出)，再对接触窗材料层进行平坦化制作工艺(如，化学机械研磨制作工艺或回蚀刻制作工艺)。接触窗材料层的形成方法例如是物理气相沉积法或化学气相沉积法。在此实施例中，虽然接触窗216是由上述方法所形成，但本发明并不以此为限。
请参照图4J，可形成覆盖堆叠结构SS2与接触窗216的介电层218。介电层218的材料例如是氧化硅。介电层218的形成方法例如是化学气相沉积法。
可于介电层218中形成多个接触窗220。接触窗220分别电连接于导体层210中的最上层与接触窗216。接触窗216的材料例如是钨。接触窗220的形成方法例如是金属镶嵌制作工艺。
基于上述实施例可知，在上述集成电路结构20的制造方法中，开口206贯穿导体层210，位于开口206中的接触窗216的底部位于不同高度位置，且接触窗216与导体层210以一对一的方式进行电连接。由此，集成电路结构20不必形成需要以大量光掩模进行制作的阶梯状接垫结构，即可使接触窗216分别连接到堆叠结构SS2中的不同导体层210，因此可有效地降低制作工艺所需的光掩模数量，进而降低制造成本。
以下，通过图4J来说明上述实施例的集成电路结构20。集成电路结构20可应用于各种半导体元件中。举例来说，集成电路结构20可应用于三维与非型闪存存储器中。
请参照图4J，集成电路结构20包括基底200、堆叠结构SS2与多个接触窗216，且还可包括介电层208、介电层214、介电层218与接触窗220中的至少一者。堆叠结构SS2设置于基底200上，且包括交错堆叠设置的多个介电层202与多个导体层210。堆叠结构SS2具有贯穿导体层210的多个开口206。接触窗216位于开口206中。接触窗216的底部位于不同高度位置。接触窗216与导体层210以一对一的方式进行电连接。在此实施例中，接触窗216可不电连接至导体层210中的最上层，但本发明并不以此为限。介电层208设置于开口206中。接触窗216位于介电层208上。介电层214设置于开口206中，且位于导体层210与接触窗216之间。介电层214的底部可位于不同高度位置。每个介电层214还可延伸至相邻两层介电层202之间。互不电连接的接触窗216与导体层210可通过介电材料(如，介电层208与介电层214)而彼此隔离设置。介电层218覆盖堆叠结构SS2与接触窗216。接触窗220位于介电层218中，且分别电连接于导体层210中的最上层与接触窗216。
此外，集成电路结构20中的各构件的材料、形成方法与功效等，已于上述实施例中进行详尽地说明，所以于此不再重复说明。
综上所述，在上述实施例所提出的集成电路结构及其制造方法中，开口贯穿导体层，位于开口中的接触窗的底部位于不同高度位置，且接触窗与导体层以一对一的方式进行电连接。由此，集成电路结构不必形成需要以大量光掩模进行制作的阶梯状接垫结构，即可使接触窗分别连接到堆叠结构中的不同导体层，因此可有效地降低制作工艺所需的光掩模数量，进而降低制造成本。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种集成电路结构，其特征在于，包括：
基底；
堆叠结构，设置于所述基底上，且包括交错堆叠设置的多个第一介电层与多个导体层，其中所述堆叠结构具有贯穿所述多个导体层的多个开口；以及
多个第一接触窗，位于所述多个开口中，其中所述多个第一接触窗的底部位于不同高度位置，所述多个第一接触窗与所述多个导体层以一对一的方式进行电连接，且互不电连接的所述多个第一接触窗与所述多个导体层彼此隔离设置。
2.如权利要求1所述的集成电路结构，其中所述多个导体层的材料包括掺杂多晶硅或金属。
3.如权利要求1所述的集成电路结构，其中所述多个第一接触窗的排列方式包括二维排列或一维排列。
4.如权利要求1所述的集成电路结构，还包括：
多个第二介电层，设置于所述多个开口中，其中所述多个第一接触窗位于所述多个第二介电层上。
5.如权利要求1所述的集成电路结构，还包括：
多个第三介电层，设置于所述多个开口中，且位于所述多个导体层与所述多个第一接触窗之间，其中所述多个第三介电层的底部位于不同高度位置。
6.如权利要求5所述的集成电路结构，还包括：
多个隔离层，其中每个隔离层设置于相邻两个第一介电层之间，且所述多个隔离层中的一部分位于所述多个导体层与所述多个第三介电层之间。
7.如权利要求5所述的集成电路结构，其中每个第三介电层还延伸至相邻两层第一介电层之间。
8.如权利要求1所述的集成电路结构，其中所述多个第一接触窗不电连接至所述多个导体层中的最上层。
9.如权利要求8所述的集成电路结构，还包括：
多个第二接触窗，分别电连接于所述多个导体层中的最上层与所述多个第一接触窗。
10.如权利要求9所述的集成电路结构，还包括：
第四介电层，覆盖所述堆叠结构与所述多个第一接触窗，且所述多个第二接触窗位于所述第四介电层中。
11.一种集成电路结构的制造方法，其特征在于，包括：
在基底上形成堆叠结构，其中所述堆叠结构包括交错堆叠设置的多个第一介电层与多个导体层，且具有贯穿所述多个导体层的多个开口；以及
在所述多个开口中形成多个第一接触窗，其中所述多个第一接触窗的底部位于不同高度位置，所述多个第一接触窗与所述多个导体层以一对一的方式进行电连接，且互不电连接的所述多个第一接触窗与所述多个导体层彼此隔离设置。
12.如权利要求11所述的集成电路结构的制造方法，其中所述堆叠结构的形成方法包括：
在所述基底上交错地形成所述多个第一介电层与多个牺牲层；
在所述多个第一介电层与所述多个牺牲层中形成所述多个开口；
形成填入所述多个开口的多个第二介电层；以及
将所述多个牺牲层替换成所述多个导体层。
13.如权利要求12所述的集成电路结构的制造方法，其中所述多个第一接触窗的形成方法包括：
对所述多个第二介电层进行多道光刻蚀刻制作工艺，而形成具有不同深度的多个接触窗开口；
在所述多个接触窗开口的侧壁上形成多个第三介电层，其中所述多个第三介电层的底部位于不同高度位置；
移除所述多个第三介电层下方的所述多个第二介电层的一部分，而暴露出所述多个导体层中的一部分；以及
在所述多个接触窗开口中形成所述多个第一接触窗。
14.如权利要求13所述的集成电路结构的制造方法，每个接触窗开口是由所述多道光刻蚀刻制作工艺中的至少一道光刻蚀刻制作工艺所形成。
15.如权利要求13所述的集成电路结构的制造方法，其中所述每个第三介电层还延伸至相邻两层第一介电层之间。
16.如权利要求15所述的集成电路结构的制造方法，其中还包括：
在形成所述多个接触窗开口之后，且在形成所述多个第三介电层之前，移除由所述多个接触窗开口所暴露出的所述多个导体层的一部分，而使得每个接触窗开口延伸至相邻两个第一介电层之间。
17.如权利要求12所述的集成电路结构的制造方法，还包括：
在形成所述多个第二介电层之前，移除所述多个牺牲层的一部分，而使得每个开口延伸至相邻两个第一介电层之间。
18.如权利要求17所述的集成电路结构的制造方法，还包括：
在每个开口延伸至相邻两个第一介电层之间的延伸部分中形成隔离层。
19.如权利要求11所述的集成电路结构的制造方法，其中所述多个第一接触窗不电连接至所述多个导体层中的最上层。
20.如权利要求19所述的集成电路结构的制造方法，其中还包括：
形成覆盖所述堆叠结构与所述多个第一接触窗的第四介电层；以及
在所述第四介电层中形成多个第二接触窗，其中所述多个第二接触窗分别电连接于所述多个导体层中的最上层与所述多个第一接触窗。
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