TW201937709A - 積體電路結構及其製造方法 - Google Patents

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Abstract

一種積體電路結構，包括基底、堆疊結構與多個第一接觸窗。堆疊結構設置於基底上，且包括交錯堆疊設置的多個第一介電層與多個導體層。堆疊結構具有貫穿導體層的多個開口。第一接觸窗位於開口中。第一接觸窗的底部位於不同高度位置。第一接觸窗與導體層以一對一的方式進行電性連接。互不電性連接的第一接觸窗與導體層彼此隔離設置。

Description

積體電路結構及其製造方法
本發明是有關於一種電路結構及其製造方法，且特別是有關於一種積體電路結構及其製造方法。
隨著半導體元件的積體化，積體電路結構的設計越趨複雜，且需要使用許多光罩來完成積體電路結構的製作。以非揮發性記憶體中的三維反及型快閃記憶體（3D-NAND flash memory）為例，階梯狀的多層接墊結構可使接觸窗分別連接到多層元件中的不同膜層，但是階梯狀接墊結構需要使用許多光罩來進行製作。
然而，由於光罩的成本昂貴，因此如何降低製程所需的光罩數量為目前業界持續努力的目標。
本發明提供一種積體電路結構，其可有效地降低製程所需的光罩數量。
本發明提出一種積體電路結構，包括基底、堆疊結構與多個第一接觸窗。堆疊結構設置於基底上，且包括交錯堆疊設置的多個第一介電層與多個導體層。堆疊結構具有貫穿導體層的多個開口。第一接觸窗位於開口中。第一接觸窗的底部位於不同高度位置。第一接觸窗與導體層以一對一的方式進行電性連接。互不電性連接的第一接觸窗與導體層彼此隔離設置。
依照本發明的一實施例所述，在上述積體電路結構中，導體層的材料例如是摻雜多晶矽或金屬。
依照本發明的一實施例所述，在上述積體電路結構中，第一接觸窗的排列方式可為二維排列或一維排列。
依照本發明的一實施例所述，在上述積體電路結構中，更可包括多個第二介電層。第二介電層設置於開口中。第一接觸窗位於第二介電層上。
依照本發明的一實施例所述，在上述積體電路結構中，更可包括多個第三介電層。第三介電層設置於開口中，且位於導體層與第一接觸窗之間。第三介電層的底部位於不同高度位置。
依照本發明的一實施例所述，在上述積體電路結構中，更可包括多個隔離層。每個隔離層設置於相鄰兩個第一介電層之間。隔離層中的一部分位於導體層與第三介電層之間。
依照本發明的一實施例所述，在上述積體電路結構中，每個第三介電層更可延伸至相鄰兩層第一介電層之間。
依照本發明的一實施例所述，在上述積體電路結構中，第一接觸窗可不電性連接至導體層中的最上層。
依照本發明的一實施例所述，在上述積體電路結構中，更可包括多個第二接觸窗。第二接觸窗分別電性連接於導體層中的最上層與第一接觸窗。
依照本發明的一實施例所述，在上述積體電路結構中，更包括第四介電層。第四介電層覆蓋堆疊結構與第一接觸窗。第二接觸窗位於第四介電層中。
本發明提出一種積體電路結構的製造方法，包括以下步驟。於基底上形成堆疊結構。堆疊結構包括交錯堆疊設置的多個第一介電層與多個導體層。堆疊結構具有貫穿導體層的開口。於開口中形成第一接觸窗。第一接觸窗的底部位於不同高度位置。第一接觸窗與導體層以一對一的方式進行電性連接。互不電性連接的第一接觸窗與導體層彼此隔離設置。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，堆疊結構的形成方法可包括以下步驟。於基底上交錯地形成多個第一介電層與多個犧牲層。於第一介電層與犧牲層中形成多個開口。形成填入多個開口的多個第二介電層。將犧牲層替換成導體層。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，第一接觸窗的形成方法可包括以下步驟。對多個第二介電層進行多道微影蝕刻製程（photolithography and etching process，PEP），而形成具有不同深度的多個接觸窗開口。於多個接觸窗開口的側壁上形成多個第三介電層。第三介電層的底部位於不同高度位置。移除第三介電層下方的第二介電層的一部分，而暴露出導體層中的一部分。於接觸窗開口中形成第一接觸窗。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，接觸窗開口可由多道微影蝕刻製程中的至少一道微影蝕刻製程所形成。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，每個第三介電層更可延伸至相鄰兩層第一介電層之間。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，更可包括以下步驟。於形成接觸窗開口之後，且於形成第三介電層之前，可移除由接觸窗開口所暴露出的導體層的一部分，而使得每個接觸窗開口延伸至相鄰兩個第一介電層之間。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，更可包括以下步驟。於形成第二介電層之前，可移除犧牲層的一部分，而使得每個開口延伸至相鄰兩個第一介電層之間。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，可在每個開口延伸至相鄰兩個第一介電層之間的延伸部分中形成隔離層。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，第一接觸窗可不電性連接至導體層中的最上層。
依照本發明的一實施例所述，在上述積體電路結構的製造方法中，更包括以下步驟。形成覆蓋堆疊結構與第一接觸窗的第四介電層。於第四介電層中形成多個第二接觸窗。第二接觸窗分別電性連接於導體層中的最上層與第一接觸窗。
基於上述，在本發明所提出的積體電路結構及其製造方法中，位於開口中的第一接觸窗的底部位於不同高度位置，且第一接觸窗與導體層以一對一的方式進行電性連接。藉此，積體電路結構不必形成需要以大量光罩進行製作的階梯狀接墊結構，即可使第一接觸窗分別連接到堆疊結構中的不同導體層，因此可有效地降低製程所需的光罩數量，進而降低製造成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1L為本發明一實施例的積體電路結構的製造流程剖面圖。
請參照圖1A，於基底100上交錯地形成多個介電層102與多個犧牲層104。基底100可為半導體基底，如矽基底。介電層102的材料例如是氧化矽。介電層102的形成方法例如是化學氣相沉積法。犧牲層104的材料例如是氮化矽。犧牲層104的形成方法例如是化學氣相沉積法。
於介電層102與犧牲層104中形成多個開口106。開口106的形成方法例如是藉由微影蝕刻製程對介電層102與犧牲層104進行圖案化。
請參照圖1B，可移除犧牲層104的一部分，而使得每個開口106延伸至相鄰兩個介電層102之間。犧牲層104的一部分的移除方法例如是濕式蝕刻法。
請參照圖1C，可在每個開口106延伸至相鄰兩個介電層102之間的延伸部分中形成隔離層108。隔離層108的材料例如是氧化矽。隔離層108的形成方法例如是先以於開口106表面形成隔離材料層(未示出)，再對隔離材料層進行回蝕刻製程。隔離材料層的形成方法例如是原子層沉積法。
請參照圖1D，形成填入多個開口106的多個介電層110。介電層110的材料例如是氧化矽。介電層110的形成方法例如是先形成填滿開口106的介電材料層(未示出)，再對介電材料層進行平坦化製程(如，回蝕刻製程)。介電材料層的形成方法例如是化學氣相沉積法。
請參照圖1E，將犧牲層104替換成導體層112。導體層112的材料例如是摻雜多晶矽或金屬。舉例來說，當積體電路結構應用於三維反及型快閃記憶體時，導體層112可藉由進行閘極替換製程(gate replacement process)而形成。詳細而言，可使用濕蝕刻製程移除犧牲層104而形成置換用開口(未示出)，接著形成填滿置換用開口的導體材料層(未示出)，再對導體材料層進行回蝕刻製程。導體材料層的形成方法例如是原子層沉積法。
藉此，可於基底100上形成堆疊結構SS1。堆疊結構SS1包括交錯堆疊設置的多個介電層102與多個導體層112。堆疊結構SS1具有貫穿導體層112的多個開口106。在此實施例中，雖然堆疊結構SS1是由上述方法所形成，但本發明並不以此為限。
請參照圖1F至圖1H，對多個介電層110進行多道微影蝕刻製程，而形成具有不同深度的多個接觸窗開口(如，接觸窗開口114a至接觸窗開口114d)。接觸窗開口114a至接觸窗開口114d可由多道微影蝕刻製程中的至少一道微影蝕刻製程所形成。此外，接觸窗開口114a至接觸窗開口114d可為開口106的一部分。
舉例來說，請參照圖1F，對部分介電層110進行第一道微影蝕刻製程，而形成接觸窗開口114a與接觸窗開口114b，其中將第一道微影蝕刻製程的蝕刻量設為第一蝕刻深度的蝕刻量。請參照圖1G，對部分介電層110進行第二道微影蝕刻製程，而形成接觸窗開口114c，且進一步加深接觸窗開口114b的深度，其中將第二道微影蝕刻製程的蝕刻量設為第二蝕刻深度的蝕刻量。如此一來，接觸窗開口114b的深度為第一蝕刻深度加上第二蝕刻深度。請參照圖1H，對部分介電層110進行第三道微影蝕刻製程，而形成接觸窗開口114d，其中將第三道微影蝕刻製程的蝕刻量設為第三蝕刻深度的蝕刻量。
在此實施例中，第一蝕刻深度、第二蝕刻深度與第三蝕刻深度可為不同的深度。舉例來說，第一蝕刻深度可小於第二蝕刻深度，第二蝕刻深度可小於與第三蝕刻深度，且第三蝕刻深度可大於第一蝕刻深度加上第二蝕刻深度的總深度。如此一來，接觸窗開口114d的深度可大於接觸窗開口114c的深度，接觸窗開口114c的深度可大於接觸窗開口114b的深度，且接觸窗開口114b的深度可大於接觸窗開口114a的深度。
由圖1F至圖1H可知，可藉由組合使用具有不同蝕刻深度的多道微影蝕刻製程，來形成具有多種深度的接觸窗開口(如，接觸窗開口114a至接觸窗開口114d)，藉此可有效地降低製程所需的光罩數，進而降低製造成本。
請參照圖1I，於接觸窗開口114a至接觸窗開口114d的側壁上形成多個介電層116。介電層116的底部可位於不同高度位置。介電層116的材料例如是氮化矽。介電層116的形成方法例如是先於接觸窗開口114a至接觸窗開口114d的表面上共形地形成介電材料層(未示出)，再對介電材料層進行回蝕刻製程。介電材料層的形成方法例如是化學氣相沉積法。
請參照圖1J，移除介電層116下方的介電層110的一部分與隔離層108的一部分，而暴露出導體層112中的一部分。介電層110的一部分與隔離層108的一部分的移除方法包括濕式蝕刻法。
請參照圖1K，於接觸窗開口114a至接觸窗開口114d中形成接觸窗118。接觸窗118的底部位於不同高度位置。接觸窗118與導體層112以一對一的方式進行電性連接。互不電性連接的接觸窗118與導體層112可藉由介電材料(如，隔離層108、介電層110與介電層116)而彼此隔離設置。在此實施例中，接觸窗118可不電性連接至導體層112中的最上層，但本發明並不以此為限。接觸窗118的材料例如是鎢。接觸窗118的形成方法例如是先形成填滿接觸窗開口114a至接觸窗開口114d的接觸窗材料層(未示出)，再對接觸窗材料層進行平坦化製程(如，化學機械研磨製程或回蝕刻製程)。接觸窗材料層的形成方法例如是物理氣相沉積法或化學氣相沉積法。在此實施例中，雖然接觸窗118是由上述方法所形成，但本發明並不以此為限。
圖2為傳統階梯狀接墊結構與接觸窗的上視圖。
請參照圖2，階梯狀接墊結構包括多個接墊P。此外，接觸窗CT分別電性連接至所對應的接墊P。然而，在傳統的接觸窗CT的佈局設計(layout design)中，必須同時考慮接觸窗CT的寬度W1、接觸窗CT與接墊P側邊的間距D1以及相鄰的接觸窗CT之間的間距D2，以避免相鄰的接觸窗CT之間產生短路的情況。
圖3A與圖3B分別為本發明一些實施例的圖1K中的接觸窗的上視圖。圖1K可為沿著圖3A與圖3B中的I-I’剖面線或圖3B中的II-II’剖面線的剖面圖。
請參照圖3A與圖3B，接觸窗118的排列方式可為二維排列(圖3A)或一維排列(圖3B)。此外，在接觸窗118的排列方式為二維排列的情況下，可有效地縮小積體電路結構的元件面積。
在此實施例中，如圖3A所示，在接觸窗118的佈局設計中，僅需考慮接觸窗118的寬度W2以及相鄰的接觸窗118之間的間距D3，因此可降低佈局設計的複雜度。
請參照圖1L，可形成覆蓋堆疊結構SS1與接觸窗118的介電層120。介電層120的材料例如是氧化矽。介電層120的形成方法例如是化學氣相沉積法。
可於介電層120中形成多個接觸窗122。接觸窗122分別電性連接於導體層112中的最上層與接觸窗118。接觸窗118的材料例如是鎢。接觸窗122的形成方法例如是金屬鑲嵌製程。
基於上述實施例可知，在上述積體電路結構10的製造方法中，開口106貫穿導體層112，位於開口106中的接觸窗118的底部位於不同高度位置，且接觸窗118與導體層112以一對一的方式進行電性連接。藉此，積體電路結構10不必形成需要以大量光罩進行製作的階梯狀接墊結構，即可使接觸窗118分別連接到堆疊結構SS1中的不同導體層112，因此可有效地降低製程所需的光罩數量，進而降低製造成本。
以下，藉由圖1L來說明上述實施例的積體電路結構10。積體電路結構10可應用於各種半導體元件中。舉例來說，積體電路結構10可應用於三維反及型快閃記憶體中。
請參照圖1L，積體電路結構10包括基底100、堆疊結構SS1與多個接觸窗118，且更可包括隔離層108、介電層110、介電層116、介電層120與接觸窗122中的至少一者。堆疊結構SS1設置於基底100上，且包括交錯堆疊設置的多個介電層102與多個導體層112。堆疊結構SS1具有貫穿導體層112的多個開口106。接觸窗118位於開口106中。接觸窗118的底部位於不同高度位置。接觸窗118與導體層112以一對一的方式進行電性連接。在此實施例中，接觸窗118可不電性連接至導體層112中的最上層，但本發明並不以此為限。介電層110設置於開口106中。接觸窗118位於介電層110上。介電層116設置於開口106中，且位於導體層112與接觸窗118之間。介電層116的底部可位於不同高度位置。每個隔離層108設置於相鄰兩個介電層102之間。隔離層108中的一部分位於導體層112與介電層116之間。互不電性連接的接觸窗118與導體層112可藉由介電材料(如，隔離層108、介電層110與介電層116)而彼此隔離設置。介電層120覆蓋堆疊結構SS1與接觸窗118。接觸窗122位於介電層120中，且分別電性連接於導體層112中的最上層與接觸窗118。
此外，積體電路結構10中的各構件的材料、形成方法與功效等，已於上述實施例中進行詳盡地說明，所以於此不再重複說明。
圖4A至圖4J為本發明另一實施例的積體電路結構的製造流程剖面圖。
請參照圖4A，於基底200上交錯地形成多個介電層202與多個犧牲層204。基底200可為半導體基底，如矽基底。介電層202的材料例如是氧化矽。介電層202的形成方法例如是化學氣相沉積法。犧牲層204的材料例如是氮化矽。犧牲層204的形成方法例如是化學氣相沉積法。
於介電層202與犧牲層204中形成多個開口206。開口206的形成方法例如是藉由微影蝕刻製程對介電層202與犧牲層204進行圖案化。
請參照圖4B，形成填入多個開口206的多個介電層208。介電層208的材料例如是氧化矽。介電層208的形成方法例如是先形成填滿開口206的介電材料層(未示出)，再對介電材料層進行平坦化製程(如，回蝕刻製程)。介電材料層的形成方法例如是化學氣相沉積法。
請參照圖4C，將犧牲層204替換成導體層210。導體層210的材料例如是摻雜多晶矽或金屬。此外，導體層210的形成方法可參考上述實施例中的導體層112的形成方法，於此不再重複說明。
藉此，可於基底200上形成堆疊結構SS2。堆疊結構SS2包括交錯堆疊設置的多個介電層202與多個導體層210。堆疊結構SS2具有貫穿導體層210的多個開口206。在此實施例中，雖然堆疊結構SS2是由上述方法所形成，但本發明並不以此為限。
請參照圖4D至圖4F，對多個介電層208進行多道微影蝕刻製程，而形成具有不同深度的多個接觸窗開口(如，接觸窗開口212a至接觸窗開口212d)。接觸窗開口212a至接觸窗開口212d可由多道微影蝕刻製程中的至少一道微影蝕刻製程所形成。此外，接觸窗開口212a至接觸窗開口212d可為開口206的一部分。在此實施例中，接觸窗開口212d的深度可大於接觸窗開口212c的深度，接觸窗開口212c的深度可大於接觸窗開口212b的深度，且接觸窗開口212b的深度可大於接觸窗開口212a的深度。此外，接觸窗開口212a至接觸窗開口212d的形成方法可參考上述實施例中的接觸窗開口114a至接觸窗開口114d的形成方法，於此不再重複說明。
由圖4D至圖4F可知，可藉由組合使用具有不同蝕刻深度的多道微影蝕刻製程，來形成具有多種深度的接觸窗開口(如，接觸窗開口212a至接觸窗開口212d)，藉此可有效地降低製程所需的光罩數，進而降低製造成本。
請參照圖4G，可移除由接觸窗開口212a至接觸窗開口212d所暴露出的導體層210的一部分，而使得接觸窗開口212a至接觸窗開口212d延伸至相鄰兩個介電層202之間。導體層210的一部分的移除方法例如是濕式蝕刻法。
請參照圖4H，於接觸窗開口212a至接觸窗開口212d的側壁上形成多個介電層214。每個介電層214更可延伸至相鄰兩層介電層202之間。介電層214的底部可位於不同高度位置。介電層214的材料例如是氮化矽。介電層214的形成方法例如是先於接觸窗開口212a至接觸窗開口212d的表面上共形地形成介電材料層(未示出)，再對介電材料層進行回蝕刻製程。介電材料層的形成方法例如是化學氣相沉積法。
請參照圖4I，移除介電層214下方的介電層208的一部分，而暴露出導體層210中的一部分。介電層208的一部分的移除方法包括濕式蝕刻法。
於接觸窗開口212a至接觸窗開口212d中形成接觸窗216。接觸窗216的底部位於不同高度位置。接觸窗216與導體層210以一對一的方式進行電性連接。互不電性連接的接觸窗216與導體層210可藉由介電材料(如，介電層208與介電層214)而彼此隔離設置。在此實施例中，接觸窗216可不電性連接至導體層210中的最上層，但本發明並不以此為限。接觸窗216的材料例如是鎢。接觸窗216的形成方法例如是先形成填滿接觸窗開口212a至接觸窗開口212d的接觸窗材料層(未示出)，再對接觸窗材料層進行平坦化製程(如，化學機械研磨製程或回蝕刻製程)。接觸窗材料層的形成方法例如是物理氣相沉積法或化學氣相沉積法。在此實施例中，雖然接觸窗216是由上述方法所形成，但本發明並不以此為限。
請參照圖4J，可形成覆蓋堆疊結構SS2與接觸窗216的介電層218。介電層218的材料例如是氧化矽。介電層218的形成方法例如是化學氣相沉積法。
可於介電層218中形成多個接觸窗220。接觸窗220分別電性連接於導體層210中的最上層與接觸窗216。接觸窗216的材料例如是鎢。接觸窗220的形成方法例如是金屬鑲嵌製程。
基於上述實施例可知，在上述積體電路結構20的製造方法中，開口206貫穿導體層210，位於開口206中的接觸窗216的底部位於不同高度位置，且接觸窗216與導體層210以一對一的方式進行電性連接。藉此，積體電路結構20不必形成需要以大量光罩進行製作的階梯狀接墊結構，即可使接觸窗216分別連接到堆疊結構SS2中的不同導體層210，因此可有效地降低製程所需的光罩數量，進而降低製造成本。
以下，藉由圖4J來說明上述實施例的積體電路結構20。積體電路結構20可應用於各種半導體元件中。舉例來說，積體電路結構20可應用於三維反及型快閃記憶體中。
請參照圖4J，積體電路結構20包括基底200、堆疊結構SS2與多個接觸窗216，且更可包括介電層208、介電層214、介電層218與接觸窗220中的至少一者。堆疊結構SS2設置於基底200上，且包括交錯堆疊設置的多個介電層202與多個導體層210。堆疊結構SS2具有貫穿導體層210的多個開口206。接觸窗216位於開口206中。接觸窗216的底部位於不同高度位置。接觸窗216與導體層210以一對一的方式進行電性連接。在此實施例中，接觸窗216可不電性連接至導體層210中的最上層，但本發明並不以此為限。介電層208設置於開口206中。接觸窗216位於介電層208上。介電層214設置於開口206中，且位於導體層210與接觸窗216之間。介電層214的底部可位於不同高度位置。每個介電層214更可延伸至相鄰兩層介電層202之間。互不電性連接的接觸窗216與導體層210可藉由介電材料(如，介電層208與介電層214)而彼此隔離設置。介電層218覆蓋堆疊結構SS2與接觸窗216。接觸窗220位於介電層218中，且分別電性連接於導體層210中的最上層與接觸窗216。
此外，積體電路結構20中的各構件的材料、形成方法與功效等，已於上述實施例中進行詳盡地說明，所以於此不再重複說明。
綜上所述，在上述實施例所提出的積體電路結構及其製造方法中，開口貫穿導體層，位於開口中的接觸窗的底部位於不同高度位置，且接觸窗與導體層以一對一的方式進行電性連接。藉此，積體電路結構不必形成需要以大量光罩進行製作的階梯狀接墊結構，即可使接觸窗分別連接到堆疊結構中的不同導體層，因此可有效地降低製程所需的光罩數量，進而降低製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20‧‧‧積體電路結構
100、200‧‧‧基底
102、110、116、120、202、208、214、218‧‧‧介電層
104、204‧‧‧犧牲層
106、206‧‧‧開口
108‧‧‧隔離層
112、210‧‧‧導體層
114a~114d、212a~212d‧‧‧接觸窗開口
118、122、216、220、CT‧‧‧接觸窗
D1、D2、D3‧‧‧間距
P‧‧‧接墊
SS1、SS2‧‧‧堆疊結構
W1、W2‧‧‧寬度
圖1A至圖1L為本發明一實施例的積體電路結構的製造流程剖面圖。 圖2為傳統階梯狀接墊結構與接觸窗的上視圖。 圖3A與圖3B分別為本發明一實施例與另一實施例的圖1K中的接觸窗的上視圖。 圖4A至圖4J為本發明另一實施例的積體電路結構的製造流程剖面圖。

Claims (20)

  1. 一種積體電路結構，包括： 基底； 堆疊結構，設置於所述基底上，且包括交錯堆疊設置的多個第一介電層與多個導體層，其中所述堆疊結構具有貫穿所述多個導體層的多個開口；以及 多個第一接觸窗，位於所述多個開口中，其中所述多個第一接觸窗的底部位於不同高度位置，所述多個第一接觸窗與所述多個導體層以一對一的方式進行電性連接，且互不電性連接的所述多個第一接觸窗與所述多個導體層彼此隔離設置。
  2. 如申請專利範圍第1項所述的積體電路結構，其中所述多個導體層的材料包括摻雜多晶矽或金屬。
  3. 如申請專利範圍第1項所述的積體電路結構，其中所述多個第一接觸窗的排列方式包括二維排列或一維排列。
  4. 如申請專利範圍第1項所述的積體電路結構，更包括： 多個第二介電層，設置於所述多個開口中，其中所述多個第一接觸窗位於所述多個第二介電層上。
  5. 如申請專利範圍第1項所述的積體電路結構，更包括： 多個第三介電層，設置於所述多個開口中，且位於所述多個導體層與所述多個第一接觸窗之間，其中所述多個第三介電層的底部位於不同高度位置。
  6. 如申請專利範圍第5項所述的積體電路結構，更包括： 多個隔離層，其中每個隔離層設置於相鄰兩個第一介電層之間，且所述多個隔離層中的一部分位於所述多個導體層與所述多個第三介電層之間。
  7. 如申請專利範圍第5項所述的積體電路結構，其中每個第三介電層更延伸至相鄰兩層第一介電層之間。
  8. 如申請專利範圍第1項所述的積體電路結構，其中所述多個第一接觸窗不電性連接至所述多個導體層中的最上層。
  9. 如申請專利範圍第8項所述的積體電路結構，更包括： 多個第二接觸窗，分別電性連接於所述多個導體層中的最上層與所述多個第一接觸窗。
  10. 如申請專利範圍第9項所述的積體電路結構，更包括： 第四介電層，覆蓋所述堆疊結構與所述多個第一接觸窗，且所述多個第二接觸窗位於所述第四介電層中。
  11. 一種積體電路結構的製造方法，包括： 於基底上形成堆疊結構，其中所述堆疊結構包括交錯堆疊設置的多個第一介電層與多個導體層，且具有貫穿所述多個導體層的多個開口；以及 於所述多個開口中形成多個第一接觸窗，其中所述多個第一接觸窗的底部位於不同高度位置，所述多個第一接觸窗與所述多個導體層以一對一的方式進行電性連接，且互不電性連接的所述多個第一接觸窗與所述多個導體層彼此隔離設置。
  12. 如申請專利範圍第11項所述的積體電路結構的製造方法，其中所述堆疊結構的形成方法包括： 於所述基底上交錯地形成所述多個第一介電層與多個犧牲層； 於所述多個第一介電層與所述多個犧牲層中形成所述多個開口； 形成填入所述多個開口的多個第二介電層；以及 將所述多個犧牲層替換成所述多個導體層。
  13. 如申請專利範圍第12項所述的積體電路結構的製造方法，其中所述多個第一接觸窗的形成方法包括： 對所述多個第二介電層進行多道微影蝕刻製程，而形成具有不同深度的多個接觸窗開口； 於所述多個接觸窗開口的側壁上形成多個第三介電層，其中所述多個第三介電層的底部位於不同高度位置； 移除所述多個第三介電層下方的所述多個第二介電層的一部分，而暴露出所述多個導體層中的一部分；以及 於所述多個接觸窗開口中形成所述多個第一接觸窗。
  14. 如申請專利範圍第13項所述的積體電路結構的製造方法，每個接觸窗開口是由所述多道微影蝕刻製程中的至少一道微影蝕刻製程所形成。
  15. 如申請專利範圍第13項所述的積體電路結構的製造方法，其中所述每個第三介電層更延伸至相鄰兩層第一介電層之間。
  16. 如申請專利範圍第15項所述的積體電路結構的製造方法，其中更包括： 於形成所述多個接觸窗開口之後，且於形成所述多個第三介電層之前，移除由所述多個接觸窗開口所暴露出的所述多個導體層的一部分，而使得每個接觸窗開口延伸至相鄰兩個第一介電層之間。
  17. 如申請專利範圍第12項所述的積體電路結構的製造方法，更包括： 於形成所述多個第二介電層之前，移除所述多個犧牲層的一部分，而使得每個開口延伸至相鄰兩個第一介電層之間。
  18. 如申請專利範圍第17項所述的積體電路結構的製造方法，更包括： 在每個開口延伸至相鄰兩個第一介電層之間的延伸部分中形成隔離層。
  19. 如申請專利範圍第11項所述的積體電路結構的製造方法，其中所述多個第一接觸窗不電性連接至所述多個導體層中的最上層。
  20. 如申請專利範圍第19項所述的積體電路結構的製造方法，其中更包括： 形成覆蓋所述堆疊結構與所述多個第一接觸窗的第四介電層；以及 於所述第四介電層中形成多個第二接觸窗，其中所述多個第二接觸窗分別電性連接於所述多個導體層中的最上層與所述多個第一接觸窗。
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