CN110931457A - 包括多堆叠结构的半导体器件 - Google Patents

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Abstract

一种半导体器件包括具有单元区域和与单元区域相邻的连接区域的衬底。下堆叠结构和上堆叠结构设置在衬底上。沟道结构设置为穿过上堆叠结构和下堆叠结构。多个下互连层中最上面的下互连层中包括的下延伸线部分和多个上互连层中最下面的上互连层中包括的上延伸线部分之间的距离小于多个下互连层中最上面的下互连层中包括的下栅电极部分与多个上互连层中最下面的上互连层中包括的上栅电极部分之间的距离。

Description

包括多堆叠结构的半导体器件
相关申请的交叉引用
本申请要求于2018年9月19日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2018-0112039的优先权，其公开内容通过引用全部合并于此。
技术领域
本发明构思的示例实施例涉及具有多堆叠结构的半导体器件和/或形成这种半导体器件的方法。
背景技术
使用多堆叠结构的技术已用于增加半导体器件的集成密度。可以设置沟道结构以穿过多堆叠结构。多堆叠结构可以包括彼此交替地堆叠的多个绝缘层和多个互连层。多个互连层中的每一个可以包括焊盘部分。由于竖直堆叠的多个互连层的数量的增加，形成焊盘部分的工艺变得复杂和困难。
发明内容
本发明构思的一些示例实施例涉及提供半导体器件和/或形成半导体器件的方法，半导体器件提供集成密度的提高并且具有改善的电特性。
根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括在所述单元区域中的下栅电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括在所述单元区域中的上栅电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸；以及穿过所述上堆叠结构和所述下堆叠结构的沟道结构。所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上互连层中最下面的上互连层中包括的上延伸线部分之间的第一距离可以小于所述多个下互连层中最上面的下互连层中包括的下栅电极部分与所述多个上互连层中最下面的上互连层中包括的上栅电极部分之间的第二距离。
根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；下堆叠结构，包括在所述衬底上彼此交替地堆叠的多个下绝缘层和多个下互连层，所述多个下互连层中的每一个包括在所述单元区域中的下电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下电极部分延伸；上堆叠结构，包括在所述下堆叠结构上彼此交替地堆叠的多个上绝缘层和多个上互连层，所述多个上互连层中的每一个包括在所述单元区域中的上电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上电极部分延伸；以及沟道结构，穿过所述上堆叠结构和所述下堆叠结构。所述多个下互连层中最上面的下互连层的下延伸线部分或者所述多个上互连层中最下面的上互连层的上延伸线部分中的至少一个可以包括靠近所述单元区域的第一倾斜区域。
根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；在所述连接区域中的多条延伸线，所述多条延伸线顺序地堆叠在所述衬底上；在所述单元区域中的多个栅电极，所述多个栅电极顺序地堆叠在所述衬底上，所述多个栅电极分别连接到所述多条延伸线中的对应延伸线，以形成多个互连层；在所述多个互连层之间交替的多个绝缘层，所述多条延伸线中两条相邻延伸线的对之间的第一距离基本上彼此相等，并且所述多个栅电极中两个相邻栅电极的对之间的距离中的至少一个大于第一距离；以及沟道结构，穿过所述多个栅电极。
根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括在所述单元区域中的下栅电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括在所述单元区域中的上栅电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸；穿过所述上堆叠结构和所述下堆叠结构的沟道结构；以及在所述连接区域中的至少一个中间间隔件结构，所述中间间隔件结构包括虚设互连层，所述虚设互连层包括至少一个虚设延伸线部分，所述至少一个虚设延伸线部分在所述上堆叠结构和所述下堆叠结构之间，所述中间间隔件结构与所述多个下绝缘层或所述多个上绝缘层中的至少一个的侧表面接触，所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第一距离、所述虚设延伸线部分的厚度以及所述多个上互连层中的两个相邻上互连层的上延伸线部分之间的第二距离基本上彼此相等。
附图说明
图1是示出了根据本发明构思的示例实施例的半导体器件的截面图。
图2是示出了根据本发明构思的示例实施例的半导体器件的平面图布局。
图3至图8是图1的相应部分的局部放大图。
图9至图15是示出了根据本发明构思的一些示例实施例的半导体器件的截面图。
图16至图18和图25至图42是示出了根据本发明构思的示例实施例的形成半导体器件的方法的截面图。
图19至图24是图18的一部分的局部视图，用于详细说明图18所示的工艺。
具体实施方式
尽管在示例实施例的描述中使用术语“相同”或“相等”，但是应当理解可以存在一些不精确性。因此，当一个元件被称为与另一个元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。
当在本说明书中与数值相结合地使用术语“约”或“基本上(相等或相同)”时，意图是相关数值包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精确，但是该形状的宽容度在本公开的范围内。
将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分加以区分。因此，在不脱离示例实施例的教义的前提下，以下提到的第一元件、组件、区域、层或部分也可以称作第二元件、组件、区域、层或部分。
图1是示出了根据本发明构思的示例实施例的半导体器件的截面图。图2是示出了根据本发明构思的示例实施例的半导体器件的平面图布局。图1可以是沿图2的线I-I’截取的截面图。图3至图8是图1的相应部分的局部放大图。根据本发明构思的一些示例实施例的半导体器件可以包括非易失性存储器(例如，竖直NAND(VNAND)或三维(3D)闪存)。根据本发明构思的一些示例实施例的半导体器件可以采用外围上单元(COP)结构。
参考图1，根据示例实施例的半导体器件可以包括衬底21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下掩埋导电层31、第二绝缘层32、中间掩埋导电层33、源极模层34、替换导线35、支撑板37、第三绝缘层38、第四绝缘层41、第五绝缘层43、下堆叠结构50、上堆叠结构70、多个下沟道孔89H1、多个上沟道孔89H2、多个沟道结构89、多个单元接触插塞91、多个位插塞93、多个上电路互连95、多条位线97和下间隔件113。
衬底21可以包括单元区域CE以及与单元区域CE相邻的连接区域EX。连接区域EX可以与单元区域CE连续。下堆叠结构50可以包括多个下绝缘层LIL1、LIL2和LILN以及多个下互连层LCL1、LCL2和LCLN，它们彼此交替地堆叠。多个下互连层LCL1、LCL2和LCLN中的每一个可以包括下栅电极部分LG、下延伸线部分LE和下焊盘部分LP。下延伸线部分LE可以连接在下栅电极部分LG和下焊盘部分LP之间。上堆叠结构70可以包括多个上绝缘层UIL1、UIL2和UILN以及多个上互连层UCL1、UCL2和UCLN，它们彼此交替地堆叠。多个上互连层UCL1、UCL2和UCLN中的每一个可以包括上栅电极部分UG、上延伸线部分UE和上焊盘部分UP。上延伸线部分UE可以连接在上栅电极部分UG和上焊盘部分UP之间。多个沟道结构89中的每一个可以包括信息存储图案85、沟道图案86、芯图案87和位焊盘88。
在示例实施例中，替换导线35可以对应于公共源极线(CSL)。与下堆叠结构50的底端相邻的多个下互连层LCL1、LCL2和LCLN中的一些可以对应于栅极感应漏极泄漏(GIDL)控制线、地选择线(GSL)或源极选择线(SSL)。多个下互连层LCL1、LCL2和LCLN以及多个上互连层UCL1、UCL2和UCLN中的一些可以对应于字线。与上堆叠结构70的顶端相邻的多个上互连层UCL1、UCL2和UCLN中的一些可以对应于GIDL控制线、串选择线(SSL)或漏极选择线(DSL)。
参考图2，根据示例实施例的半导体器件可以包括单元区域CE、连接区域EX、多个隔离沟槽46、选择线隔离图案47、下堆叠结构50、上堆叠结构70、多个沟道结构89和多个单元接触插塞91。
下堆叠结构50和上堆叠结构70可以限定在多个隔离沟槽46之间。选择线隔离图案47可以设置在多个隔离沟槽46之间。选择线隔离图案47可以穿过单元区域CE并延伸到连接区域EX中。在示例实施例中，多个隔离沟槽46可以用作字线切割图案。
图3是图1的部分III的局部放大图。参考图3，下间隔件113可以包括与单元区域CE和连接区域EX之间的边界相邻形成的倾斜侧表面。穿过下间隔件113的上端(例如，顶端或上拐角)和下端(例如，下拐角)的直线可以相对于与衬底21的表面平行的水平线形成第一倾斜角θ1。第一倾斜角θ1可以是60°或更小(例如，1°至60°之间的角度)。例如，第一倾斜角θ1可以是约45°。
图4是图1的部分III的局部放大图。参考图4，下间隔件113的侧表面可以形成为具有阶梯形状。
图5是图1的部分III的局部放大图。参考图5，下间隔件113的侧表面可以形成为具有平缓弯曲的表面，该表面包括一个或多个拐点。
图6是图1的部分VI的局部放大图。参考图6，源极模层34可以包括顺序堆叠的下源极模层34A、中源极模层34M和上源极模层34B。在示例实施例中，下源极模层34A可以包括氧化硅，中源极模层34M可以包括氮化硅，并且上源极模层34B可以包括氧化硅。
图7是图1的部分VII的局部放大图。参考图7，信息存储图案85可以包括隧道绝缘层82、电荷存储层83和阻挡层84。阻挡层84可以围绕电荷存储层83的外部。阻挡层84可以是单层或多层结构。芯图案87可以是绝缘层(例如，氧化硅)或半导体层(例如，多晶硅)。沟道图案86可以包括半导体层(例如，多晶硅)。隧道绝缘层82可以包括绝缘层(例如，氧化硅)。电荷存储层83可以包括氮化硅。阻挡层84可以包括氧化硅、金属氧化物或其组合。
图8是图1的部分VIII的局部放大图。参考图8，与下延伸线部分LE的一端连续(或从下延伸线部分LE的一端延伸)的下焊盘部分LP可以包括与下延伸线部分LE相同的导电材料。如图8所示，在一些示例实施例中，下焊盘部分LP的厚度可以相对大于下延伸线部分LE的厚度。下焊盘部分LP和下延伸线部分LE的底表面可以基本上彼此共面。上延伸线部分UE和上焊盘部分UP可以呈现与下延伸线部分LE和下焊盘部分LP的形状相似的形状。下焊盘部分LP的顶表面和上焊盘部分UP的顶表面中的每一个可以在下延伸线部分LE的顶表面和上延伸线部分的顶表面中的每一个的上方，从而形成各自的凸起焊盘。
返回参考图1至图8，衬底21可以包括半导体衬底(例如，硅晶片)。器件隔离层23可以包括使用浅沟槽隔离(STI)工艺形成的绝缘层。器件隔离区23可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅(SiOCN)或其组合。多个晶体管25可以包括鳍型场效应晶体管(finFET)、多桥沟道晶体管、纳米线晶体管、竖直晶体管、凹槽沟道晶体管、3D晶体管、平面晶体管或其组合。多个外围电路互连29可以包括具有各种形状的水平互连和竖直互连。多个外围电路互连29可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。多个外围电路互连29可以连接到多个晶体管25。
第一绝缘层27可以覆盖器件隔离层23、多个晶体管25和多个外围电路互连29。第一绝缘层27、第二绝缘层32、第三绝缘层38、第四绝缘层41和第五绝缘层43中的每一个可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅(SiOCN)、低k介电材料、高k介电材料或其组合。
下掩埋导电层31可以设置在单元区域CE中。第二绝缘层32可以设置在连接区域EX中。下掩埋导电层31和第二绝缘层32可以设置在同一平面上。下掩埋导电层31可以电连接到多个外围电路互连29中的至少相应一个。下掩埋导电层31可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。
中间掩埋导电层33可以形成在下掩埋导电层31上。中间掩埋导电层33可以包括半导体层(例如，包括N型杂质的多晶硅)。替换导线35和源极模层34可以设置在中间掩埋导电层33上。替换导线35可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。在示例实施例中，替换导线35可以包括半导体层(例如，包括N型杂质的多晶硅)。替换导线35可以穿过信息存储图案85并且与沟道图案86的侧表面直接接触。支撑板37可以设置在替换导线35和源极模层34上。支撑板37可以包括半导体层(例如，多晶硅)。
第三绝缘层38可以形成在第二绝缘层32上。支撑板37可以覆盖单元区域CE并且部分地延伸到连接区域EX。第三绝缘层38可以设置在连接区域EX中。第三绝缘层38和支撑板37的顶表面可以基本上彼此共面。
下间隔件113可以在连接区域EX中设置在衬底21上。在示例实施例中，下间隔件113可以设置在下堆叠结构50和第三绝缘层38之间。下间隔件113可以部分地在下堆叠结构50和支撑板37之间延伸。下间隔件113可以呈现如参考图3至图5描述的各种侧面轮廓。由于下间隔件113的倾斜侧表面，多个下互连层LCL1、LCL2和LCLN可以形成为具有相对均匀的厚度。
下堆叠结构50可以设置在支撑板37和下间隔件113上。多个下绝缘层LIL1、LIL2和LILN中的最下层LIL1可以与支撑板37和下间隔件113直接接触。下栅电极部分LG可以设置在单元区域CE中。下焊盘部分LP可以设置在连接区域EX中。下延伸线部分LE可以设置在下栅电极部分LG和下焊盘部分LP之间的连接区域EX中。下延伸线部分LE和下焊盘部分LP可以与下间隔件113重叠。
每个下延伸线部分LE可以设置在比对应的下栅电极部分LG高的水平处。每个下延伸线部分LE的底表面可以设置在比对应的下栅电极部分LG的底表面高的水平处。每个下焊盘部分LP的底表面可以设置在与对应的下延伸线部分LE的底表面基本相同的水平处。
多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以设置在单元区域CE中并且部分地在连接区域EX中延伸。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的顶表面可以与多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE的顶表面基本上共面。
上堆叠结构70可以设置在下堆叠结构50上。多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN和多个下互连层LCL1、LCL2和LCLN中的最上层LCLN直接接触。多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE的顶表面直接接触。
上栅电极部分UG可以设置在单元区域CE中。上焊盘部分UP可以设置在连接区域EX中。上延伸线部分UE可以设置在上栅电极部分UG和上焊盘部分UP之间的连接区域EX中。每个上延伸线部分UE可以设置在与对应的上栅电极部分UG相同的水平处。每个上焊盘部分UP的底表面可以设置在与对应的上延伸线部分UE的底表面相同的水平处。
下焊盘部分LP和上焊盘部分UP可以在连接区域EX中彼此偏移对准。下焊盘部分LP和上焊盘部分UP可以呈现阶梯形式。第四绝缘层41可以覆盖下焊盘部分LP和上焊盘部分UP。
在单元区域CE中，多个下沟道孔89H1可以设置为穿过下堆叠结构50、支撑板37和替换导线35。在单元区域CE中，多个上沟道孔89H2可以设置为穿过上堆叠结构70并且连通性地耦接到或连接到多个下沟道孔89H1。多个沟道结构89可以形成在多个下沟道孔89H1和多个上沟道孔89H2内。
多个下沟道孔89H1和多个上沟道孔89H2之间的边界可以与下堆叠结构50和上堆叠结构70之间的边界基本上共面。多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE与多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1之间的边界、多个下绝缘层LIL1、LIL2和LILN中的最上层LILN与多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1之间的边界、以及多个下沟道孔89H1与多个上沟道孔89H2之间的边界可以基本上彼此共面。
第五绝缘层43可以设置在上堆叠结构70和第四绝缘层41上。多个单元接触插塞91可以设置为穿过第五绝缘层43和第四绝缘层41并且与下焊盘部分LP和上焊盘部分UP接触。多个位插塞93可以设置为穿过第五绝缘层43并且与位焊盘88接触。多个上电路互连95和多条位线97可以形成在第五绝缘层43上。多个上电路互连95可以与多个单元接触插塞91接触。多条位线97可以与多个位插塞93接触。多个下互连层LCL1、LCL2和LCLN、多个上互连层UCL1、UCL2和UCLN、多个单元接触插塞91、多个位插塞93、多个上电路互连95和多条位线97中的每一个可以包括导电层(例如，金属、金属硅化物、金属氮化物、金属氧化物、导电碳、多晶硅或其组合)。
多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以比其他层LIL1和LIL2中的每一个厚。在单元区域CE中，多个下互连层LCL1、LCL2和LCLN中的最上层LCLN与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1之间的距离可以大于多个下互连层LCL1、LCL2和LCLN之间的距离中的每一个和多个上互连层UCL1、UCL2和UCLN之间的距离中的每一个。在连接区域EX中，多个下互连层LCL1、LCL2和LCLN之间的距离中的每一个、多个上互连层UCL1、UCL2和UCLN之间的距离中的每一个和多个下互连层LCL1、LCL2和LCLN中的最上层LCLN与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1之间的距离可以彼此相等。
在示例实施例中，多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的上延伸线部分UE之间的距离可以小于多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下栅电极部分LG与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的上栅电极部分UG之间的距离。下延伸线部分LE之间的距离中的每一个、上延伸线部分UE之间的距离中的每一个以及多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的上延伸线部分UE之间的距离可以彼此基本上相等。
在示例实施例中，上栅电极部分UG之间的距离可以基本上等于下栅电极部分LG之间的距离。多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下栅电极部分LG与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的上栅电极部分UG之间的距离可以大于下栅电极部分LG之间的距离。
在示例实施例中，多个下绝缘层LIL1、LIL2和LILN以及多个上绝缘层UIL1、UIL2和UILN可以被解释为多个绝缘层LIL1、LIL2、LILN、UIL1、UIL2和UILN。多个下互连层LCL1、LCL2和LCLN以及多个上互连层UCL1、UCL2和UCLN可以被解释为多个互连层LCL1、LCL2、LCLN、UCL1、UCL2和UCLN。下栅电极部分LG和上栅电极部分UG可以被解释为多个栅电极部分LG和UG。下延伸线部分LE和上延伸线部分UE可以被解释为多个延伸线部分LE和UE。下焊盘部分LP和上焊盘部分UP可以被解释为多个焊盘部分LP和UP。
多个沟道结构89可以穿过多个绝缘层LIL1、LIL2、LILN、UIL1、UIL2和UILN以及多个栅电极LG和UG。多个延伸线部分LE和UE之间的距离可以彼此基本上相等。多个栅电极部分LG和UG之间的距离中的至少一个可以大于多个延伸线部分LE和UE之间的距离中的每一个。可以与下沟道孔89H1和上沟道孔89H2之间的边界相邻的多个绝缘层LIL1、LIL2、LILN、UIL1、UIL2和UILN中的至少一个可以具有比多个延伸线部分LE和UE之间的距离大的厚度。
图9至图15是沿图2的线I-I’截取的半导体器件的截面图，示出了根据本发明构思的一些示例实施例的半导体器件。
参考图9，源极模层34和替换导线35可以设置在衬底21上。支撑板37可以设置在源极模层34和替换导线35上。多个沟道结构89可以穿过上堆叠结构70、下堆叠结构50、支撑板37和替换导线35。
参考图10，源极模层34、替换导线35和第三绝缘层38可以设置在衬底21上。支撑板37可以设置在源极模层34和替换导线35上。支撑板37和源极模层34的侧表面可以与第三绝缘层38的侧表面接触。
参考图11，多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的厚度可以相对大于多个下绝缘层LIL1、LIL2和LILN中除最上层LILN之外的其他层LIL1和LIL2中的每一个的厚度。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以部分地覆盖多个下互连层LCL1、LCL2和LCLN中的最上层LCLN。下栅电极部分LG、下延伸线部分LE和下焊盘部分LP的底表面可以基本上彼此共面。
多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以覆盖下栅电极部分LG并且部分地在下延伸线部分LE上延伸。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以包括与单元区域CE和连接区域EX之间的边界相邻的倾斜侧表面。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的倾斜侧表面可以具有与参考图3至图5描述的下间隔件113的轮廓相似的轮廓。
多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN以及多个下互连层LCL1、LCL2和LCLN中的最上层LCLN直接接触。多个下互连层LCL1、LCL2和LCLN中的最上层LCLN的下延伸线部分LE可以与多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1直接接触。
上延伸线部分UE和上焊盘部分UP的底表面可以设置在比上栅电极部分UG的底表面低的水平处。下延伸线部分LE之间的距离、上延伸线部分UE之间的距离以及多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的上延伸线部分UE之间的距离可以基本上彼此相等。
参考图12，多个上绝缘层UIL1A、UIL1B、UIL2和UILN可以包括第一层UIL1A和第二层UIL1B。第一层UIL1A和第二层UIL1B可以构成多个上绝缘层UIL1A、UIL1B、UIL2和UILN中的最下层。第一层UIL1A可以设置在多个下绝缘层LIL1、LIL2和LILN中的最上层LILN上。第一层UIL1A可以设置在下栅电极部分LG和上栅电极部分UG之间。第二层UIL1B可以覆盖第一层UIL1A并且延伸到连接区域EX。第二层UIL1B的厚度可以基本上等于下延伸线部分LE之间的距离。上延伸线部分UE和上焊盘部分UP的底表面可以设置在比上栅电极部分UG的底表面低的水平处。
参考图13，多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以在下栅电极部分LG和上栅电极部分UG之间相对厚并且在下延伸线部分LE和上延伸线部分UE之间相对薄。上延伸线部分UE和上焊盘部分UP的底表面可以设置在比上栅电极部分UG的底表面低的水平处。
参考图14，第一中间间隔件结构123可以设置在下堆叠结构50和上堆叠结构70之间的连接区域EX中。第一中间间隔件结构123可以包括第一虚设绝缘层124和设置在第一虚设绝缘层124上的第一虚设互连层125。第一虚设互连层125可以包括虚设延伸线部分DE和连接到虚设延伸线部分DE的虚设焊盘部分DP。
多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以覆盖单元区域CE并且部分地延伸到连接区域EX中。第一中间间隔件结构123可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的侧表面接触。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的顶表面可以与虚设延伸线部分DE和第一虚设绝缘层124的顶表面基本上共面。下延伸线部分LE中的相应两个相邻下延伸线部分之间的距离、虚设延伸线DE的厚度以及上延伸线部分UE中的相应两个相邻上延伸线部分之间的距离可以基本上彼此相等。
多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下栅电极部分LG与多个上互连层UCL1、UCL2和UCLN中的最下层UCL1中包括的最上栅电极UG之间的距离可以大于相邻的一对下延伸线部分LE之间的距离。第一虚设绝缘层124可以设置在多个下互连层LCL1、LCL2和LCLN中的最上层LCLN中包括的下延伸线部分LE与虚设延伸线部分DE之间。第一虚设绝缘层124的厚度可以基本上等于相邻的一对下延伸线部分LE之间的距离。
参考图15，多个上绝缘层UIL1A、UIL1B、UIL2和UILN可以包括第一层UIL1A和第二层UIL1B。第一中间间隔件结构123可以设置在下堆叠结构50和上堆叠结构70之间的连接区域EX中，并且第二中间间隔件结构133可以设置在第一中间间隔件结构123上。第二中间间隔件结构133可以包括第二虚设绝缘层134和设置在第二虚设绝缘层134上的第二虚设互连层135。第一虚设互连层125和第二虚设互连层135中的每一个可以包括虚设延伸线部分DE和连接到虚设延伸线部分DE的虚设焊盘部分DP。第一虚设绝缘层124和第二虚设绝缘层134中的每一个的厚度可以基本上等于相邻的一对下延伸线部分LE之间的距离。
图16至图18和图25至图31是沿图2的线I-I’截取的截面图，示出了根据本发明构思的实施例的形成半导体器件的方法。图19至图24是图18的一部分的局部图以详细说明图18中所示的工艺。
参考图16，源极模层34和支撑板37可以顺序地形成在具有单元区域CE和连接区域EX的衬底21上。源极模层34可以包括上面参考图6描述的多个层。支撑板37可以覆盖源极模层34。
参考图17，下间隔件113可以形成在支撑板37上。下间隔件113可以包括单层或多层结构。
参考图18，可以使用图案化工艺部分地去除下间隔件113，以暴露单元区域CE中的支撑板37。下间隔件113可以保留在连接区域EX中。
参考图19，下间隔件113可以包括多个下间隔件层113A、113B、113C和113D。多个下间隔件层113A、113B、113C和113D中的每一个可以包括绝缘层(例如，氧化硅、氮化硅和氮氧化硅)、半导体层(例如，多晶硅)、导电层(例如，金属、金属氮化物和金属氧化物)或其组合。在示例实施例中，下间隔件113可以包括顺序堆叠的第一下间隔件层113A、第二下间隔件层113B、第三下间隔件层113C和第四下间隔件层113D。掩模图案113M可以形成在第四下间隔件层113D上。第四下间隔件层113D的顶表面可以部分地暴露在掩模图案113M的外部。
参考图20，可以使用掩模图案113M作为蚀刻掩模来蚀刻第四下间隔件层113D，从而部分地暴露第三下间隔件层113C。
参考图21，可以部分地去除掩模图案113M以部分地暴露第四下间隔件层113D的顶表面。可以使用修整工艺或回拉工艺来执行掩模图案113M的部分去除。
参考图22，可以使用掩模图案113M作为蚀刻掩模来蚀刻第四下间隔件层113D和第三下间隔件层113C，从而部分地暴露第三下间隔件层113C和第二下间隔件层113B。
参考图23，可以重复参考图20至图22描述的过程以部分地暴露支撑板37的顶表面。
参考图24，可以去除掩模图案113M以暴露下间隔件113。下间隔件113的侧表面可以具有阶梯形状。在示例实施例中，下间隔件113的侧表面可以具有图3至图5所示的各种轮廓。
参考图25，初步下堆叠结构50T可以形成在具有下间隔件113的衬底21上。初步下堆叠结构50T可以覆盖单元区域CE和连接区域EX。初步下堆叠结构50T可以包括多个下绝缘层LIL1、LIL2和LILN以及多个下牺牲层51、52和5N，它们彼此交替地堆叠。
多个下牺牲层51、52和5N可以包括相对于多个下绝缘层LIL1、LIL2和LILN具有蚀刻选择性的材料。例如，多个下绝缘层LIL1、LIL2和LILN可以包括氧化物，例如氧化硅，并且多个下牺牲层51、52和5N可以包括氮化物，例如氮化硅。初步下堆叠结构50T的最下层LIL1可以是多个下绝缘层LIL1、LIL2和LILN中的最下层LIL1，并且初步下堆叠结构50T的最上层LILN可以是多个下绝缘层LIL1、LIL2和LILN中的最上层LILN。多个下绝缘层LIL1、LIL2和LILN中的最下层LIL1可以在单元区域CE中与支撑板37直接接触，并且可以在连接区域EX中与下间隔件113直接接触。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以比多个下绝缘层LIL1、LIL2和LILN中的每个其他层LIL1和LIL2厚。
参考图26，可以使用平坦化工艺在连接区域EX中暴露多个下牺牲层51、52和5N中的最上层5N。多个下沟道孔89H1可以形成在单元区域CE中，以竖直地穿过初步下堆叠结构50T、支撑板37和源极模层34。可以在多个下沟道孔89H1内部形成沟道牺牲层62。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以保留在单元区域CE中。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN、多个下牺牲层51、52和5N中的最上层5N和沟道牺牲层62的顶表面可以暴露在相同的平面上。
沟道牺牲层62可以包括相对于初步下堆叠结构50T、支撑板37、源极模层34和衬底21具有蚀刻选择性的材料。例如，沟道牺牲层62可以包括金属、金属氮化物、金属氧化物、多晶硅、氧化硅、氮化硅、氮氧化硅或其组合。
参考图27，可以在初步下堆叠结构50T上形成初步上堆叠结构70T。初步上堆叠结构70T可以覆盖单元区域CE和连接区域EX。初步上堆叠结构70T可以包括多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N，它们彼此交替地堆叠。
多个上牺牲层71、72和7N可以包括相对于多个上绝缘层UIL1、UIL2和UILN具有蚀刻选择性的材料。多个上绝缘层UIL1、UIL2和UILN可以包括与多个下绝缘层LIL1、LIL2和LILN相同的材料。多个上牺牲层71、72和7N可以包括与多个下牺牲层51、52和5N相同的材料。
初步上堆叠结构70T的最下层UIL1可以是多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1，并且初步上堆叠结构70T的最上层UILN可以是多个上绝缘层UIL1、UIL2和UILN中的最上层UILN。多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN以及多个下牺牲层51、52和5N中的最上层5N直接接触。
在连接区域EX中，多个下牺牲层51、52和5N之间的距离中的每一个、多个上牺牲层71、72和7N之间的距离中的每一个以及多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以基本上彼此相等。在单元区域CE中，多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以相对大于多个下牺牲层51、52和5N之间的距离中的每一个和多个上牺牲层71、72和7N之间的距离中的每一个。
参考图28，多个下绝缘层LIL1、LIL2和LILN、多个下牺牲层51、52和5N、多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N可以被部分地去除以形成多个初步下焊盘部分TLP和多个初步上焊盘部分TUP。第四绝缘层41可以形成在多个初步下焊盘部分TLP和多个初步上焊盘部分TUP上。
多个初步下焊盘部分TLP和多个初步上焊盘部分TUP可以在连接区域EX中顺序地彼此偏移对准。多个初步下焊盘部分TLP和多个初步上焊盘部分TUP中的每一个可以与多个下牺牲层51、52和5N和多个上牺牲层71、72和7N中的相应一个的侧表面连续。初步下焊盘部分TLP和多个初步上焊盘TUP中的每一个焊盘部分的底表面可以与多个下牺牲层51、52和5N和多个上牺牲层71、72和7N中的相应一个的底表面基本上共面。多个初步下焊盘部分TLP和多个初步上焊盘部分TUP可以呈现阶梯形式。
在连接区域EX中，由于多个下牺牲层51、52和5N之间的距离中的每一个、多个上牺牲层71、72和7N之间的距离中的每一个以及多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离基本上彼此相等，因此形成多个初步下焊盘部分TLP和多个初步上焊盘部分TUP的工艺可以简化。
参考图29，在单元区域CE中，多个上沟道孔89H2可以形成为穿过初步上堆叠结构70T并与多个下沟道孔89H1连通。沟道牺牲层62可以暴露在多个上沟道孔89H2的底部。
参考图30，可以去除沟道牺牲层62，使得多个下沟道孔89H1可以与多个上沟道孔89H2连通(或连通性地耦接或连接)。多个沟道结构89可以形成在多个下沟道孔89H1和多个上沟道孔89H2内部。多个沟道结构89中的每一个可以包括信息存储图案85、沟道图案86、芯图案87和位焊盘88。位焊盘88可以包括半导体层(例如，多晶硅)。例如，位焊盘88可以包括N型多晶硅层。在示例实施例中，位焊盘88可以用作漏极区域。
参考图31，可以部分地去除源极模层34以形成替换导线35。源极模层34可以保留在连接区域EX中。替换导线35可以形成在单元区域CE中。替换导线35的侧表面可以与源极模层34的侧表面直接接触。替换导线35可以穿过信息存储图案85并且与沟道图案86的侧表面直接接触。
可以去除多个下牺牲层51、52和5N以及多个上牺牲层71、72和7N，以形成多个下互连层LCL1、LCL2和LCLN以及多个上互连层UCL1、UCL2和UCLN。彼此交替地堆叠的多个下绝缘层LIL1、LIL2和LILN以及多个下互连层LCL1、LCL2和LCLN可以构成下堆叠结构50。彼此交替地堆叠的多个上绝缘层UIL1、UIL2和UILN以及多个上互连层UCL1、UCL2、UCLN可以构成上堆叠结构70。
返回参考图9，可以在上堆叠结构70和第四绝缘层41上形成第五绝缘层43。多个单元接触插塞91可以形成为穿过第五绝缘层43和第四绝缘层41并且与下焊盘部分LP和上焊盘部分UP接触。多个位插塞93可以形成为穿过第五绝缘层43并且与位焊盘88接触。可以在第五绝缘层43上形成多个上电路互连95和多条位线97。
图32和图33是沿图2的线I-I’截取的截面图，示出了根据本发明构思的实施例的形成半导体器件的方法。
参考图32，源极模层34和支撑板37可以顺序地形成在衬底21上。可以在具有支撑板37的衬底21上形成初步下堆叠结构50T。初步下堆叠结构50T可以覆盖单元区域CE和连接区域EX。初步下堆叠结构50T可以包括多个下绝缘层LIL1、LIL2和LILN以及多个下牺牲层51、52和5N，它们彼此交替地堆叠。
多个下沟道孔89H1可以形成在单元区域CE中，以竖直地穿过初步下堆叠结构50T、支撑板37和源极模层34。可以在多个下沟道孔89H1内部形成沟道牺牲层62。可以部分地去除多个下绝缘层LIL1、LIL2和LILN中的最上层LILN，以暴露连接区域EX中的多个下牺牲层51、52和5N中的最上层5N。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以保留在单元区域CE中。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以比多个下绝缘层LIL1、LIL2和LILN中的每个其他层LIL1和LIL2相对更厚。
部分地去除多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的工艺可以包括与参考图18至图24描述的工艺相同或基本相似的工艺。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以包括与单元区域CE和连接区域EX之间的边界相邻的倾斜侧表面。
参考图33，可以在初步下堆叠结构50T上形成初步上堆叠结构70T。初步上堆叠结构70T可以包括多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N，它们彼此交替地堆叠。多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN以及多个下牺牲层51、52和5N中的最上层5N直接接触。
可以部分地去除多个下绝缘层LIL1、LIL2和LILN、多个下牺牲层51、52和5N、多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N，以形成多个初步下焊盘部分TLP和多个初步上焊盘部分TUP。第四绝缘层41可以形成在多个初步下焊盘部分TLP和多个初步上焊盘部分TUP上。
在连接区域EX中，多个下牺牲层51、52和5N之间的距离中的每一个、多个上牺牲层71、72和7N之间的距离中的每一个以及多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以基本上彼此相等。在单元区域CE中，多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以相对大于多个下牺牲层51、52和5N之间的距离中的每一个和多个上牺牲层71、72和7N之间的距离中的每一个。
返回参考图11，多个上沟道孔89H2可以形成为与多个下沟道孔89H1连通。可以去除沟道牺牲层62，使得多个下沟道孔89H1可以与多个上沟道孔89H2连通。多个沟道结构89可以形成在多个下沟道孔89H1和多个上沟道孔89H2内部。
可以部分地去除源极模层34以形成替换导线35。可以去除多个下牺牲层51、52和5N以及多个上牺牲层71、72和7N，以形成多个下互连层LCL1、LCL2和LCLN以及多个上互连层UCL1、UCL2和UCLN。
图34至图37是沿图2的线I-I’截取的截面图，示出了根据本发明构思的实施例的形成半导体器件的方法。
参考图34，源极模层34、支撑板37、初步下堆叠结构50T、多个下沟道孔89H1、沟道牺牲层62和下间隔件113可以形成在衬底21上。初步下堆叠结构50T可以包括多个下绝缘层LIL1、LIL2和LILN以及多个下牺牲层51、52和5N，它们彼此交替地堆叠。第一上绝缘层UIL1可以形成在多个下绝缘层LIL1、LIL2和LILN中的最上层LILN和多个下牺牲层51、52和5N中的最上层5N上。第一上绝缘层UIL1的厚度可以相对大于多个下绝缘层LIL1、LIL2和LILN中除最上层LILN之外的每一个层的厚度。
参考图35，第一上绝缘层UIL1可以部分地凹陷，以减小连接区域EX中的第一上绝缘层UIL1的厚度。在连接区域EX中，第一上绝缘层UIL1的厚度可以基本上等于多个下绝缘层LIL1、LIL2和LILN中除最上层LILN之外的每一个层的厚度。
参考图36，多个其他上绝缘层UIL2和UILN以及多个上牺牲层71、72和7N可以在第一上绝缘层UIL1上彼此交替地堆叠。第一上绝缘层UIL1和多个其他上绝缘层UIL2和UILN可以构成多个上绝缘层UIL1、UIL2和UILN。第一上绝缘层UIL1可以对应于多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1。多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N可以构成初步上堆叠结构70T。
在连接区域EX中，多个下牺牲层51、52和5N之间的距离中的每一个、多个上牺牲层71、72和7N之间的距离中的每一个以及多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以基本上彼此相等。在单元区域CE中，多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以相对大于多个下牺牲层51、52和5N之间的距离中的每一个和多个上牺牲层71、72和7N之间的距离中的每一个。
参考图37，多个下绝缘层LIL1、LIL2和LILN、多个下牺牲层51、52和5N、多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N可以被部分地去除以形成多个初步下焊盘部分TLP和多个初步上焊盘部分TUP。第四绝缘层41可以形成在多个初步下焊盘部分TLP和多个初步上焊盘部分TUP上。
返回参考图13，多个上沟道孔89H2可以形成为与多个下沟道孔89H1连通。多个沟道结构89可以形成在多个下沟道孔89H1和多个上沟道孔89H2内部。可以部分地去除源极模层34以形成替换导线35。可以去除多个下牺牲层51、52和5N以及多个上牺牲层71、72和7N，以形成多个下互连层LCL1、LCL2和LCLN以及多个上互连层UCL1、UCL2和UCLN。
图38至图42是沿图2的线I-I’截取的截面图，示出了根据本发明构思的实施例的形成半导体器件的方法。
参考图38，源极模层34、支撑板37和初步下堆叠结构50T可以形成在衬底21上。初步下堆叠结构50T可以包括多个下绝缘层LIL1、LIL2和LILN以及多个下牺牲层51、52和5N，它们彼此交替地堆叠。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN的厚度可以相对大于多个下绝缘层LIL1、LIL2和LILN中的每个其他层LIL1和LIL2的厚度。
参考图39，可以部分地去除多个下绝缘层LIL1、LIL2和LILN中的最上层LILN，以在连接区域EX中暴露多个下牺牲层51、52和5N中的最上层5N。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN可以保留在单元区域CE中。
参考图40，初步中间间隔件结构123T可以形成在连接区域EX中的多个下牺牲层51、52和5N中的最上层5N上。初步中间间隔件结构123T可以包括第一虚设绝缘层124和设置在第一虚设绝缘层124上的第一虚设牺牲层125T。初步中间间隔件结构123T的形成可以包括执行多个薄膜形成工艺以及平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀工艺或其组合。多个下绝缘层LIL1、LIL2和LILN中的最上层LILN、第一虚设绝缘层124和第一虚设牺牲层125T的顶表面可以暴露在基本相同的平面上。
在连接区域EX中，第一虚设绝缘层124的厚度可以基本上等于多个下绝缘层LIL1、LIL2和LILN中除最上层LILN之外的其他层LIL1和LIL2中的每一个的厚度。第一虚设牺牲层125T的厚度可以基本上等于多个下牺牲层51、52和5N中的每一个的厚度。
参考图41，可以形成多个下沟道孔89H1和沟道牺牲层62。
参考图42，可以在初步下堆叠结构50T和初步中间间隔件结构123T上形成初步上堆叠结构70T。初步上堆叠结构70T可以包括多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N，它们彼此交替地堆叠。多个上绝缘层UIL1、UIL2和UILN中的最下层UIL1可以与多个下绝缘层LIL1、LIL2和LILN中的最上层LILN和第一虚设牺牲层125T直接接触。
可以部分地去除多个下绝缘层LIL1、LIL2和LILN、多个下牺牲层51、52和5N、第一虚设绝缘层124、第一虚设牺牲层125T、多个上绝缘层UIL1、UIL2和UILN以及多个上牺牲层71、72和7N，以形成多个初步下焊盘部分TLP、初步虚设焊盘部分TDP和多个初步上焊盘部分TUP。第四绝缘层41可以形成在多个初步下焊盘部分TLP、初步虚设焊盘部分TDP和多个初步上焊盘部分TUP上。
在连接区域EX中，多个下牺牲层51、52和5N之间的距离中的每一个、多个上牺牲层71、72和7N之间的距离中的每一个、多个下牺牲层51、52和5N中的最上层5N与第一虚设牺牲层125T之间的距离以及多个上牺牲层71、72和7N中的最下层71与第一虚设牺牲层125T之间的距离可以基本上彼此相等。在单元区域CE中，多个下牺牲层51、52和5N中的最上层5N与多个上牺牲层71、72和7N中的最下层71之间的距离可以相对大于多个下牺牲层51、52和5N之间的距离中的每一个和多个上牺牲层71、72和7N之间的距离中的每一个。
返回参考图14，多个上沟道孔89H2可以形成为与多个下沟道孔89H1连通。多个沟道结构89可以形成在多个下沟道孔89H1和多个上沟道孔89H2内部。可以部分地去除源极模层34以形成替换导线35。可以去除多个下牺牲层51、52和5N、第一虚设牺牲层125T和多个上牺牲层71、72和7N，以形成多个下互连层LCLl、LCL2和LCLN、第一虚设互连层125以及多个上互连层UCL1、UCL2和UCLN。第一虚设绝缘层124和第一虚设互连层125可以构成第一中间间隔件结构123。
根据本发明构思的公开示例实施例，上堆叠结构可以设置在下堆叠结构上。下堆叠结构的最上面的栅电极与上堆叠结构的最下面的栅电极之间的距离可以大于多条延伸线中的相应两个相邻延伸线之间的距离中的每一个。可以简化形成连接到多个延伸线部分的焊盘部分的工艺。因此，可以实现具有相对高的集成密度和/或改善的电特性的半导体器件。
尽管已经参考附图描述了本发明构思的一些示例实施例，但是本领域技术人员应当理解，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述示例实施例应被视为仅是描述性的而不是为了限制的目的。

Claims (25)

1.一种半导体器件，包括：
衬底，具有单元区域和与所述单元区域相邻的连接区域；
包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括：
在所述单元区域中的下栅电极部分，和
在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；
包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括：
在所述单元区域中的上栅电极部分，和
在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸，所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上互连层中最下面的上互连层中包括的上延伸线部分之间的第一距离小于所述多个下互连层中最上面的下互连层中包括的下栅电极部分与所述多个上互连层中最下面的上互连层中包括的上栅电极部分之间的第二距离；以及
穿过所述上堆叠结构和所述下堆叠结构的沟道结构。
2.根据权利要求1所述的半导体器件，其中，所述第一距离、所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第三距离、以及所述多个上互连层中的两个相邻上互连层的上延伸线部分之间的第四距离彼此相等。
3.根据权利要求1所述的半导体器件，其中，
所述多个上互连层中的两个相邻上互连层的上栅电极部分之间的第三距离等于所述多个下互连层中的两个相邻下互连层的下栅电极部分之间的第四距离，并且
所述第二距离大于所述第四距离。
4.根据权利要求1所述的半导体器件，其中，所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上绝缘层中最下面的上绝缘层直接接触。
5.根据权利要求1所述的半导体器件，其中，
所述下延伸线部分的底表面与所述下栅电极部分的底表面基本平行，所述下栅电极部分的底表面连接到所述下延伸线部分，并且
所述上延伸线部分的底表面低于所述上栅电极部分的底表面，所述上栅电极部分的底表面连接到所述上延伸线部分。
6.根据权利要求1所述的半导体器件，其中，
所述多个下绝缘层中最上面的下绝缘层位于所述多个下互连层中最上面的下互连层的下栅电极部分和所述多个上互连层中最下面的上互连层的上栅电极部分之间，并且
所述多个下绝缘层中最上面的下绝缘层的厚度大于所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第三距离。
7.根据权利要求1所述的半导体器件，其中，所述多个上绝缘层中最下面的上绝缘层包括：
在所述多个下互连层中最上面的下互连层的下栅电极部分与所述多个上互连层中最下面的上互连层的上栅电极部分之间的第一部分；以及
包括第一子部分和第二子部分的第二部分，所述第一子部分在所述第一部分上，所述第二子部分连接到所述第一子部分并延伸到所述连接区域中，所述第一部分不在所述第二子部分下方。
8.根据权利要求7所述的半导体器件，其中，所述第二部分的厚度等于所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的距离。
9.根据权利要求1所述的半导体器件，还包括：
在所述连接区域中的下间隔件，所述下间隔件在所述下堆叠结构与所述衬底之间。
10.根据权利要求9所述的半导体器件，其中，所述下间隔件具有倾斜侧表面，所述倾斜侧表面与所述单元区域和所述连接区域之间的边界相邻。
11.根据权利要求10所述的半导体器件，其中，穿过所述下间隔件的所述倾斜侧表面的上端和下端的直线相对于与所述衬底的表面平行的水平线形成60°或更小的倾斜角。
12.根据权利要求9所述的半导体器件，其中，
所述下延伸线部分包括与所述下间隔件竖直重叠的子部分，并且
所述下延伸线部分的底表面高于连接到所述下延伸线部分的所述下栅电极部分的底表面。
13.根据权利要求12所述的半导体器件，其中，所述上延伸线部分的底表面低于连接到所述上延伸线部分的所述上栅电极部分的底表面。
14.根据权利要求12所述的半导体器件，其中，所述多个下互连层中最上面的下互连层中包括的下延伸线部分的顶表面与所述多个下绝缘层中最上面的下绝缘层的顶表面共面。
15.一种半导体器件，包括：
衬底，具有单元区域和与所述单元区域相邻的连接区域；
下堆叠结构，包括在所述衬底上彼此交替地堆叠的多个下绝缘层和多个下互连层，所述多个下互连层中的每一个包括：
在所述单元区域中的下电极部分，和
在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下电极部分延伸；
上堆叠结构，包括在所述下堆叠结构上彼此交替地堆叠的多个上绝缘层和多个上互连层，所述多个上互连层中的每一个包括：
在所述单元区域中的上电极部分，和
在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上电极部分延伸；以及
穿过所述上堆叠结构和所述下堆叠结构的沟道结构，
其中，所述多个下互连层中最上面的下互连层的下延伸线部分或者所述多个上互连层中最下面的上互连层的上延伸线部分中的至少一个包括靠近所述单元区域的第一倾斜区域。
16.根据权利要求15所述的半导体器件，其中，当所述多个上互连层中最下面的上互连层的上延伸线部分包括所述第一倾斜区域时，
所述多个上绝缘层中最下面的上绝缘层包括第二倾斜区域，所述第二倾斜区域在所述第一倾斜区域下方并且对应于所述第一倾斜区域，并且
所述第一倾斜区域和所述第二倾斜区域具有相同的倾斜角度。
17.根据权利要求16所述的半导体器件，其中，所述第一倾斜区域和所述第二倾斜区域在从所述单元区域到所述连接区域的方向上向下倾斜。
18.根据权利要求15所述的半导体器件，其中，当所述多个下互连层中最上面的下互连层的下延伸线部分包括所述第一倾斜区域时，
所述多个下绝缘层中最上面的下绝缘层包括第二倾斜区域，所述第二倾斜区域在所述第一倾斜区域上方并且对应于所述第一倾斜区域，并且
所述第一倾斜区域和所述第二倾斜区域具有相同的倾斜角度。
19.根据权利要求18所述的半导体器件，其中，所述第一倾斜区域和所述第二倾斜区域在从所述单元区域到所述连接区域的方向上向上倾斜。
20.根据权利要求15所述的半导体器件，其中，
所述多个下互连层中最上面的下互连层的下延伸线部分包括靠近所述单元区域的第一倾斜区域，所述第一倾斜区域在从所述单元区域到所述连接区域的方向上向上倾斜，并且
所述多个上互连层中最下面的上互连层的上延伸线部分包括靠近所述单元区域的第一倾斜区域，所述第一倾斜区域在从所述单元区域到所述连接区域的方向上向下倾斜。
21.一种半导体器件，包括：
衬底，具有单元区域和与所述单元区域相邻的连接区域；
在所述连接区域中的多条延伸线，所述多条延伸线顺序地堆叠在所述衬底上；
在所述单元区域中的多个栅电极，所述多个栅电极顺序地堆叠在所述衬底上，所述多个栅电极分别连接到所述多条延伸线中的对应延伸线，以形成多个互连层；
在所述多个互连层之间交替的多个绝缘层，所述多条延伸线中两条相邻延伸线的对之间的第一距离彼此相等，并且所述多个栅电极中两个相邻栅电极的对之间的距离中的至少一个大于所述第一距离；以及
穿过所述多个栅电极的沟道结构。
22.根据权利要求21所述的半导体器件，其中，
包括所述多个互连层和所述多个绝缘层的堆叠结构包括下沟道孔和上沟道孔，所述上沟道孔连通性地连接到下面的所述下沟道孔，
所述沟道结构在所述下沟道孔和所述上沟道孔中，并且与所述下沟道孔和所述上沟道孔之间的边界相邻的所述多个绝缘层中的至少一个的厚度大于所述第一距离中的每一个。
23.根据权利要求22所述的半导体器件，其中，所述多条延伸线中的一条延伸线的顶表面与所述下沟道孔和所述上沟道孔之间的边界共面。
24.根据权利要求22所述的半导体器件，其中，
所述多条延伸线包括与所述下沟道孔和所述上沟道孔之间的边界相邻的虚设延伸线，并且
所述多个绝缘层包括在所述虚设延伸线下方的虚设绝缘层。
25.根据权利要求21所述的半导体器件，还包括：
在所述连接区域中的下间隔件，所述下间隔件在所述多个绝缘层中最下面的绝缘层与所述衬底之间，所述多条延伸线在所述下间隔件上。
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