KR20220037636A - 메모리 장치 및 그 제조방법 - Google Patents

메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20220037636A
KR20220037636A KR1020200120333A KR20200120333A KR20220037636A KR 20220037636 A KR20220037636 A KR 20220037636A KR 1020200120333 A KR1020200120333 A KR 1020200120333A KR 20200120333 A KR20200120333 A KR 20200120333A KR 20220037636 A KR20220037636 A KR 20220037636A
Authority
KR
South Korea
Prior art keywords
gate conductive
horizontal portion
gate
conductive pattern
contact
Prior art date
Application number
KR1020200120333A
Other languages
English (en)
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200120333A priority Critical patent/KR20220037636A/ko
Priority to US17/189,926 priority patent/US20220093635A1/en
Priority to CN202110659620.6A priority patent/CN114203809A/zh
Priority to TW110127488A priority patent/TW202213718A/zh
Priority to DE102021208171.1A priority patent/DE102021208171A1/de
Publication of KR20220037636A publication Critical patent/KR20220037636A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H01L27/1157—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 메모리 장치 및 이의 제조 방법에 관한 것으로, 메모리 장치는 반도체 기판의 셀 영역 및 콘택 영역 상에 수평으로 연장되어 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제1 수평부 및 제2 수평부와, 상기 제1 수평부의 일단부와 연결되는 제3 수평부를 포함하는 제1 게이트 도전패턴; 상기 제1 게이트 도전패턴의 상기 제1 수평부와 상기 제2 수평부 사이에 배치된 제1 절연패턴; 상기 제1 게이트 도전패턴의 하부에 상기 제1 게이트 도전패턴과 평행하게 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제4 수평부 및 제 5 수평부와, 상기 제4 수평부의 일단부와 연결되는 제6 수평부를 포함하는 제2 게이트 도전패턴; 상기 콘택 영역 상에 수직으로 연장되며 상기 제1 게이트 도전패턴의 상기 제3 수평부와 접촉하는 제1 게이트 콘택 구조; 및 상기 콘택 영역 상에 수직으로 연장되며, 상기 제1 절연 패턴을 관통하고 상기 제2 게이트 도전패턴의 상기 제6 수평부와 접촉하는 제2 게이트 콘택 구조를 포함하며, 상기 제1 게이트 도전패턴은 상기 제2 게이트 도전패턴보다 상기 콘택 영역으로 연장되는 길이가 짧다.

Description

메모리 장치 및 그 제조방법{MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 연결된 주변 회로를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함하고, 주변 회로는 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작 등의 제반 동작을 수행하도록 구성될 수 있다.
메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이는 주변 회로 상에 3차원으로 배열된 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 메모리 장치의 워드 라인들의 브릿지 현상을 개선할 수 있는 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는 반도체 기판의 셀 영역 및 콘택 영역 상에 수평으로 연장되어 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제1 수평부 및 제2 수평부와, 상기 제1 수평부의 일단부와 연결되는 제3 수평부를 포함하는 제1 게이트 도전패턴; 상기 제1 게이트 도전패턴의 상기 제1 수평부와 상기 제2 수평부 사이에 배치된 제1 절연패턴; 상기 제1 게이트 도전패턴의 하부에 상기 제1 게이트 도전패턴과 평행하게 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제4 수평부 및 제 5 수평부와, 상기 제4 수평부의 일단부와 연결되는 제6 수평부를 포함하는 제2 게이트 도전패턴; 상기 콘택 영역 상에 수직으로 연장되며 상기 제1 게이트 도전패턴의 상기 제3 수평부와 접촉하는 제1 게이트 콘택 구조; 및 상기 콘택 영역 상에 수직으로 연장되며, 상기 제1 절연 패턴을 관통하고 상기 제2 게이트 도전패턴의 상기 제6 수평부와 접촉하는 제2 게이트 콘택 구조를 포함하며, 상기 제1 게이트 도전패턴은 상기 제2 게이트 도전패턴보다 상기 콘택 영역으로 연장되는 길이가 짧다.
본 발명의 일 실시 예에 따른 메모리 장치는 주변회로와 연결된 인터커넥션 구조들을 포함하는 하부 구조물; 복수의 게이트 도전패턴들을 포함하며 상기 하부 구조물 상에 적층된 셀 적층체; 및 상기 복수의 게이트 도전패턴들 각각과 상기 인터커넥션 구조들을 각각 연결하는 복수의 게이트 콘택 구조들을 포함하며, 상기 복수의 게이트 도전패턴들 각각은 셀 영역에서 콘택 영역으로 평행하게 연장되는 제1 수평부와 제2 수평부, 및 상기 제1 수평부의 일단과 상기 제2 수평부의 일단과 연결되며 상기 복수의 게이트 콘택 구조들 중 대응하는 게이트 콘택 구조와 연결되는 제3 수평부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치의 제조 방법은 셀 영역 및 콘택 영역을 포함하는 기판 상에 인터커넥션 구조들을 포함하는 하부 구조물을 형성하는 단계; 상기 하부 구조물 상에 채널구조를 감싸며 서로 이격되어 적층된 층간 절연막들, 상기 층간 절연막들 사이에서 상기 채널구조를 감싸는 희생막들을 포함하는 계단 구조를 형성하여 셀 적층체를 형성하는 단계; 상기 층간 절연막들이 상기 희생막들보다 돌출되도록 상기 희생막들의 측벽을 식각하여 상기 희생막들의 상기 측벽에 갭을 형성하는 단계; 상기 계단구조를 포함한 전체 구조 상에 갭필절연막을 형성하여 상기 희생막들의 상기 측벽에 제1 방향으로 연장된 제1 터널을 형성하는 단계; 상기 제1 방향과 수직한 제2 방향으로 상기 갭필절연막 및 상기 계단 구조를 식각하는 슬릿 공정을 수행하여 상기 희생막들의 측벽 및 상기 제1 터널을 노출시키는 단계; 상기 셀 영역의 상기 희생막들을 선택적으로 제거하고, 상기 콘택 영역의 상기 희생막들의 측벽을 일정 두께 식각하여 상기 제1 터널과 연결되며 상기 제2 방향으로 연장되는 제2 터널들을 형성하는 단계; 및 상기 셀 영역 상의 상기 희생막들이 제거된 영역 및 상기 콘택 영역 상의 상기 제1 터널 및 상기 제2 터널들 내부를 도전 물질로 채워 게이트 도전패턴들을 형성하는 단계를 포함한다.
본 기술에 따르면, 워드 라인용 도전막들간 브릿지 현상이 방지되며, 주변 회로와 게이트 콘택 구조를 연결하기 위한 추가적인 금속 배선이 불필요하여 배선 공정을 단순화시킬 수 있다. 또한, 콘택 영역에서 게이트 도전패턴들이 지지력이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변 회로 구조와 셀 적층체의 중첩 구조를 설명하기 위한 사시도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 로우 디코더를 설명하기 위한 회로도이다.
도 4a는 본 발명의 실시 예에 따른 셀 적층체의 셀 영역과 콘택 영역을 설명하기 위한 평면도이다.
도 4b는 본 발명의 실시 예에 따른 콘택 영역에서의 게이트 콘택 구조들과 게이트 도전패턴들의 연결 구조를 설명하기 위한 사시도이다.
도 4c는 본 발명의 실시 예에 따른 주변 회로 구조와 셀 적층체를 설명하기 위한 단면도이다.
도 5 내지 도 11, 도 12a, 도 12b, 도 13a, 도 13b, 도 14, 도 15a, 도 15b, 도 16a, 도 16b, 및 도 17 내지 도 19는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(50)는 주변 회로(40) 및 메모리 셀 어레이(10)를 포함하여 구성될 수 있다.
주변 회로(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation) 등의 제반 동작을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변 회로(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어 회로(CONTROL CIRCUIT: 23), 전압 생성 회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37), 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀 어레이(10)는 하나 이상의 셀 스트링들을 포함하여 구성될 수 있다. 셀 스트링들 각각은 비트 라인들(BL) 중 어느 하나와 공통 소스 라인(CSL) 사이에 연결된 하나 이상의 드레인 선택 트랜지스터, 복수의 메모리 셀들, 하나 이상의 소스 선택 트랜지스터를 포함하여 구성될 수 있다. 하나 이상의 드레인 선택 트랜지스터는 드레인 선택 라인(DSL)에 연결되고, 복수의 메모리 셀들은 복수의 워드 라인들(WL)에 연결되고, 하나 이상의 소스 선택 트랜지스터는 소스 선택 라인(SSL)에 연결될 수 있다.
입출력 회로(21)는 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)로 전송할 수 있다. 입출력 회로(21)는 외부장치로부터 수신된 데이터(DATA)를 컬럼 디코더(35)로 전송하거나, 컬럼 디코더(35)로부터 수신된 데이터(DATA)를 외부장치로 출력할 수 있다.
제어회로(23)는 입출력 회로(21)를 통해 수신된 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 전압 생성 회로(31), 로우 디코더(33), 컬럼 디코더(35), 페이지 버퍼(37) 및 소스라인 드라이버(39)를 제어할 수 있다. 예를 들어, 제어회로(23)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 생성하여 출력할 수 있다.
전압 생성 회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 전압 생성 회로(31)에서 생성된 동작 전압들(Vop)을 드레인 선택 라인(DSL), 워드 라인들(WL), 및 소스 선택 라인(SSL)에 선택적으로 전달할 수 있다. 또한 로우 디코더(33)는 드레인 선택 라인(DSL), 워드 라인들(WL), 및 소스 선택 라인(SSL)의 전압을 선택적으로 디스차지할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 수신된 데이터(DATA)를 페이지 버퍼(37)로 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)로 전송할 수 있다. 예를 들어, 프로그램 동작 시 컬럼 디코더(35)는 입출력 회로(21)로부터 컬럼 라인들(CL)을 통해 수신된 데이터(DATA)를 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(37)에 전송할 수 있다. 리드 동작 시 컬럼 디코더(35)는 페이지 버퍼(37)에 저장된 데이터(DATA)를 데이터 라인들(DL)을 통해 수신하고, 수신된 데이터(DATA)를 입출력 회로(21)로 전송할 수 있다.
페이지 버퍼(37)는 프로그램 동작 시 컬럼 디코더(35)로부터 수신된 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 기초하여 비트 라인들(BL)의 전위를 제어한다. 페이지 버퍼(37)는 리드 동작 시 비트 라인들(BL)의 전위 또는 전류량을 센싱하고, 센싱 결과에 따라 데이터(DATA)를 래치할 수 있다. 페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 동작할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통 소스 라인(CSL)에 인가되는 전압을 제어할 수 있다. 예를 들어, 소스라인 드라이버(39)는 소거 동작 시 공통 소스 라인(CSL)에 소거 전압을 인가할 수 있다.
메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이(10)의 셀 적층체는 주변 회로(40)와 중첩될 수 있다. 예를 들어, 기판 상에 주변 회로 구조를 형성한 후, 주변 회로 구조 상에 셀 적층체를 중첩시켜 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변 회로 구조와 셀 적층체의 중첩 구조를 설명하기 위한 사시도들이다.
도 2a 및 도 2b를 참조하면, 주변 회로 구조(45) 상에 공통 소스 라인(CSL) 및 복수의 비트 라인들(BL)이 중첩될 수 있다. 셀 적층체(ST[C])는 공통 소스 라인(CSL)과 복수의 비트 라인들(BL) 사이에 배치될 수 있다.
도 2a를 참조하면, 일 실시 예로서, 공통 소스 라인(CSL)은 셀 적층체(ST[C])와 주변 회로 구조(45) 사이에 배치될 수 있고, 비트 라인들(BL)은 셀 적층체(ST[C])를 사이에 두고 공통 소스 라인(CSL)에 중첩될 수 있다.
도 2b를 참조하면, 일 실시 예로서, 비트 라인들(BL)은 셀 적층체(ST[C])와 주변 회로 구조(45) 사이에 배치될 수 있고, 공통 소스 라인(CSL)은 셀 적층체(ST[C])를 사이에 두고 비트 라인들(BL)에 중첩될 수 있다.
상술한 본 발명의 실시 예에서는 셀 적층체(ST[C]) 전체가 주변 회로 구조(45) 상부에 중첩되는 것으로 도시되어 있으나, 셀 적층체(ST[C])의 일부 영역만이 주변 회로 구조(45) 상부에 중첩될 수 있다. 즉, 셀 적층체(ST[C])의 일부 영역과 주변 회로 구조(45)의 일부 영역이 서로 중첩될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 로우 디코더를 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(10)는 복수의 비트 라인들(BL)에 각각 연결된 복수의 셀 스트링들(CS)을 포함할 수 있다. 복수의 셀 스트링들(CS)은 공통 소스 라인(CSL)에 공통으로 접속될 수 있다.
셀 스트링들(CS) 각각은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
소스 선택 트랜지스터(SST)는 셀 스트링(CS)과 공통 소스 라인(CSL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 선택 트랜지스터(DST)는 셀 스트링(CS)과 비트 라인(BL) 사이의 전기적인 연결을 제어할 수 있다.
공통 소스 라인(CSL)과 복수의 메모리 셀들(MC) 사이에 하나의 소스 선택 트랜지스터(SST)가 배치되거나, 직렬로 연결된 두 개 이상의 소스 선택 트랜지스터들이 배치될 수 있다. 비트 라인(BL)과 복수의 메모리 셀들(MC) 사이에 하나의 드레인 선택 트랜지스터(DST)가 배치되거나, 직렬로 연결된 두 개 이상의 드레인 선택 트랜지스터들이 배치될 수 있다.
복수의 메모리 셀들(MC)은 워드 라인들(WL)에 각각 연결될 수 있다. 복수의 메모리 셀들(MC)의 동작은 워드 라인들(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 동작은 소스 선택 라인(SSL)에 인가되는 소스 게이트 신호에 의해 제어될 수 있다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 동작은 드레인 선택 라인(DSL)에 인가되는 드레인 게이트 신호에 의해 제어될 수 있다.
소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)은 블록 선택 회로(BSC)에 접속될 수 있다. 블록 선택 회로(BSC)는 도 1을 참조하여 설명한 로우 디코더(33)에 포함될 수 있다. 일 실시 예로서, 블록 선택 회로(BSC)는 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)에 각각 연결된 패스 트랜지스터들(PT)를 포함할 수 있다. 패스 트랜지스터들(PT)의 게이트들은 블록 선택 라인(BSEL)에 연결될 수 있다. 패스 트랜지스터들(PT)은 블록 선택 라인(BSEL)에 인가되는 블록 선택 신호에 응답하여 글로벌 라인들(GSSL, GWL, GDSL)에 인가된 동작 전압들을 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)에 전달하도록 구성될 수 있다.
블록 선택 회로(BSC)는 게이트 콘택 구조들(GCT)을 경유하여 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 워드 라인들(WL)에 연결될 수 있다.
도 4a는 본 발명의 실시 예에 따른 셀 적층체의 셀 영역과 콘택 영역을 설명하기 위한 평면도이다.
도 4b는 본 발명의 실시 예에 따른 콘택 영역에서의 게이트 콘택 구조들과 게이트 도전패턴들의 연결 구조를 설명하기 위한 사시도이다.
도 4a 및 4b를 참조하면, 셀 적층체들(ST[C])은 슬릿(SI)을 통해 서로 분리될 수 있다. 셀 적층체들(ST[C])은 셀 영역 및 콘택 영역을 포함하며, 셀 영역 및 콘택 영역은 서로 이웃하게 배치될 수 있다.
셀 적층체들(ST[C]) 각각은 제3 방향(Z)으로 서로 이격되어 적층된 복수의 게이트 도전패턴들(GCP)을 포함할 수 있다. 셀 적층체들(ST[C]) 각각은 제3 방향(Z)으로 연장되는 채널구조(CH)를 감쌀 수 있다.
채널 구조(CH)는 셀 영역 상에 형성되며, 채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)을 감싸는 터널 절연막, 터널 절연막을 감싸는 데이터 저장막, 및 데이터 저장막을 감싸는 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막은 전하 트랩 질화막으로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각은 제2 방향(Y)을 따라 연장될 수 있다. 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각은 제3 방향(Z) 방향을 따라 순차적으로 배열될 수 있다. 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4)에 의해 계단구조가 정의될 수 있다. 예를 들어 제1 게이트 도전패턴(GCP1)의 하부에 제2 게이트 도전패턴(GCP2)이 제1 게이트 도전패턴(GCP1)과 평행하게 배치될 수 있고, 제2 게이트 도전패턴(GCP2)의 하부에 제3 게이트 도전패턴(GCP3)이 제2 게이트 도전패턴(GCP2)과 평행하게 배치될 수 있고, 제3 게이트 도전패턴(GCP3)의 하부에 제4 게이트 도전패턴(GCP4)이 제3 게이트 도전패턴(GCP3)과 평행하게 배치될 수 있다. 제1 게이트 도전패턴(GCP1)의 연장된 길이는 제2 게이트 도전패턴(GCP2)의 연장된 길이보다 짧고, 제2 게이트 도전패턴(GCP2)의 연장된 길이는 제3 게이트 도전패턴(GCP3)의 연장된 길이보다 짧고, 제3 게이트 도전패턴(GCP3)의 연장된 길이는 제4 게이트 도전패턴(GCP4)의 연장된 길이보다 짧을 수 있다. 즉, 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 중 상부에 위치한 게이트 도전패턴이 하부에 위치한 게이트 도전패턴보다 연장된 길이가 더 짧을 수 있다.
제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각은 대응하는 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4)에 각각 접촉될 수 있다. 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각은 콘택 영역으로 연장되는 제1 수평부(HP1) 및 제2 수평부(HP2)와, 제1 수평부(HP1)의 일단부와 제2 수평부(HP2)의 일단부에서 대응하는 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4)을 향해 연장되는 제3 수평부(HP3)를 포함하여 구성될 수 있다. 즉, 제3 수평부(HP3)는 제1 수평부(HP1)의 일단부와 대응하는 게이트 콘택 구조(예를 들어 GCT1)를 연결하고 제2 수평부(HP2)의 일단부와 대응하는 게이트 콘택 구조(예를 들어 GCT1)를 연결한다. 제1 수평부(HP1)와 제2 수평부(HP2)는 제2 방향(Y)을 따라 평행하게 연장될 수 있다. 제1 수평부(HP1), 제2 수평부(HP2), 및 제3 수평부(HP3)는 금속막(155) 및 금속막(155)의 표면을 감싸는 도전성 배리어막(153)을 포함하여 구성될 수 있다. 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 중 상부에 배치된 게이트 도전패턴의 제1 수평부(HP1) 및 제2 수평부(HP2)의 길이가 하부에 배치된 게이트 도전패턴의 제1 수평부(HP1) 및 제2 수평부(HP2)의 길이보다 짧을 수 있다. 예를 들어, 제1 게이트 도전패턴(GCP1)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이는 제2 게이트 도전패턴(GCP2)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이보다 짧다. 제2 게이트 도전패턴(GCP2)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이는 제3 게이트 도전패턴(GCP3)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이보다 짧다. 제3 게이트 도전패턴(GCP3)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이는 제4 게이트 도전패턴(GCP4)의 제1 수평부(HP1) 및 제2 수평부(HP2) 길이보다 짧다.
제1 수평부(HP1)와 제2 수평부(HP2) 사이에는 절연패턴(111A)이 배치될 수 있으며, 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4) 중 일부 게이트 콘택 구조들이 절연패턴(111A)을 관통하여 제3 방향(Z)으로 연장될 수 있다. 절연패턴(111A)은 대응하는 게이트 도전패턴과 동일층에 배치될 수 있다.
예를 들어, 제1 게이트 도전패턴(GCP1)에 대응하는 제1 게이트 콘택 구조(GCT1)는 제1 게이트 도전패턴(GCP1)의 제3 수평부(HP3)를 관통하여 제3 방향(Z)으로 연장된다. 제1 게이트 콘택 구조(GCT1)는 제2 게이트 도전패턴(GCP2)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A)과 제3 게이트 도전패턴(GCP3)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A) 및 제4 게이트 도전패턴(GCP4)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A)을 관통한다.
제2 게이트 도전패턴(GCP2)에 대응하는 제2 게이트 콘택 구조(GCT2)는 제2 게이트 도전패턴(GCP2)의 제3 수평부(HP3)를 관통하여 제3 방향(Z)으로 연장된다. 제2 게이트 콘택 구조(GCT2)는 제3 게이트 도전패턴(GCP3)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A)과 제4 게이트 도전패턴(GCP4)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A)을 관통한다.
제3 게이트 도전패턴(GCP3)에 대응하는 제3 게이트 콘택 구조(GCT3)는 제3 게이트 도전패턴(GCP3)의 제3 수평부(HP3)를 관통하여 제3 방향(Z)으로 연장된다. 제3 게이트 콘택 구조(GCT3)는 제4 게이트 도전패턴(GCP4)의 제1 수평부(HP1)와 제2 수평부(HP2) 사이에 배치된 절연패턴(111A)을 관통한다.
제4 게이트 도전패턴(GCP4)에 대응하는 제4 게이트 콘택 구조(GCT4)는 제4 게이트 도전패턴(GCP4)의 제3 수평부(HP3)를 관통하여 제3 방향(Z)으로 연장된다.
제1 내지 제4 게이트 콘택 구조(GCT1 내지 GCT4) 각각은 대응하는 게이트 도전패턴보다 하부에 배치된 게이트 도전 패턴과 대응하는 절연패턴들(111A)을 관통하여 수직 연장된다. 또한, 제1 내지 제4 게이트 콘택 구조(GCT1 내지 GCT4) 각각은 대응하는 게이트 도전패턴보다 상부에 배치된 게이트 도전패턴들의 외부 영역에서 수직 연장된다.
상술한 구조에 의해 제4 게이트 콘택 구조(GCT4)는 제1 내지 제3 게이트 도전패턴들(GCP1, GCP2, GCP3)의 외부로 수직 연장되어 비접촉된다. 제3 게이트 콘택 구조(GCT3)는 제1 및 제2 게이트 도전패턴들(GCP1, GCP2)의 외부로 수직 연장되어 비접촉되고, 관통되는 절연패턴(111A)에 의해 제4 게이트 도전패턴(GCP4)과 전기적 및 물리적으로 이격된다. 제2 게이트 콘택 구조(GCT2)는 제1 게이트 도전패턴(GCP1)의 외부로 수직 연장되어 비접촉되고, 관통되는 절연패턴들(111A)에 의해 제3 및 제4 게이트 도전패턴들(GCP3, GCP4)과 전기적 및 물리적으로 이격된다. 제1 게이트 콘택 구조(GCT1)는 관통되는 절연패턴들(111A)에 의해 제2 내지 제4 게이트 도전패턴들(GCP2, GCP3, GCP4)과 전기적 및 물리적으로 이격된다.
제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각은 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4) 각각에 대응하며, 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4) 각각은 제1 내지 제4 게이트 도전패턴들(GCP1, GCP2, GCP3, GCP4) 각각의 제3 수평부(HP3)와 연결된다. 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4)은 제2 방향(Y)을 따라 일정한 간격만큼 이격되어 배치될 수 있다. 제1 내지 제4 게이트 콘택 구조들(GCT1, GCT2, GCT3, GCT4) 각각은 도전 구조체(163) 및 도전 구조체(163)를 감싸는 도전성 배리어막(161)을 포함하여 구성될 수 있다.
도 4c는 본 발명의 실시 예에 따른 주변 회로 구조와 셀 적층체를 설명하기 위한 단면도이다.
도 4c는 도 4a에 도시된 선 A-A'를 따라 절취한 메모리 장치의 단면도이다.
도 4c를 참조하면, 메모리 장치는 주변 회로 구조(45), 주변 회로 구조(45) 상에 배치된 셀 적층체(ST[C])를 포함하여 구성될 수 있다. 셀 적층체(ST[C])는 수직으로 연장되는 채널구조(CH)를 포함할 수 있다. 메모리 장치는 주변 회로 구조(45)와 셀 적층체(ST[C])를 연결하는 게이트 콘택 구조들(GCT)을 더 포함할 수 있다. 예를 들어 기판 상에 주변 회로 구조(45)와 셀 적층체(ST[C])가 중첩되어 적층되고, 각각의 게이트 콘택 구조들(GCT)은 셀 적층체(ST[C])의 게이트 도전패턴들(GCP) 중 어느 하나와 주변 회로 구조(45)의 인터커넥션 구조들(103) 중 어느 하나를 전기적으로 연결한다.
주변 회로 구조(45)는 셀 영역 및 콘택 영역을 포함하는 기판 상에 형성된 절연구조(101)와 절연구조(101) 내에 형성된 복수의 인터커넥션 구조들(103)을 포함할 수 있다. 예를 들어 복수의 인터커넥션 구조들(103)은 콘택 영역 상에 배치될 수 있으며, 복수의 인터커넥션 구조들(103)은 도 3을 참조하여 설명한 패스 트랜지스터들(PT)과 연결될 수 있다.
절연구조(101) 상에는 도프트 반도체막(105)이 형성될 수 있다. 도프트 반도체막(105)은 n형 도펀트 및 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(105)은 n형 도프트 실리콘막을 포함할 수 있다.
도프트 반도체막(105)은 절연막들(107)에 의해 관통될 수 있다. 절연막들(107)은 게이트 콘택 구조들(GCT)에 의해 관통될 수 있다.
채널구조(CH)는 제3 방향(Z)을 향해 연장되며, 채널막(131) 및 코어 절연막(133)을 포함할 수 있다. 채널막(131)은 코어 절연막(133)의 측벽을 감쌀 수 있다.
채널막(131)은 셀 스트링의 채널영역으로서 이용될 수 있다. 채널막(131)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(131)은 실리콘을 포함할 수 있다. 채널막(131)은 코어 절연막(133) 보다 주변 회로 구조(45)를 향해 돌출될 수 있다. 채널막(131)은 도프트 반도체막(105)에 접속될 수 있다.
채널구조(CH) 상부에는 도프트 반도체막(141)이 중첩되어 형성될 수 있다. 일 실시 예로서, 도프트 반도체막(141)은 n형 도프트 실리콘막을 포함할 수 있다. 상부도전막(191)은 채널구조(CH)를 사이에 두고 도프트 반도체막(141)에 중첩될 수 있다. 상부도전막(191)은 도전성 배리어막(187) 및 도전패턴(189)을 포함할 수 있다. 도전성 배리어막(187)은 도전패턴(189)의 측벽 및 바닥면을 따라 연장될 수 있다.
상부도전막(191)은 채널콘택 구조(185)를 경유하여 채널막(131)에 접속될 수 있다. 채널콘택 구조(185)는 채널막(131)에 접촉되도록 메모리막(ML)을 관통할 수 있다. 채널콘택 구조(185)는 도전성 배리어막(181) 및 도전패턴(183)을 포함할 수 있다. 채널콘택 구조(185)의 도전성 배리어막(181)은 채널막(131)과 채널콘택 구조(185)의 도전패턴(183) 사이에 배치되고, 도전패턴(183)의 측벽을 따라 연장될 수 있다. 일 실시 예로서, 도전성 배리어막(181)은 오믹콘택을 제공할 수 있는 티타늄 및 티타늄 질화물을 포함할 수 있다.
도프트 반도체막(105)에 접하는 채널막(131)의 일부와, 채널콘택 구조(185)에 인접한 채널막(131)의 일부에 불순물이 도핑될 수 있다. 일 실시 예로서, 도프트 반도체막(105)에 접하는 채널막(131)의 일부와, 채널콘택 구조(185)에 인접한 채널막(131)의 일부에 n형 불순물이 도핑될 수 있다.
도프트 반도체막(105)은 도 3에 도시된 공통 소스 라인(CSL)으로 이용될 수 있으며, 상부도전막(191)은 도 3에 도시된 비트 라인(BL)으로서 이용될 수 있다. 도 4c는 도 2b에 도시된 실시 예에 대응되는 구조를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 도프트 반도체막(105)은 도 2a에 도시된 공통 소스 라인(CSL)을 위한 도전패턴으로 대체될 수 있고, 상부도전막(191)은 도 2a에 도시된 비트 라인(BL)을 위한 도전패턴으로서 정의될 수 있다.
셀 적층체(ST[C])의 게이트 도전패턴들(GCP) 및 층간 절연막들(109)은 채널구조(CH)를 감싸고 게이트 콘택 구조들(GCT)을 향해 연장될 수 있다. 게이트 도전패턴들(GCP)은 제3 방향(Z)으로 이웃한 층간 절연막들(109) 사이에 배치됨으로써, 층간 절연막들(109)에 의해 서로 절연될 수 있다. 게이트 도전패턴들(GCP)은 도 3를 참조하여 설명한 소스 선택 라인(SSL), 드레인 선택 라인(DSL), 및 워드 라인들(WL)로서 이용될 수 있다. 게이트 도전패턴들(GCP) 각각은 채널구조(CH)를 감싸는 영역과 대응하는 게이트 콘택 구조(GCT)와 연결되는 영역 사이에 절연패턴(111A)이 배치될 수 있다.
게이트 도전패턴들(GCP)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 게이트 도전패턴들(GCP) 각각은 도전성 배리어막(153) 및 금속막(155)을 포함할 수 있다. 도전성 배리어막(153)은 금속막(155)의 상면, 바닥면, 및 측벽들을 따라 연장될 수 있다.
셀 적층체(ST[C])는 계단구조를 포함할 수 있고, 셀 적층체(ST[C])의 계단구조 상에는 갭필절연막(143)이 배치될 수 있고, 갭필절연막(143) 상에는 절연막(145)이 형성될 수 있다. 절연막(145) 및 갭필절연막(143)은 게이트 콘택 구조들(GCT)에 의해 관통될 수 있다.
게이트 도전패턴들(GCP)은 게이트 콘택 구조들(GCT)에 각각 연결될 수 있다. 게이트 콘택 구조들(GCT) 각각은 도전성 배리어막(161) 및 도전 구조체(163)를 포함할 수 있다. 게이트 콘택 구조들(GCT) 각각은 게이트 도전패턴들(GCP)의 제3 수평부(HP3)와 접촉될 수 있다. 게이트 콘택 구조들(GCT)은 절연막(145), 갭필절연막(143), 절연막들(107) 및 절연구조(101)를 관통하도록 제3 방향(Z)으로 연장될 수 있다. 게이트 콘택 구조들(GCT)의 측벽 일부분은 절연패턴(111A)에 의해 둘러싸일 수 있다. 예를 들어, 게이트 콘택 구조들(GCT)은 대응하는 게이트 도전패턴(GCP)의 하부에 배치된 게이트 도전패턴들(GCP)과 절연패턴(111A)에 의해 물리적 및 전기적으로 분리된다.
제1 상부 절연막(171) 및 제2 상부 절연막(172)은 절연막(145) 및 게이트 콘택 구조들(GCT) 상에 형성될 수 있다. 채널콘택 구조(185)는 제1 상부 절연막(171) 및 절연막(145)을 관통하여 형성될 수 있고, 상부도전막(191)은 제2 상부 절연막(173)을 관통하여 형성될 수 있다.
게이트 도전패턴들(GCP)은 주변 회로 구조(45)로부터 가까울수록 채널구조(CH)로부터 멀리 연장됨으로써 계단구조를 형성할 수 있다.
도 5 내지 도 11, 도 12a, 도 12b, 도 13a, 도 13b, 도 14, 도 15a, 도 15b, 도 16a, 도 16b, 및 도 17 내지 도 19는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하면 다음과 같다.
도 5를 참조하면, 주변회로가 형성된 기판 상에 주변회로와 전기적으로 연결되는 인터커넥션 구조들(103) 및 인터커넥션 구조들(103)을 덮는 절연구조(101)를 형성한다. 주변회로는 도 1을 참조하여 설명한 주변회로(40)에 대응될 수 있다. 기판은 셀 영역 및 콘택 영역으로 구분될 수 있다. 인터커넥션 구조들(103)은 콘택 영역 상에 형성될 수 있다. 인터커넥션 구조들(103)은 도 1을 참조하여 설명한 주변회로(40)에 전기적으로 연결되도록 다양한 도전물로 형성될 수 있으며, 다양한 구성을 포함할 수 있다. 예를 들어 인터커넥션 구조들(103)은 도 1 및 도 3을 참조하여 설명한 로우 디코더(33)의 블록 선택 회로(BSC)에 포함된 패스 트랜지스터들(PT)과 전기적으로 연결될 수 있다.
이 후, 절연구조(101) 상에 도프트 반도체막(105)을 형성한다. 도프트 반도체막(105)은 n형 도펀트 및 p형 도펀트 중 적어도 어느 하나를 포함하도록 형성할 수 있다. 일 실시 예로서, 도프트 반도체막(105)은 n형 도프트 실리콘막을 포함하도록 형성할 수 있다.
이 후, 콘택 영역 상에 형성된 도프트 반도체막(105)을 식각하여, 인터커넥션 구조들(103) 상부의 절연구조(101)를 노출시킨다. 이 후, 노출된 절연구조(101) 상에 절연막들(107)을 형성한다. 즉, 인터커넥션 구조들(103) 상부에 형성된 도프트 반도체막(105)을 식각하여 제거하고, 도프트 반도체막(105)이 제거된 공간에 절연막들(107)을 형성한다.
도 6을 참조하면, 도프트 반도체막(105) 및 절연막들(107)을 포함하는 전체 구조 상부에 층간 절연막들(109) 및 희생막들(111)을 교대로 적층할 수 있다. 희생막들(111)은 층간 절연막들(109)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 희생막들(111)은 후속 형성되는 게이트 도전패턴들과 게이트 콘택 구조를 절연할 수 있는 절연물로 물질로 형성될 수 있다. 층간 절연막들(109)은 게이트 도전패턴들 사이를 절연할 수 있는 절연물로 형성될 수 있다. 일 실시 예로서, 층간 절연막들(109)은 실리콘 산화물등의 산화막을 포함할 수 있고, 희생막들(111)은 실리콘 질화물 등의 질화막을 포함할 수 있다.
도 7을 참조하면, 셀 영역의 층간 절연막들(109) 및 희생막들(111)을 식각함으로써, 층간 절연막들(109) 및 희생막들(111)을 관통하는 채널홀(120)을 형성할 수 있다. 채널홀(120)을 위한 층간 절연막들(109) 및 희생막들(111)의 식각 공정 동안, 도프트 반도체막(105)은 식각 정지막 역할을 할 수 있다. 층간 절연막들(109) 및 희생막들(111)을 식각한 후, 도프트 반도체막(105)의 일부를 식각하여 채널홀(120)을 도프트 반도체막(105) 내부로 연장시킬 수 있다.
이 후, 채널홀(120)을 메모리막(121) 및 채널구조(130)로 채울 수 있다. 메모리막(121)은 채널홀(120)의 표면 상에 블로킹 절연막(123), 데이터 저장막(125) 및 터널 절연막(127)을 순차적으로 적층함으로써 형성될 수 있다. 채널구조(130)를 형성하는 단계는 메모리막(121)의 표면 상에 채널막(131)을 형성하는 단계, 채널막(131)에 의해 개구된 채널홀(120)의 중심영역을 코어 절연막(133)으로 채우는 단계, 및 코어 절연막(133) 상부에 리세스 영역(135)이 정의되도록 코어 절연막(133)의 일부를 제거하는 단계를 포함할 수 있다. 채널막(131)은 메모리 스트링의 채널영역으로 이용될 수 있는 반도체막을 포함할 수 있다.
채널구조(130)는 층간 절연막들(109) 및 희생막들(111)을 관통할 수 있고, 메모리막(121)을 통해 층간 절연막들(109) 및 희생막들(111)로부터 이격될 수 있다.
도 8을 참조하면, 채널구조(130)에 연결된 도프트 반도체막(141)을 형성할 수 있다. 도프트 반도체막(141)은 도 7의 도시된 리세스 영역(135)을 채우는 제1 패턴(141A) 및 제1 패턴(141A)으로부터 연장된 제2 패턴(141B)을 포함할 수 있다. 제2 패턴(141B)은 층간 절연막들(109) 및 희생막들(111)의 적층구조의 일부를 덮도록 연장될 수 있다.
도 9를 참조하면, 도프트 반도체막(141)에 의해 노출된 층간 절연막들(109) 및 희생막들(111)을 식각함으로써, 예비 계단구조(110A)를 형성할 수 있다. 예비 계단구조(110A)는 복수의 층계들(ST)을 포함할 수 있다. 각각의 층계(ST)는 한층의 희생막(111)과 희생막(111) 상의 층간 절연막(109)을 포함할 수 있다.
도 10을 참조하면, 예비 계단구조(110A)의 측벽으로부터 희생막들(111) 각각의 일부를 선택적으로 식각할 수 있다. 이로써, 층간 절연막들(109) 사이에 갭들(113)이 정의될 수 있다.
도 11을 참조하면, 예비 계단구조(110A) 및 도프트 반도체막(141)을 포함한 전체 구조 상에 갭필절연막(143)을 형성한다. 갭필절연막(143)은 도 10의 갭들이 매립되지 않도록 스텝 커버레이지가 낮은 물질로 형성할 수 있다. 이로 인하여, 희생막들(111) 각각의 단부에는 제1 터널(T1)이 형성된다. 즉, 제1 터널(T1)의 내부에는 공극(air)이 형성된다.
이 후, 셀 영역 상에 형성된 갭필절연막(143)을 일부 제거하기 위한 마스크 공정 및 식각 공정을 수행하고, 도프트 반도체막(141)의 표면이 노출되도록 평탄화 공정을 수행할 수 있다.
이 후, 도프트 반도체막(141) 및 갭필절연막(143) 상에 절연막(145)을 형성할 수 있다. 절연막(145)은 산화막으로 형성할 수 있다.
도 12a는 도 11의 공정으로 형성된 전체 구조 상에 형성되는 제1 마스크 패턴(MP1)을 설명하기 위한 평면도이다. 도 12b는 도 12a에 도시된 제1 마스크 패턴(MP1)을 이용한 식각 공정으로 형성된 적층체 구조를 설명하기 위한 사시도이다.
도 12a 및 도 12b를 참조하면, 도 11의 공정으로 형성된 전체 구조 상에 슬릿 형성 공간(OP)이 오픈되는 제1 마스크 패턴(MP1)을 형성한다. 이후, 제1 마스크 패턴(MP1)을 이용한 식각 공정을 수행하여 도 11의 갭필절연막(143), 도프트 반도체막(141), 복수의 층계들(ST)을 패터닝한다. 따라서, 슬릿(SI)에 의해 복수의 계단 구조들이 서로 이격되어 구분될 수 있다. 희생막들(111) 각각의 단부에는 제1 터널(T1)이 제1 방향(X)으로 연장되어 배치된다.
채널구조(130) 상부에는 도프트 반도체막(141)이 배치되고, 계단 구조 상부에는 갭필절연막(143)이 배치되어 있으나, 설명의 편의를 위해 도시하지 않았다.
도 13a 및 도 13b를 참조하면, 슬릿(SI) 형성 공정 후, 노출되는 슬릿(SI)의 측벽 및 제1 터널(T1)의 내부 표면을 따라 연장되는 보호막(151)을 형성한다. 보호막(151)은 희생막(111)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로써, 보호막(151)은 폴리 실리콘, 실리콘 게르마늄, 실리콘 탄화 산화물 중 적어도 어느 하나를 포함할 수 있다. 보호막(151)은 후속 셀 영역의 희생막(111) 제거 공정 시 콘택 영역 상의 희생막(111)이 제거되는 것을 방지할 수 있다.
도 14를 참조하면, 제1 마스크 패턴을 제거하고, 절연막(145) 상부에 콘택 영역 상부를 덮는 제2 마스크 패턴(MP2)을 형성한다. 제2 마스크 패턴(MP2)은 셀 영역이 오픈되도록 형성된다. 이 후, 제2 마스크 패턴(MP2)을 이용한 식각 공정을 수행하여, 셀 영역 상에 형성된 보호막(151)을 제거한다. 이로 인하여 셀 영역 상에 형성된 희생막(111)은 슬릿(SI)을 통해 측면이 노출된다.
이 후, 식각 공정을 수행하여 셀 영역 상에 형성된 희생막(111)을 제거하여 게이트 도전패턴들이 형성될 공간을 형성한다. 이 때, 콘택 영역 상에 형성된 희생막(111)은 보호막(151)에 의해 식각이 방지된다. 이로 인하여 보호막(151)은 콘택 영역 상에만 잔류하게된다.
도 15a를 참조하면, 제2 마스크 패턴을 제거하고, 콘택 영역 상에 형성된 보호막을 제거한다. 이로 인하여 콘택 영역 상에 형성된 희생막은 슬릿(SI)을 통해 측면이 노출된다.
이 후, 식각 공정을 수행하여 콘택 영역 상에 형성된 희생막의 측벽을 일정 두께 식각하여 절연패턴(111A)을 형성한다. 예를 들어 콘택 영역 상에 형성된 희생막의 측벽을 50nm 내지 100nm 식각할 수 있다.
도 15b는 상술한 콘택 영역 상에 형성된 절연패턴(111A)을 형성하는 공정을 설명하기 위해 B-B'를 따라 절취한 단면도이며, B-B'는 도 12b의 제1 방향(X)을 지칭한다.
도 15b를 참조하면, 슬릿을 통해 측벽이 노출되는 희생막이 일정 두께만큼 식각되어 절연패턴(111A)이 형성되며, 절연패턴(111A)의 양단부에는 제2 터널들(T2)이 형성될 수 있다. 동일 층에 배치된 제2 터널들(T2)은 도 15a에 도시된 제1 터널(T1)에 의해 서로 연결될 수 있다.
도 16a를 참조하면, 셀 영역의 게이트 도전패턴들이 형성될 공간 및 콘택 영역의 제1 및 제2 터널들의 내부 표면 상에 도전성 배리어막(153) 및 금속막(155)을 순차적으로 형성하여 게이트 도전패턴들(GCP)을 형성한다. 도전성 배리어막(153)은 금속막(155)을 감싸도록 형성할 수 있다.
도 16b를 참조하면, 게이트 도전패턴들(GCP) 각각은 셀 영역에서 콘택 영역으로 평행하게 연장되는 제1 수평부(HP1) 및 제2 수평부(HP2)를 포함하며, 제1 수평부(HP1)의 일단부와 제2 수평부(HP2)의 일단부는 제3 수평부(HP3)에 의해 연결된 구조를 가진다. 또한, 게이트 도전패턴들(GCP) 각각은 제1 수평부(HP1)와 제2 수평부(HP2) 사이의 공간에 절연패턴(111A)이 배치된다.
도 17를 참조하면, 절연막(145) 상에 콘택홀들(H)을 형성하기 위한 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용한 식각 공정을 수행하여 절연막(145), 갭필절연막(143), 층간 절연막(109), 절연패턴(111A), 절연막(107), 및 절연구조(101)를 관통하여 인터커넥션 구조들(103)의 상부 표면을 노출시키는 콘택홀들(H)을 형성한다.
도 18을 참조하면, 콘택홀들의 측벽 및 저면을 따라 도전성 배리어막(161)을 형성하고, 콘택홀들이 매립되도록 도전 구조체(163)를 형성한다. 이 후, 절연막(145)이 노출되도록 평탄화 공정을 수행하여 마스크 패턴을 제거하여 콘택홀들 내부에 게이트 콘택 구조(165)가 형성된다. 도전성 배리어막(161)은 도전 구조체(163)의 측벽 및 저면을 감싸도록 형성된다.
게이트 콘택 구조들(165) 각각은 대응하는 게이트 도전패턴(GCP)의 제3 수평부(H3)를 관통한다. 이로 인하여 게이트 콘택 구조들(165) 각각은 대응하는 게이트 도전패턴(GCP)의 제3 수평부(H3)의 측벽과 전기적 및 물리적으로 연결된다.
이 후, 절연막(145) 및 게이트 콘택 구조들(165)을 포함하는 전체 구조 상부에 제1 상부 절연막(171)을 형성한다.
도 19를 참조하면, 도프트 반도체막(141)의 상부 표면이 노출되도록 제1 상부 절연막(171) 및 절연막(145)을 식각하여 홀을 형성하고, 홀의 내부에 채널콘택 구조(185)를 형성한다. 채널콘택 구조(185)는 홀의 측벽 및 저면에 도전성 배리어막(181)을 형성하고, 홀의 내부를 도전패턴(183)으로 채워 형성할 수 있다.
이 후, 채널콘택 구조(185) 및 제1 상부 절연막(171)을 포함하는 전체 구조 상부에 제2 상부 절연막(173)을 형성하고, 채널콘택 구조(185)의 상부가 노출되는 트렌치가 형성되도록 제2 상부 절연막(173)을 식각한다. 이 후, 제2 상부 절연막(173)의 트렌치 내에 도전성 배리어막(187) 및 도전패턴(189)을 포함하는 상부도전막(191)을 형성한다. 도전성 배리어막(187)은 도전패턴(189)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 기판 상에 형성된 주변 회로 구조 및 주변 회로 구조 상에 형성된 적층체를 포함할 수 있다. 적층체는 셀 적층체를 포함할 수 있다. 셀 적층체의 게이트 도전패턴에 연결되는 게이트 콘택 구조는 셀 적층체를 관통하여 주변 회로 구조에 포함된 인터커넥션 구조에 연결될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 20을 참조하여 상술한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 20을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
BL : 비트 라인들 ST[C] : 셀 적층체
CSL : 공통 소스 라인 45 : 주변 회로 구조
GCP : 게이트 도전패턴들 GCT : 게이트 콘택 구조들
HP1, HP2, HP3 :제1 내지 제3 수평부 SI : 슬릿
CH : 채널구조 ML : 메모리막
101 : 절연구조 103 : 인터커넥션 구조
105 : 도프트 반도체막 107 : 절연막
109 : 층간 절연막 111 : 희생막
111A : 절연패턴 131 : 채널막
133 : 코어 절연막 143 :갭필절연막
145 : 절연막 153 : 도전성 배리어막
155 : 금속막 171 :제1 상부 절연막
173 : 제2 상부 절연막 185 : 채널콘택 구조
191 : 상부도전막

Claims (20)

  1. 반도체 기판의 셀 영역 및 콘택 영역 상에 수평으로 연장되어 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제1 수평부 및 제2 수평부와, 상기 제1 수평부의 일단부와 연결되는 제3 수평부를 포함하는 제1 게이트 도전패턴;
    상기 제1 게이트 도전패턴의 상기 제1 수평부와 상기 제2 수평부 사이에 배치된 제1 절연패턴;
    상기 제1 게이트 도전패턴의 하부에 상기 제1 게이트 도전패턴과 평행하게 배치되며, 상기 콘택 영역으로 평행하게 연장되는 제4 수평부 및 제 5 수평부와, 상기 제4 수평부의 일단부와 연결되는 제6 수평부를 포함하는 제2 게이트 도전패턴;
    상기 콘택 영역 상에 수직으로 연장되며 상기 제1 게이트 도전패턴의 상기 제3 수평부와 접촉하는 제1 게이트 콘택 구조; 및
    상기 콘택 영역 상에 수직으로 연장되며, 상기 제1 절연 패턴을 관통하고 상기 제2 게이트 도전패턴의 상기 제6 수평부와 접촉하는 제2 게이트 콘택 구조를 포함하며,
    상기 제1 게이트 도전패턴은 상기 제2 게이트 도전패턴보다 상기 콘택 영역으로 연장되는 길이가 짧은 메모리 장치.
  2. 제 1 항에 있어서,
    상기 2 수평부의 일단부는 상기 제3 수평부와 연결되고, 상기 제5 수평부의 일단부는 상기 제6 수평부와 연결되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 게이트 도전패턴의 상기 제4 수평부와 상기 제5 수평부 사이에 배치된 제2 절연패턴을 더 포함하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 게이트 콘택 구조는 상기 제2 절연패턴을 관통하여 수직 연장되는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 게이트 콘택 구조는 상기 제2 절연패턴에 의해 상기 제2 게이트 도전패턴과 전기적 및 물리적으로 이격되는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 게이트 도전패턴과 상기 제2 게이트 도전패턴 사이에 형성된 층간 절연막을 더 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 게이트 도전패턴의 상기 제1 수평부 및 상기 제2 수평부의 길이는 상기 제2 게이트 도전패턴의 상기 제4 수평부 및 상기 제5 수평부의 길이보다 짧은 메모리 장치.
  8. 주변회로와 연결된 인터커넥션 구조들을 포함하는 하부 구조물;
    복수의 게이트 도전패턴들을 포함하며 상기 하부 구조물 상에 적층된 셀 적층체; 및
    상기 복수의 게이트 도전패턴들 각각과 상기 인터커넥션 구조들을 각각 연결하는 복수의 게이트 콘택 구조들을 포함하며,
    상기 복수의 게이트 도전패턴들 각각은 셀 영역에서 콘택 영역으로 평행하게 연장되는 제1 수평부와 제2 수평부, 및 상기 제1 수평부의 일단과 상기 제2 수평부의 일단과 연결되며 상기 복수의 게이트 콘택 구조들 중 대응하는 게이트 콘택 구조와 연결되는 제3 수평부를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 게이트 도전패턴들은 순차적으로 적층되어 배열되며, 상부에 배치될수록 상기 제1 수평부 및 상기 제2 수평부의 길이가 짧은 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 게이트 도전패턴들 사이에 형성된 층간절연막을 더 포함하는 메모리 장치.
  11. 제 9 항에 있어서,
    상기 셀 적층체는 상기 제1 수평부 및 상기 제2 수평부 사이에 배치된 절연패턴들을 더 포함하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수의 게이트 콘택 구조들 각각은 상기 복수의 게이트 도전패턴들 중 대응하는 게이트 도전패턴의 하부에 배치된 적어도 하나의 게이트 도전패턴의 상기 제1 수평부와 상기 제2 수평부 사이 영역을 관통하는 메모리 장치.
  13. 제 11 항에 있어서,
    상기 복수의 게이트 콘택 구조들 각각은 상기 복수의 게이트 도전패턴들 중 대응하는 게이트 도전패턴의 하부에 배치된 적어도 하나의 게이트 도전패턴의 상기 제1 수평부와 상기 제2 수평부 사이에 배치된 상기 절연패턴을 관통하는 메모리 장치.
  14. 제 9 항에 있어서,
    상기 복수의 게이트 콘택 구조들 각각은 상기 복수의 게이트 도전패턴들 중 대응하는 게이트 도전패턴의 상부에 배치된 적어도 하나의 게이트 도전패턴의 외부 영역에서 수직 연장되는 메모리 장치.
  15. 셀 영역 및 콘택 영역을 포함하는 기판 상에 인터커넥션 구조들을 포함하는 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 채널구조를 감싸며 서로 이격되어 적층된 층간 절연막들, 상기 층간 절연막들 사이에서 상기 채널구조를 감싸는 희생막들을 포함하는 계단 구조를 형성하여 셀 적층체를 형성하는 단계;
    상기 층간 절연막들이 상기 희생막들보다 돌출되도록 상기 희생막들의 측벽을 식각하여 상기 희생막들의 상기 측벽에 갭을 형성하는 단계;
    상기 계단구조를 포함한 전체 구조 상에 갭필절연막을 형성하여 상기 희생막들의 상기 측벽에 제1 방향으로 연장된 제1 터널을 형성하는 단계;
    상기 제1 방향과 수직한 제2 방향으로 상기 갭필절연막 및 상기 계단 구조를 식각하는 슬릿 공정을 수행하여 상기 희생막들의 측벽 및 상기 제1 터널을 노출시키는 단계;
    상기 셀 영역의 상기 희생막들을 선택적으로 제거하고, 상기 콘택 영역의 상기 희생막들의 측벽을 일정 두께 식각하여 상기 제1 터널과 연결되며 상기 제2 방향으로 연장되는 제2 터널들을 형성하는 단계; 및
    상기 셀 영역 상의 상기 희생막들이 제거된 영역 및 상기 콘택 영역 상의 상기 제1 터널 및 상기 제2 터널들 내부를 도전 물질로 채워 게이트 도전패턴들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 계단 구조를 형성하는 단계는 상기 층간 절연막들 및 상기 희생막들을 식각하여 복수의 층계들을 형성하되, 상기 복수의 층계들은 상부에 배치될수록 수평 연장 길이가 짧도록 형성하는 메모리 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 게이트 도전패턴들 각각은 상기 제2 터널들 내에 형성된 제1 수평부와 제2 수평부, 및 상기 제1 터널 내에 형성된 제3 수평부를 포함하며,
    상기 복수의 게이트 콘택 구조들 각각은 상기 게이트 도전패턴들 각각의 상기 제3 수평부를 관통하여 수직 연장되도록 형성하는 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 복수의 게이트 콘택 구조들은 각각은 상기 제3 수평부의 상부에 배치된 상기 희생막들을 관통하는 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 희생막들은 상기 복수의 게이트 콘택 구조들과 상기 복수의 게이트 도전패턴들을 서로 절연시키는 메모리 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 게이트 도전패턴들 각각은 하부에 배치될수록 상기 제1 수평부와 상기 제2 수평부의 연장 길이가 상부에 배치된 게이트 도전패턴보다 긴 메모리 장치의 제조 방법.
KR1020200120333A 2020-09-18 2020-09-18 메모리 장치 및 그 제조방법 KR20220037636A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200120333A KR20220037636A (ko) 2020-09-18 2020-09-18 메모리 장치 및 그 제조방법
US17/189,926 US20220093635A1 (en) 2020-09-18 2021-03-02 Memory device and manufacturing method of the memory device
CN202110659620.6A CN114203809A (zh) 2020-09-18 2021-06-15 存储装置以及该存储装置的制造方法
TW110127488A TW202213718A (zh) 2020-09-18 2021-07-27 記憶體裝置以及該記憶體裝置的製造方法
DE102021208171.1A DE102021208171A1 (de) 2020-09-18 2021-07-29 Speichervorrichtung und herstellungsverfahren der speichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200120333A KR20220037636A (ko) 2020-09-18 2020-09-18 메모리 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20220037636A true KR20220037636A (ko) 2022-03-25

Family

ID=80473605

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200120333A KR20220037636A (ko) 2020-09-18 2020-09-18 메모리 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US20220093635A1 (ko)
KR (1) KR20220037636A (ko)
CN (1) CN114203809A (ko)
DE (1) DE102021208171A1 (ko)
TW (1) TW202213718A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150413A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20220073357A (ko) 2020-11-26 2022-06-03 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102318824B1 (ko) 2019-04-12 2021-10-27 이권재 마늘종자 파종시스템

Also Published As

Publication number Publication date
US20220093635A1 (en) 2022-03-24
TW202213718A (zh) 2022-04-01
CN114203809A (zh) 2022-03-18
DE102021208171A1 (de) 2022-03-24

Similar Documents

Publication Publication Date Title
US20170213843A1 (en) Semiconductor device and method of manufacturing the same
KR20220037636A (ko) 메모리 장치 및 그 제조방법
US11362104B2 (en) Semiconductor memory device
KR20220037633A (ko) 메모리 장치 및 그 제조방법
US11729981B2 (en) Semiconductor device and method of manufacturing the same
US20220310644A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US20220045045A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
KR102598774B1 (ko) 반도체 메모리 장치
US20230413553A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20220367506A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20230328983A1 (en) Semiconductor memory device and manufacturing method of a semiconductor memory device
US20230125409A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20230326891A1 (en) Semiconductor memory device
US20230380162A1 (en) Semiconductor memory device
US20230309305A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20230016278A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20220157839A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20240196609A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20230380160A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20230301097A1 (en) Semiconductor memory device
US11217523B2 (en) Semiconductor memory device and manufacturing method thereof
US20220189977A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US20220399364A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20220359560A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
KR20230011221A (ko) 반도체 메모리 장치 및 그 제조방법