KR20230011221A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치와 그 제조방법을 포함한다. 반도체 메모리 장치는 제1 방향으로 연장된 제1 채널구조 및 제2 채널구조; 상기 제1 채널구조와 상기 제2 채널구조 사이에 배치되고 상기 제1 방향으로 연장된 제3 채널구조; 및 상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조를 감싸고, 상기 제1 방향으로 서로 이격되어 적층된 복수의 도전막들을 포함하고, 상기 제3 채널구조는 상기 복수의 도전막들의 개재없이 상기 제1 채널구조 및 상기 제2 채널구조로부터 이격된다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 3차원 반도체 메모리 장치의 복수의 메모리 셀들은 3차원으로 배열될 수 있다. 3차원 반도체 메모리 장치에서, 복수의 메모리 셀들은 게이트 적층체를 관통하는 채널구조에 의해 직렬로 연결될 수 있다.
본 발명의 실시 예들은 메모리 셀의 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 연장된 제1 채널구조 및 제2 채널구조; 상기 제1 채널구조와 상기 제2 채널구조 사이에 배치되고 상기 제1 방향으로 연장된 제3 채널구조; 및 상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조를 감싸고, 상기 제1 방향으로 서로 이격되어 적층된 복수의 도전막들을 포함하고, 상기 제3 채널구조는 상기 복수의 도전막들의 개재없이 상기 제1 채널구조 및 상기 제2 채널구조로부터 이격될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 비트라인들; 상기 복수의 비트라인들에 중첩된 도프트 반도체 구조; 상기 도프트 반도체 구조가 상기 복수의 비트라인들을 향하는 제1 방향으로 서로 이격되어 배치된 복수의 도전막들을 포함하고, 상기 복수의 도전막들을 관통하되 서로 교차되는 제1 채널홀 및 제2 채널홀을 포함하는 게이트 적층체; 상기 제1 채널홀의 내부에 배치되고, 상기 제2 채널홀에 의해 서로 분리된 제1 채널구조 및 제2 채널구조; 상기 제1 채널홀의 측벽을 따라 연장되고, 상기 제2 채널홀에 의해 서로 분리된 제1 메모리막 및 제2 메모리막; 상기 제1 채널홀과 상기 제2 채널홀이 겹치는 중첩영역에 배치된 제3 채널구조; 및 상기 제3 채널구조의 측벽을 따라 연장된 제3 메모리막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 적층체를 관통하는 제1 채널홀을 형성하는 단계; 상기 제1 채널홀의 표면을 따라 예비 메모리막을 형성하는 단계; 상기 예비 메모리막 상에 예비 채널막을 형성하는 단계; 상기 제1 채널홀에 교차되고, 상기 예비 메모리막 및 상기 예비 채널막을 관통하는 제2 채널홀을 형성하는 단계; 상기 제2 채널홀의 내부에 메모리막을 형성하는 단계; 및 상기 제2 채널홀 내부에 배치되고, 상기 메모리막의 표면을 따라 연장된 채널막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 제1 채널홀 내부의 채널막이 제1 채널홀에 교차되는 제2 채널홀을 통해 제1 채널구조 및 제2 채널구조로 분리될 수 있고, 제2 채널홀이 제3 채널구조의 배치공간으로 이용될 수 있다. 이에 따라, 본 기술은 제한된 면적 내에서 채널구조들의 배치밀도를 높임으로써, 메모리 셀의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 4a, 도 4b 및 도 4c는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 7은 본 발명의 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 8, 도 10, 도 12, 도 14 및 도 16은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 평면도들이다.
도 9a, 도 9b, 도 11a, 도 11b, 도 13a, 도 13b, 도 15a, 도 15b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a 및 도 21b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 단면도들이다.
도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a 및 도 26b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 단면도들이다.
도 27은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 28은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함할 수 있다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 공통소스라인(CSL), 비트라인(BL), 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)을 통해 주변회로구조(40)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 드레인 셀렉트 트랜지스터(DST)는 채널구조에 의해 직렬로 연결될 수 있다.
복수의 메모리 셀 스트링들(CS)은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 각각의 메모리 셀 스트링(CS)은 복수의 비트라인들(BL) 중 그에 대응하는 비트라인에 접속될 수 있다. 공통소스라인(CSL) 및 복수의 비트라인들(BL)은 복수의 셀 스트링들(CS)의 복수의 채널구조들에 접속될 수 있다.
각 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스라인(CSL)에 접속될 수 있다. 각 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
메모리 셀 스트링(CS)은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 복수의 메모리 셀들(MC1 내지 MCn)의 게이트 전극들로 이용될 수 있다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용될 수 있다.
복수의 메모리 셀 스트링들(CS)은 복수의 워드라인들(WL1 내지 WLn) 각각에 의해 제어될 수 있다. 각각의 비트라인(BL)에 의해 제어되는 메모리 셀 스트링들의 수는 2이상일 수 있다. 일 실시 예로서, 각각의 비트라인(BL)에 제1 메모리 셀 스트링 그룹(CS[A]) 중 하나의 메모리 셀 스트링과, 제2 메모리 셀 스트링 그룹(CS[B]) 중 하나의 메모리 셀 스트링이 접속될 수 있다. 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 서로 분리된 드레인 셀렉트 라인들 또는 서로 분리된 소스 셀렉트 라인들에 의해 개별적으로 제어될 수 있다. 일 실시 예로서, 제1 메모리 셀 스트링 그룹(CS[A])은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있고, 제2 메모리 셀 스트링 그룹(CS[B])은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이 때, 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 동일한 소스 셀렉트 라인(SSL)에 접속될 수 있다. 이하, 설명의 편의를 위해, 도 2에 도시된 예를 기반으로 다양한 실시 예들에 따른 반도체 메모리 장치의 구조를 설명하나, 본 발명의 실시 예는 이에 제한되지 않다. 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2이상의 메모리 셀 스트링 그룹들은 동일한 드레인 셀렉트 라인에 접속될 수 있고, 서로 분리된 2이상의 소스 셀렉트 라인들에 각각 접속될 수 있다. 또 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2이상의 메모리 셀 스트링 그룹들은 서로 분리된 2이상의 드레인 셀렉트 라인들에 각각 접속될 수 있고, 서로 분리된 2이상의 소스 셀렉트 라인들에 각각 접속될 수 있다.
각각의 비트라인(BL)에 그에 대응하는 메모리 셀 스트링(CS)의 채널구조를 프리차지하기 위한 동작전압이 인가될 수 있다. 비트라인(BL)은 비트라인 콘택을 통해 메모리 셀 스트링(CS)의 채널구조에 접속될 수 있다.
공통소스라인(CSL)에 메모리 셀 스트링(CS)의 채널구조의 전위를 디스차지시키기 위한 동작전압이 인가될 수 있다. 공통소스라인(CSL)은 도프트 반도체 구조를 통해 메모리 셀 스트링(CS)에 접속될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 포함할 수 있다. 도프트 반도체 구조(DPS)는 제1 방향(DR1)으로 복수의 비트라인들(BL)을 향할 수 있다. 일 실시 예로서, 제1 방향(DR1)은 Z축 방향일 수 있다. 도프트 반도체 구조(DPS)는 도 2에 도시된 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL)과 도프트 반도체 구조(DPS) 사이에 배치될 수 있다.
도 3a를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 도프트 반도체 구조(DPS)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 도프트 반도체 구조(DPS) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3b를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 복수의 비트라인들(BL)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다. 메모리 셀 어레이(10)의 복수의 채널구조들은 도 5a 및 도 5b에 도시된 제1 내지 제3 채널막들(125A, 125B, 145)을 포함할 수 있으며, 제1 방향(DR1)으로 연장될 수 있다. 복수의 비트라인들(BL)은 복수의 채널구조들에 교차되는 평면에서 서로 나란하게 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 XY평면에서 서로 나란하게 연장될 수 있다. 이하, 복수의 비트라인들(BL)이 연장되는 방향을 제2 방향(DR2)으로 정의할 수 있고, 복수의 비트라인들(BL)에 교차되는 방향을 제3 방향(DR3)으로 정의할 수 있다. 일 실시 예로서, 제2 방향(DR2)은 X축 방향일 수 있고, 제3 방향(DR3)은 Y축 방향일 수 있다.
메모리 셀 어레이(10)를 형성하기 위한 공정은 다양한 방식으로 수행될 수 있다. 일 실시 예로서, 메모리 셀 어레이(10)를 형성하기 위한 공정은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 메모리 셀 어레이(10)를 포함하는 제1 구조체는 주변회로구조(40)를 포함하는 제2 구조체와 별도로 형성될 수 있다. 이 경우, 제1 구조체와 제2 구조체는 복수의 도전성 본딩패드들을 통해 서로 본딩될 수 있다.
도 4a, 도 4b 및 도 4c는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 4a는 본 발명의 실시 예들에 따른 복수의 메모리 셀 스트링들(CS1, CS2, CS3), 게이트 적층체(GST) 및 복수의 비트라인들(BL)의 레이아웃을 나타내는 평면도이다.
도 4a를 참조하면, 반도체 메모리 장치는 복수의 게이트 적층체들(GST) 및 복수의 비트라인들(BL)을 포함할 수 있다.
복수의 게이트 적층체들(GST)은 슬릿(153)에 의해 구획될 수 있다. 각각의 게이트 적층체(GST)는 도 5a에 도시된 바와 같이 제1 방향(DR1)으로 이격되어 적층된 복수의 도전막들(155)을 포함할 수 있다. 각각의 도전막은 제2 방향(DR2) 및 제3 방향(DR3)으로 연장된 평판형일 수 있다. 복수의 도전막들은 도 2에 도시된 적어도 한층의 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 적어도 한층의 제1 드레인 셀렉트 라인(DSL1) 및 적어도 한층의 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 게이트 적층체(GST)의 복수의 도전막들 중 적어도 한층은 라인 분리구조(173)에 의해 관통될 수 있다. 일 실시 예로서, 라인 분리구조(173)는 복수의 도전막들 중 적어도 한층을 도 2에 도시된 바와 같이 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 분리하기 위해 제공될 수 있다.
게이트 적층체(GST)는 복수의 채널홀들(121, 141)을 포함할 수 있다. 복수의 채널홀들(121, 141)은 제1 방향(DR1)으로 연장되어, 게이트 적층체(GST)를 관통할 수 있다. 복수의 채널홀들(121, 141)은 서로 교차되는 제1 채널홀(121) 및 제2 채널홀(141)을 포함할 수 있다.
제1 채널홀(121) 및 제2 채널홀(141) 내부에 복수의 메모리 셀 스트링들(CS1, CS2, CS3) 중 적어도 3개의 메모리 셀 스트링들을 위한 셀 플러그 구조가 배치될 수 있다. 일 실시 예로서, 제1 채널홀(121) 및 제2 채널홀(141)의 내부에 제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2) 및 제3 메모리 셀 스트링(CS3)을 위한 셀 플러그 구조가 배치될 수 있다.
셀 플러그 구조는 제1 메모리 셀 스트링(CS1)을 위한 제1 채널구조 및 제1 메모리막, 제2 메모리 셀 스트링(CS2)을 위한 제2 채널구조 및 제2 메모리막, 그리고 제3 메모리 셀 스트링(CS3)을 위한 제3 채널구조 및 제3 메모리막을 포함할 수 있다. 제1 내지 제3 채널구조와 제1 내지 제3 메모리막은 도 4b 및 도 4c를 참조하여 후술하기로 한다. 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)의 위치는 제1 채널홀(121)의 양단의 위치와 연관될 수 있고, 제3 메모리 셀 스트링(CS3)의 위치는 제2 채널홀(141)의 위치와 연관될 수 있다. 제3 메모리 셀 스트링(CS3)은 제1 메모리 셀 스트링(CS1)과 제2 메모리 셀 스트링(CS2) 사이에 배치될 수 있다.
복수의 비트라인들(BL)은 복수의 비트라인 콘택들(177)을 통해 복수의 메모리 셀 스트링들(CS1, CS2, CS3)에 접속될 수 있다. 복수의 비트라인들(BL)은 제1 메모리 셀 스트링(CS1)에 접속된 제1 비트라인(BL1), 제2 메모리 셀 스트링(CS2)에 접속된 제2 비트라인(BL2) 및 제3 메모리 셀 스트링(CS3)에 접속된 제3 비트라인(BL3)을 포함할 수 있다.
제1 채널홀(121)의 양단은 XY평면에서 서로 상반된 방향으로 제2 채널홀(141)보다 돌출될 수 있다. 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제3 비트라인(BL3)의 배열순서는 제1 채널홀(121)의 양단과 제2 채널홀(141)의 배열에 따라 변경될 수 있다. 일 실시 예로서, 제1 채널홀(121)의 양단은 복수의 비트라인들(BL)에 교차되는 방향으로 제2 채널홀(141)보다 돌출될 수 있다. 이러한 실시 예에 따르면, 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)은 제3 메모리 셀 스트링(CS3)을 사이에 두고 제3 방향(DR3)으로 이웃할 수 있고, 제1 비트라인(BL1) 및 제2 비트라인(BL2)은 제3 비트라인(BL3)을 사이에 두고 제3 방향(DR3)으로 이웃할 수 있다.
도 4b 및 도 4c는 도 4a에 도시된 제1 채널홀 및 제2 채널홀 내부에 배치된 셀 플러그 구조를 나타내는 평면도이다. 도 4b는 도 4a에 도시된 복수의 비트라인들(BL)을 향하는 셀 플러그 구조의 상면을 나타내는 확대도이고, 도 4c는 도 4a에 도시된 게이트 적층체의 복수의 도전막들(155) 중 하나가 배치된 레벨에서 XY평면을 따라 절취한 셀 플러그 구조의 평면도를 나타낸다.
도 4b 및 도 4c를 참조하면, 셀 플러그 구조는 제1 메모리막(123A), 제2 메모리막(123B), 제3 메모리막(143), 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)를 포함할 수 있다. 제1 메모리막(123A), 제2 메모리막(123B), 제3 메모리막(143), 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)는 제1 방향(DR1)으로 연장될 수 있다.
제1 메모리막(123A) 및 제2 메모리막(123B)은 XY평면에서 제2 채널홀(141)보다 돌출된 제1 채널홀(121)의 양단에 배치될 수 있다. 제1 채널홀(121)의 양단은 제1 채널홀(121) 및 제2 채널홀(141)이 서로 겹치는 중첩영역(AR1)으로부터 중첩영역(AR1) 양측으로 돌출된 부분일 수 있다. 제1 메모리막(123A) 및 제2 메모리막(123B)은 제2 채널홀(141)에 의해 서로 분리될 수 있다. 제1 메모리막(123A) 및 제2 메모리막(123B)은 제1 채널홀(121)의 측벽을 따라 연장될 수 있다.
제1 채널구조(120A) 및 제2 채널구조(120B)는 제1 채널홀(121) 내부에 배치될 수 있고, 제2 채널홀(141)에 의해 서로 분리될 수 있다. 제1 채널구조(120A) 및 제2 채널구조(120B)는 제1 채널홀(121)의 양단에 배치될 수 있다. 제1 채널구조(120A)는 제1 채널막(125A) 및 제1 캡핑 도프트 반도체막(129A)을 포함할 수 있다. 제2 채널구조(120B)는 제2 채널막(125B) 및 제2 캡핑 도프트 반도체막(129B)을 포함할 수 있다.
제1 채널막(125A)은 제1 메모리막(123A)의 내측벽을 따라 연장될 수 있다. 제2 채널막(125B)은 제2 메모리막(123B)의 내측벽을 따라 연장될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B)은 제2 채널홀(141)에 의해 서로 분리될 수 있다.
중첩영역(AR1)에 인접한 제1 채널홀(121)의 일부에 제1 캡핑 도프트 반도체막(129A) 및 제1 코어 절연막(127A)에 배치될 수 있고, 중첩영역(AR1)에 인접한 제1 채널홀(121)의 다른 일부에 제2 캡핑 도프트 반도체막(129B) 및 제2 코어 절연막(127B)이 배치될 수 있다. 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)은 제2 채널홀(141)에 의해 서로 분리될 수 있다. 도 4b에 도시된 제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(129B)은 도 4c에 도시된 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)에 중첩될 수 있다.
제1 채널막(125A)은 제1 캡핑 도프트 반도체막(129A)과 제1 메모리막(123A) 사이로부터 제1 코어 절연막(127A)과 제1 메모리막(123A) 사이로 연장될 수 있다. 제2 채널막(125B)은 제2 캡핑 도프트 반도체막(129B)과 제2 메모리막(123B) 사이로부터 제2 코어 절연막(127B)과 제2 메모리막(123B) 사이로 연장될 수 있다.
제3 채널구조(140)는 제1 채널구조(120A)와 제2 채널구조(120B) 사이에 배치될 수 있고, 중첩영역(AR1)에 배치될 수 있다. 제3 메모리막(143)은 제3 채널구조(140)의 측벽을 따라 연장될 수 있다. 제2 채널홀(141)은 XY평면에서 제1 채널홀(121)보다 측부로 돌출된 양단을 포함할 수 있다. 제3 채널구조(140) 및 제3 메모리막(143)은 XY평면에서 제2 채널홀(141)의 양단을 향해 연장될 수 있다. 이에 따라, 제3 채널구조(140)는 제1 채널구조(120A) 및 제2 채널구조(120B) 보다 측부로 돌출될 수 있고, 제3 메모리막(143)은 제1 메모리막(123A) 및 제2 메모리막(123B)보다 측부로 돌출될 수 있다. 일 실시 예로서, 제3 채널구조(140)는 제1 채널구조(120A) 및 제2 채널구조(120B)보다 도 4a에 도시된 복수의 비트라인들(BL)의 연장방향(예를 들어, DR2)으로 돌출될 수 있고, 제3 메모리막(143)은 제1 메모리막(123A) 및 제2 메모리막(123B)보다 도 4a에 도시된 복수의 비트라인들(BL)의 연장방향(DR2)으로 돌출될 수 있다.
제3 메모리막(143)은 제3 채널구조(140)의 측벽을 감싸도록 연장될 수 있다. 제3 메모리막(143)은 제1 메모리막(123A) 및 제2 메모리막(123B) 각각과 공면을 형성하도록 제1 메모리막(123A) 및 제2 메모리막(123B)에 접촉될 수 있다.
제3 채널구조(140)는 제3 채널막(145) 및 제3 캡핑 도프트 반도체막(149)을 포함할 수 있다. 제3 채널막(145)은 제3 메모리막(143)의 내측벽을 따라 연장될 수 있다. 제3 캡핑 도프트 반도체막(149)은 제3 채널막(145)으로 둘러싸인 제2 채널홀(141)의 중심영역에 배치될 수 있다. 제2 채널홀(141)의 중심영역에 제3 코어 절연막(147)이 더 배치될 수 있다. 도 4b에 도시된 제3 캡핑 도프트 반도체막(149)은 도 4c에 도시된 제3 코어 절연막(147)에 중첩될 수 있다. 제3 채널막(145)은 제3 캡핑 도프트 반도체막(149)과 제3 메모리막(143) 사이로부터 제3 코어 절연막(147)과 제3 메모리막(143) 사이로 연장될 수 있다.
제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)는 도 4a에 도시된 게이트 적층체(GST)로 둘러싸일 수 있다. 제3 채널구조(140)는 도 4c에 도시된 도전막(155)의 개재없이 제1 채널구조(120A) 및 제2 채널구조(120B)로부터 이격될 수 있다.
제1 메모리막(123A)은 제1 채널구조(120A)와 도 4c에 도시된 도전막(155) 사이에 개재될 수 있고, 제2 메모리막(123B)은 제2 채널구조(120B)와 도 4c에 도시된 도전막(155) 사이에 개재될 수 있고, 제3 메모리막(143)은 제3 채널구조(140)와 도 4c에 도시된 도전막(155) 사이에 개재될 수 있다. 제1 메모리막(123A), 제2 메모리막(123B) 및 제3 메모리막(143) 각각은 그에 대응하는 채널구조의 외측벽을 따라 연장된 터널절연막(TI), 터널절연막(TI)의 외측벽을 따라 연장된 데이터 저장막(DS) 및 데이터 저장막(DS)의 외측벽을 따라 연장된 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DS)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 본 발명은 이에 한정되지 않으며, 데이터 저장막(DS)은 상변화 물질, 나노 닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 절연물을 포함할 수 있다. 터널절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
반도체 메모리 장치는 복수의 개재 절연막들을 포함할 수 있다. 복수의 개재 절연막들은 산화물로 형성될 수 있다. 일 실시 예로서, 복수의 개재 절연막들은 제1 개재 절연막(131A) 및 제2 개재 절연막(131B)을 포함할 수 있다. 제1 개재 절연막(131A)은 제1 채널구조(120A)의 제1 채널막(125A)과 제3 메모리막(143) 사이에 배치될 수 있다. 제2 개재 절연막(131B)은 제2 채널구조(120B)의 제2 채널막(125B)과 제3 메모리막(143) 사이에 배치될 수 있다.
제1 채널홀(121) 및 제2 채널홀(141) 중 하나는 도 4a에 도시된 복수의 비트라인들(BL)의 연장방향을 따르는 장축을 갖는 평면형상을 가질 수 있고, 나머지 하나는 도 4a에 도시된 비트라인들(BL)에 교차되는 방향을 따르는 장축을 갖는 평면형상을 가질 수 있다. 일 실시 예로서, XY평면에서, 제1 채널홀(121)은 제3 방향(DR3)을 따르는 장축을 갖는 타원형일 수 있고, 제2 채널홀(141)은 제2 방향(DR2)을 따르는 장축을 갖는 타원형일 수 있다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다.
도 5a는 도 4a에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 5b는 도 4b에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 도프트 반도체 구조(DPS)에 중첩된 복수의 비트라인들(BL), 도프트 반도체 구조(DPS)와 복수의 비트라인들(BL) 사이의 게이트 적층체(GST) 및 도프트 반도체 구조(DPS)에 접속된 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)를 포함할 수 있다. 이하, 도 4a 내지 도 4c에 도시된 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
게이트 적층체(GST)는 제1 방향(DR1)으로 교대로 적층된 복수의 도전막들(155)과 복수의 층간 절연막들(111)을 포함할 수 있다. 각각의 도전막(155)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다. 금속막은 텅스텐, 구리, 몰리브덴 등을 포함할 수 있다. 도전성 금속 질화막은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 적어도 한층의 절연막이 배치될 수 있다. 일 실시 예로서, 게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 제1 절연막(151) 및 제2 절연막(175)이 배치될 수 있다.
복수의 도전막들(155)중 복수의 비트라인들(BL)에 인접한 적어도 한층의 도전막은 라인 분리구조(173)에 의해 관통될 수 있다. 라인 분리 구조(173)는 절연물로 형성될 수 있고, 제1 절연막(151)을 관통하도록 제1 방향(DR1)으로 연장될 수 있다. 게이트 적층체(GST)와 공면을 이루는 슬릿(153)의 측벽 상에 측벽 절연막(157)이 형성될 수 있다. 슬릿(153)의 내부에 소스 콘택구조(SCT)가 배치될 수 있다. 소스 콘택구조(SCT)는 도프트 반도체 구조(DPS)를 도 1 및 도 2에 도시된 공통소스라인(CSL)에 전기적으로 연결하기 위해 제공될 수 있다. 소스 콘택구조(SCT)는 측벽 절연막(157)에 의해 게이트 적층체(GST)의 복수의 도전막들(155)로부터 절연될 수 있다.
도프트 반도체 구조(DPS)는 하부 도프트 반도체막(101), 채널 콘택구조(CCT) 및 식각 정지막(109)을 포함할 수 있다. 채널 콘택구조(CCT)는 하부 도프트 반도체막(101)과 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(109)은 채널 콘택구조(CCT)와 게이트 적층체(GST) 사이에 배치될 수 있다. 식각 정지막(109)은 생략될 수 있다.
채널 콘택구조(CCT)는 도프트 반도체막(161)으로 형성될 수 있다. 하부 도프트 반도체막(101) 및 도프트 반도체막(161) 각각은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막(161)은 소스 콘택구조(SCT)를 형성하도록 슬릿(153) 내부로 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 일 실시 예로서, 채널 콘택구조(CCT)는 도프트 반도체막으로 형성될 수 있고, 소스 콘택구조(SCT)는 금속막으로 형성될 수 있다. 식각 정지막(109)은 슬릿(153)을 형성하기 위한 식각공정 동안의 식각 선택비를 고려하여 선택된 물질로 형성될 수 있다. 일 실시 예로서, 식각 정지막(109)은 실리콘막을 포함할 수 있다.
제1 메모리막(123A), 제2 메모리막(123B), 제3 메모리막(143), 제1 채널막(125A), 제2 채널막(125B), 제3 채널막(145), 제1 코어 절연막(127A), 제2 코어 절연막(127B) 및 제3 코어 절연막(147)은 하부 도프트 반도체막(101) 내부로 연장될 수 있다. 제1 캡핑 도프트 반도체막(129A), 제2 캡핑 도프트 반도체막(129B) 및 제3 캡핑 도프트 반도체막(149)은 제1 코어 절연막(127A), 제2 코어 절연막(127B) 및 제3 코어 절연막(147) 각각에 중첩될 수 있다.
제3 채널구조(140)는 제1 채널구조(120A) 및 제2 채널구조(120B)보다 하부 도프트 반도체막(101) 내부로 돌출될 수 있다. 보다 구체적으로, 제3 채널막(145)은 제1 채널막(125A) 및 제2 채널막(125B)보다 하부 도프트 반도체막(101) 내부로 돌출될 수 있다.
도 5c는 도 5a 및 도 5b에 도시된 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)를 나타내는 사시도이다.
도 5c를 참조하면, 제3 채널구조(140)는 제1 채널구조(120A) 및 제2 채널구조(120B)에 비해 길게 형성될 수 있다. 제1 채널막(125A), 제2 채널막(125B) 및 제3 채널막(145)은 제1 캡핑 도프트 반도체막(129A), 제2 캡핑 도프트 반도체막(129B) 및 제3 캡핑 도프트 반도체막(149)에 비해 길게 형성될 수 있다. 제3 채널막(145)은 제1 채널막(125A) 및 제2 채널막(125B)에 비해 길게 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 채널 콘택구조(CCT)는 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140) 각각의 측벽에 접촉될 수 있다. 보다 구체적으로, 채널 콘택구조(CCT)는 제1 메모리막(123A), 제2 메모리막(123B) 및 제3 메모리막(143)을 관통하도록 제1 채널막(125A), 제2 채널막(125B) 및 제3 채널막(145)을 향해 돌출될 수 있고, 제1 채널막(125A), 제2 채널막(125B) 및 제3 채널막(145)에 접촉될 수 있다.
제1 채널막(125A) 및 제2 채널막(125B) 각각의 측벽은 채널 콘택구조(CCT)로 둘러싸일 수 있다. 제1 메모리막(123A)은 채널 콘택구조(CCT)에 의해 상부 제1 메모리막(A1) 및 하부 제1 메모리막(A2)으로 분리될 수 있다. 제2 메모리막(123B)은 채널 콘택구조(CCT)에 의해 상부 제2 메모리막(B1) 및 하부 제2 메모리막(B2)으로 분리될 수 있다.
채널 콘택구조(CCT)는 제3 채널막(145)의 측벽 일부에 접촉될 수 있다. 일 실시 예로서, 제3 채널막(145)은 채널 콘택구조(CCT)에 접촉된 제1 접촉면(CTS1) 및 제2 접촉면(CTS2)을 포함할 수 있다. 제1 접촉면(CTS1) 및 제2 접촉면(CTS2)은 도 4b 및 도 4c에 도시된 중첩영역(AR1) 외부로 연장된 제3 채널막(145)의 일부일 수 있다.
도 5c를 참조하면, 제3 채널막(145)의 제1 접촉면(CTS1) 및 제2 접촉면(CTS2)은 서로 이격될 수 있으며, 도 5a 및 도 5b에 도시된 제3 메모리막(143)은 제1 접촉면(CTS1)과 제2 접촉면(CTS2) 사이의 제3 채널막(145)의 측벽을 따라 연장될 수 있다.
도 5a 및 도 5b를 참조하면, 제3 메모리막(143)은 제1 접촉면(CTS1)과 제2 접촉면(CTS2) 사이의 제3 채널막(145)의 측벽으로부터, 제1 방향(DR1)과 상반된 방향을 향하는 제3 채널막(145)의 바닥면을 따라 연속적으로 연장될 수 있다.
복수의 비트라인 콘택들(177)은 제1 채널구조(120A), 제2 채널구조(120B) 및 제3 채널구조(140)로부터 제1 절연막(151) 및 제2 절연막(175)을 관통하도록 연장될 수 있다.
복수의 비트라인들(BL)은 제2 절연막(175) 상의 제3 절연막(179)을 관통할 수 있다.
도 4b 및 도 4c를 참조하여 설명한 복수의 개재 절연막들은 제1 하부 개재 절연막(135) 및 제2 하부 개재 절연막(137)을 더 포함할 수 있다. 제1 하부 개재 절연막(135)은 하부 도프트 반도체막(101)과 제3 메모리막(143) 사이에 배치될 수 있다. 제2 하부 개재 절연막(137)은 식각 정지막(109)과 제3 메모리막(143) 사이에 배치될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 6a는 도 4a에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 6b는 도 4b에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도이다. 이하, 도 4a 내지 도 4c 그리고 도 5a 및 도 5b와 동일한 구성에 대한 중복된 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 반도체 메모리 장치는 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 게이트 적층체(GST), 라인 분리구조(173), 슬릿(153), 복수의 비트라인들(BL), 제1 절연막(151), 제2 절연막(175) 및 제3 절연막(179)을 포함할 수 있다.
도프트 반도체 구조(DPS')는 도프트 반도체막(295)을 포함할 수 있다. 도프트 반도체 구조(DPS')는 도프트 반도체막(295)과 게이트 적층체(GST)에 배치된 반도체 기판(201)을 더 포함할 수 있다. 도프트 반도체막(295) 및 반도체 기판(201) 각각은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
게이트 적층체(GST)는 도 4a 도시된 제1 채널홀(121) 및 제2 채널홀(141)을 포함할 수 있다. 도 4a에 도시된 제1 채널홀(121)과 제2 채널홀(141)은 도 6a 및 도 6b에 도시된 셀 플러그 구조로 채워질 수 있다. 도 6a 및 도 6b에 도시된 셀 플러그 구조는 제1 메모리막(123A'), 제2 메모리막(123B'), 제3 메모리막(143'), 제1 채널구조(120A'), 제2 채널구조(120B') 및 제3 채널구조(140'), 제1 코어 절연막(127A), 제2 코어 절연막(127B) 및 제3 코어 절연막(147)을 포함할 수 있다. 상술한 셀 플러그 구조는 도프트 반도체막(295)을 향해 게이트 적층체(GST)보다 돌출될 수 있다. 반도체 기판(201)은 게이트 적층체(GST)보다 돌출된 셀 플러그 구조의 돌출부 측벽을 감쌀 수 있다.
제1 채널구조(120A')의 제1 캡핑 도프트 반도체막(129A), 제2 채널구조(120B')의 제2 캡핑 도프트 반도체막(129B) 및 제3 채널구조(140')의 제3 캡핑 도프트 반도체막(149)은 도 5a 및 도 5b를 참조하여 설명한 바와 동일하게 구성될 수 있다. 제1 채널구조(120A')의 제1 채널막(125A'), 제2 채널구조(120B')의 제2 채널막(125B') 및 제3 채널구조(140')의 제3 채널막(145')은 도프트 반도체막(295)에 접촉될 수 있다. 제1 채널막(125A'), 제2 채널막(125B') 및 제3 채널막(145')의 끝단들(EP1, EP2, EP3)은 도프트 반도체막(295)에 접촉될 수 있다.
도 7은 본 발명의 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 평면도이다. 이하, 도 4a 내지 도 4c에 도시된 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
도 7을 참조하면, 반도체 메모리 장치는 슬릿(153)에 의해 구획되고 라인 분리구조(173)를 포함하는 게이트 적층체(GST)와 게이트 적층체(GST)에 중첩된 복수의 비트라인들(BL)을 포함할 수 있다.
게이트 적층체(GST)는 제1 채널홀(121')과 제2 채널홀(141')에 의해 관통될 수 있다. 제1 채널홀(121')과 제2 채널홀(141')은 서로 교차하고 제1 방향(DR1)으로 연장될 수 있다. 제1 채널홀(121')의 양단은 복수의 비트라인들(BL)의 연장방향으로 제2 채널홀(141')보다 돌출될 수 있고, 제2 채널홀(141')은 복수의 비트라인들(BL)에 교차되는 방향으로 제1 채널홀(121')보다 돌출될 수 있다. 일 실시 예로서, 제1 채널홀(121')은 제2 방향(DR2)을 따르는 장축을 갖는 타원형일 수 있고, 제2 채널홀(141')은 제3 방향(DR3)을 따르는 장축을 갖는 타원형일 수 있다.
상술한 실시 예에 따르면, 제1 채널홀(121') 양단에 배치된 제1 채널구조(120A")와 제2 채널구조(120B")는 제2 방향(DR2)로 이웃할 수 있다. 제3 채널구조(140")는 제1 채널구조(120A") 및 제2 채널구조(120B")보다 제3 방향(DR3)으로 돌출될 수 있다.
복수의 비트라인들(BL)은 제1 비트라인(BL1'), 제2 비트라인(BL2') 및 제3 비트라인(BL3')을 포함할 수 있다. 제1 비트라인(BL1')은 비트라인 콘택(177)을 통해 제1 채널구조(120A")에 접속될 수 있고, 제2 비트라인(BL2')은 다른 비트라인 콘택(177)을 통해 제2 채널구조(120B")에 접속될 수 있고, 제3 비트라인(BL3')은 또 다른 비트라인 콘택(177)을 통해 제3 채널구조(140")에 접속될 수 있다. 연이어 배치된 제1 비트라인(BL1'), 제2 비트라인(BL2') 및 제3 비트라인(BL3')은 제3 채널구조(140")에 중첩될 수 있다. 제1 비트라인(BL1')은 제2 비트라인(BL2')과 제3 비트라인(BL3') 사이에 배치될 수 있다.
도 8, 도 10, 도 12, 도 14 및 도 16은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 평면도들이다. 도 9a, 도 9b, 도 11a, 도 11b, 도 13a, 도 13b, 도 15a, 도 15b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a 및 도 21b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 단면도들이다.
도 8은 제1 채널홀, 예비 메모리막 및 예비 채널막을 형성하는 단계를 설명하기 위한 평면도이다. 도 9a는 도 8에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 9b는 도 8에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 8, 도 9a 및 도 9b를 참조하면, 제1 채널홀(321)은 적층체(310)를 관통하도록 형성될 수 있다. 일 실시 예로서, 적층체(310)는 예비 도프트 반도체 구조(300) 상에 배치될 수 있다.
예비 도프트 반도체 구조(300)는 하부 도프트 반도체막(301), 하부 도프트 반도체막(301) 상의 제1 보호막(303) 및 제1 보호막(303) 상의 희생막(305)을 포함할 수 있다. 예비 도프트 반도체 구조(300)는 희생막(305) 상의 식각 정지막(309)을 더 포함할 수 있고, 희생막(305)과 식각 정지막(309) 사이의 제2 보호막(307)을 더 포함할 수 있다. 제1 보호막(303) 및 제2 보호막(307)은 희생막(305)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생막(305)은 언도프트 실리콘막으로 형성될 수 있고, 제1 보호막(303) 및 제2 보호막(307) 각각은 산화막으로 형성될 수 있다. 식각 정지막(309)은 적층체(310)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 식각 정지막(309)은 실리콘 등의 반도체막으로 형성될 수 있다.
적층체(310)는 예비 도프트 반도체 구조(300) 상에 교대로 적층된 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 포함할 수 있다. 제2 물질막(313)은 제1 물질막(311)과 다른 물질로 형성될 수 있다. 일 실시 예로서, 제1 물질막(311)은 층간 절연막으로서 제공될 수 있고, 제2 물질막(313)은 도전막으로서 제공될 수 있다. 이 경우, 제1 물질막(311)은 실리콘 산화물 등의 절연물을 포함할 수 있고, 제2 물질막(313)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 다른 일 실시 예로서, 제1 물질막(311)은 층간 절연막으로서 제공될 수 있고, 제2 물질막(313)은 제1 물질막(311)에 대한 식각 선택비를 갖는 희생물로서 제공될 수 있다. 이 경우, 제1 물질막(311)은 실리콘 산화물로 형성될 수 있고, 제2 물질막(313)은 실리콘 질화물로 형성될 수 있다.
적층체(310) 상에 마스크막(315)을 형성할 수 있다. 제1 채널홀(321)은 포토리소그래피 공정을 이용하여 마스크막(315) 및 적층체(310)를 식각함으로써 형성될 수 있다.
제1 채널홀(321)은 적층체(310)의 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 관통할 수 있고, 예비 도프트 반도체 구조(300) 내부로 연장될 수 있다. 일 실시 예로서, 제1 채널홀(321)은 제1 보호막(303), 희생막(305), 제2 보호막(307) 및 식각 정지막(309)을 관통할 수 있고, 하부 도프트 반도체막(301) 내부로 연장될 수 있다.
제1 채널홀(321)은 적층체(310)를 관통하도록 제1 방향(DR1)으로 연장될 수 있고, XY평면에서 제2 방향(DR2) 또는 제3 방향(DR3)을 따르는 장축을 갖는 평면형상을 가질 수 있다. 이하, 제1 채널홀(321)이 제3 방향(DR3)을 따르는 장축을 갖는 타원형으로 형성된 경우를 예로 들어 반도체 메모리 장치의 제조방법을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 채널홀(321)은 도 7에 도시된 제1 채널홀(121')과 같이, 제2 방향(DR2)을 따르는 장축을 갖는 타원형으로 형성될 수 있다.
이어서, 제1 채널홀(321)의 표면을 따라 예비 메모리막(323)을 형성할 수 있다. 예비 메모리막(323)은 도 4b 및 도 4c를 참조하여 설명한 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 이후, 예비 메모리막(323) 상에 예비 채널막(325)을 형성할 수 있다. 예비 채널막(325)은 실리콘, 게르마늄 등의 반도체막으로 형성될 수 있다. 이어서, 예비 채널막(325)에 의해 개구된 제1 채널홀(321)의 중심영역에 예비 코어 절연막(327)을 형성할 수 있다.
도 10은 제2 채널홀을 형성하는 단계를 설명하기 위한 평면도이다. 도 11a는 도 10에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 11b는 도 10에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 10, 도 11a 및 도 11b를 참조하면, 제2 채널홀(341)은 적층체(310)를 관통하도록 제1 방향(DR1)으로 연장될 수 있고, 제1 채널홀(321)에 교차될 수 있다.
제2 채널홀(341)은 포토리소그래피 공정을 이용하여 마스크막(315) 및 적층체(310)를 식각함으로써 형성될 수 있다. 도 8, 도 9a 및 도 9b에 도시된 예비 코어 절연막(327), 예비 채널막(325) 및 예비 메모리막(323) 각각의 일부는 제2 채널홀(341)을 형성하는 동안 식각될 수 있다. 제2 채널홀(341)은 도 8, 도 9a 및 도 9b에 도시된 예비 코어 절연막(327), 예비 채널막(325) 및 예비 메모리막(323)을 관통하도록, 제1 채널홀(321)보다 깊게 하부 도프트 반도체막(301) 내부로 연장될 수 있다. 이에 따라, 제2 채널홀(341)에 의해 하부 도프트 반도체막(301)이 노출될 수 있다.
도 8, 도 9a 및 도 9b에 도시된 예비 코어 절연막(327)은 제2 채널홀(341)에 의해 제1 코어 절연막(327A) 및 제2 코어 절연막(327B)으로 분리될 수 있다. 도 8, 도 9a 및 도 9b에 도시된 예비 채널막(325)은 제2 채널홀(341)에 의해 제1 채널막(325A) 및 제2 채널막(325B)으로 분리될 수 있다. 도 8, 도 9a 및 도 9b에 도시된 예비 메모리막(323)은 제2 채널홀(341)에 의해 제1 메모리막(323A) 및 제2 메모리막(323B)으로 분리될 수 있다.
도 12는 복수의 개재 절연막들을 형성하는 단계를 설명하기 위한 평면도이다. 도 13a는 도 12에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 13b는 도 12에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 12, 도 13a 및 도 13b를 참조하면, 제1 채널막(325A), 제2 채널막(325B), 하부 도프트 반도체막(301), 희생막(305) 및 식각 정지막(309) 각각의 일부를 제2 채널홀(341)을 통해 산화시킬 수 있다. 이로써, 복수의 개재 절연막들(331A, 331B, 335, 337, 339)이 형성될 수 있다.
복수의 개재 절연막들(331A, 331B, 335, 337, 339)은 제1 및 제2 개재 절연막(331A, 331B)과 제1 내지 제3 하부 개재 절연막들(335, 337, 339)을 포함할 수 있다. 제1 개재 절연막(331A)은 제1 채널막(325A)의 일부가 산화되어 형성될 수 있다. 제2 개재 절연막(331B)은 제2 채널막(325B)의 일부가 산화되어 형성될 수 있다. 제1 하부 개재 절연막(335)은 하부 도프트 반도체막(301)의 일부가 산회되어 형성될 수 있다. 제2 하부 개재 절연막(337)은 식각 정지막(309)의 일부가 산화되어 형성될 수 있다. 제3 하부 개재 절연막(339)은 희생막(305)의 일부가 산화되어 형성될 수 있다.
도 14는 제3 메모리막, 제3 채널막 및 제3 코어 절연막을 형성하는 단계를 설명하기 위한 평면도이다. 도 15a는 도 14에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 15b는 도 14에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 14, 도 15a 및 도 15b를 참조하면, 제2 채널홀(341)의 표면을 따라 제3 메모리막(343)을 형성할 수 있다. 제3 메모리막(343)은 도 4b 및 도 4c를 참조하여 설명한 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 이후, 제3 메모리막(343) 상에 제3 채널막(345)을 형성할 수 있다. 제3 채널막(345)은 실리콘, 게르마늄 등의 반도체막으로 형성될 수 있다. 이어서, 제3 채널막(345)에 의해 개구된 제2 채널홀(341)의 중심영역에 제3 코어 절연막(347)을 형성할 수 있다.
도 16은 제1 내지 제3 캡핑 도프트 반도체막들을 형성하는 단계를 설명하기 위한 평면도이다. 도 17a는 도 16에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 17b는 도 16에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 16, 도 17a 및 도 17b를 참조하면, 제1 내지 제3 코어 절연막들(327A, 327B, 347) 각각의 상부를 제거하여 리세스 영역을 형성할 수 있다. 이어서, 리세스 영역을 도프트 반도체막으로 채움으로써, 제1 내지 제3 캡핑 도프트 반도체막들(329A, 329B, 349)이 형성될 수 있다.
상술한 공정에 따르면, 제1 채널막(325A) 및 이에 접촉된 제1 캡핑 도프트 반도체막(329A)을 포함하는 제1 채널구조(320A)를 형성될 수 있다. 또한, 제2 채널막(325B) 및 이에 접촉된 제2 캡핑 도프트 반도체막(329B)을 포함하는 제2 채널구조(320B)가 형성될 수 있다. 그리고, 제3 채널막(345) 및 이에 접촉된 제3 캡핑 도프트 반도체막(349)을 포함하는 제3 채널구조(340)가 형성될 수 있다.
도 18a 및 도 18b는 게이트 적층체를 형성하는 단계를 설명하기 위한 단면도들이다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b에 도시된 마스크막(315)을 제거할 수 있다. 이후, 제1 내지 제3 채널구조들(320A, 320B, 340)이 덮이도록, 도 17a 및 도 17b에 도시된 적층체(310) 상에 제1 절연막(351)을 형성할 수 있다.
이어서, 제1 절연막(351) 및 도 17a 및 도 17b에 도시된 적층체(310)를 관통하는 슬릿(353)을 형성할 수 있다. 슬릿(353)을 형성하기 위해 도 17a 및 도 17b에 도시된 복수의 제1 물질막들(311) 및 복수의 제2 물질막들(313)을 식각할 수 있다. 슬릿(353)을 형성하기 위한 식각공정 동안, 식각 정지막(309)은 식각종료시점을 계측하는데 이용될 수 있다. 도 17a 및 도 17b에 도시된 제1 물질막(311)이 층간 절연막으로서 제공되고, 제2 물질막(313)이 희생물로서 제공된 실시 예의 경우, 슬릿(353)을 통해 복수의 제2 물질막들(313)을 복수의 도전막들(355)로 대체할 수 있다. 이로써, 복수의 층간 절연막들(예를 들어, 311) 및 복수의 도전막들(355)을 포함하고, 슬릿(353)에 의해 구획된 게이트 적층체가 형성될 수 있다.
도 19a 및 도 19b는 제1 내지 제3 채널막들 각각의 측벽을 노출시키는 단계를 나타내는 단면도들이다.
도 19a 및 도 19b를 참조하면, 슬릿(353)의 측벽 상에 측벽 절연막(357)을 형성할 수 있다. 이후, 도 18a 및 도 18b에 도시된 희생막(305)을 선택적으로 제거할 수 있다. 이로써, 도 18a 및 도 18b에 도시된 제1 보호막(303), 제2 보호막(307), 제1 메모리막(323A), 제2 메모리막(323B) 및 제3 하부 개재 절연막(339)이 노출될 수 있다. 이후, 제1 내지 제3 채널막들(325A, 325B, 345) 각각의 측벽이 노출되도록, 도 18a 및 도 18b에 도시된 제1 메모리막(323A), 제2 메모리막(323B) 및 제3 메모리막(343) 각각의 일부를 제거할 수 있다. 이 때, 도 18a 및 도 18b에 도시된 제1 보호막(303), 제2 보호막(307) 및 제3 하부 개재 절연막(339)이 제거될 수 있다.
상술한 바와 같이, 도 18a 및 도 18b에 도시된 희생막(305), 제1 보호막(303), 제2 보호막(307), 제3 하부 개재 절연막(339)이 제거되고, 제1 메모리막(323A), 제2 메모리막(323B) 및 제3 메모리막(343) 각각의 일부가 제거됨으로써, 식각 정지막(309)과 하부 도프트 반도체막(301) 사이에 개구부(OP)가 형성될 수 있다. 제1 내지 제3 채널막들(325A, 325B, 345) 각각의 측벽은 개구부(OP)를 통해 노출될 수 있다.
도 20a 및 도 20b는 도프트 반도체막을 형성하는 단계를 나타내는 단면도들이다.
도 20a 및 도 20b를 참조하면, 도 19a 및 도 19b에 도시된 슬릿(353) 및 개구부(OP) 내부에 도프트 반도체막(361)을 형성할 수 있다. 도프트 반도체막(361)은 도 19a 도 19b에 도시된 개구부(OP)를 통해 제1 내지 제3 채널막들(325A, 325B, 345) 각각의 측벽에 접촉될 수 있다.
라인 분리구조(373)는 복수의 도전막들(355) 중 제1 절연막(351)에 인접한 적어도 한층의 도전막(355) 및 제1 절연막(351)을 관통하도록 형성될 수 있다.
도 21a 및 도 21b는 복수의 비트라인 콘택들을 형성하는 단계를 나타내는 단면도들이다.
도 21a 및 도 21b를 참조하면, 제1 절연막(351) 상에 제2 절연막(375)을 형성할 수 있다. 이어서, 제1 절연막(351) 및 제2 절연막(375)을 관통하는 복수의 비트라인 콘택들(377)을 형성할 수 있다. 복수의 비트라인 콘택들(377)은 다양한 도전물로 형성될 수 있다. 각각의 비트라인 콘택(377)은 제1 내지 제3 채널구조들(320A, 320B, 340) 중 그에 대응하는 채널구조로부터 제1 방향(DR1)으로 연장될 수 있다.
이 후, 복수의 비트라인들을 형성하기 위한 후속공정을 수행할 수 있다.
도 8 내지 도 21b를 참조하여 설명한 공정들을 이용하여, 도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a 및 도 26b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 공정 단계별 단면도들이다. 도 22a, 도 23a, 도 24a, 도 25a 및 도 26a는 비트라인이 연장된 방향을 따라 절취한 공정 단계별 단면도들이고, 도 22b, 도 23b, 도 24b, 도 25b 및 도 26b는 비트라인에 교차되는 방향을 따라 절취한 공정 단계별 단면도들이다.
도 22a 및 도 22b는 메모리 셀 어레이, 비트라인 콘택 및 비트라인을 형성하는 단계를 나타내는 단면도들이다.
도 22a 및 도 22b를 참조하면, 메모리 셀 어레이는 도 8 내지 도 18b를 참조하여 설명한 공정들을 이용하여 형성된 제1 메모리막(323A), 제2 메모리막(323B), 제3 메모리막(343), 제1 개재 절연막(331A), 제2 개재 절연막(331B), 하부 개재 절연막(335'), 제1 채널구조(320A)의 제1 채널막(325A) 및 제1 캡핑 도프트 반도체막(329A), 제2 채널구조(320B)의 제2 채널막(325B) 및 제2 캡핑 도프트 반도체막(329B), 제3 채널구조(340)의 제3 채널막(345) 및 제3 캡핑 도프트 반도체막(349), 제1 코어 절연막(327A), 제2 코어 절연막(327B), 제3 코어 절연막(347), 제1 절연막(351), 복수의 도전막들(355) 및 라인 분리구조(373)를 포함할 수 있다. 복수의 도전막들(355)은 제1 방향(DR1)으로 복수의 제1 물질막들(311)과 교대로 적층되어 게이트 적층체를 형성할 수 있다. 제1 물질막(311)은 층간 절연막으로서 제공될 수 있다.
상술한 메모리 셀 어레이는 제1 반도체 기판(401) 상에 형성될 수 있다. 제1 반도체 기판(401)은 제1 방향(DR1)을 향하는 제1 면(401S1) 및 제1 면(401S1)과 상반된 방향을 향하는 제2 면(401S2)을 포함할 수 있다. 메모리 셀 어레를 형성하는 단계는 제1 반도체 기판(401)의 제1 면(401S1) 상에서 수행될 수 있다.
제1 메모리막(323A), 제2 메모리막(323B), 제3 메모리막(343), 제1 채널구조(320A), 제2 채널구조(320B), 제3 채널구조(340), 제1 코어 절연막(327A), 제2 코어 절연막(327B) 및 제3 코어 절연막(347)은 제1 반도체 기판(401) 내부로 연장될 수 있다. 하부 개재 절연막(335')은 제1 반도체 기판(401)의 일부가 산화되어 형성될 수 있으며, 제1 반도체 기판(401)과 제3 메모리막(343) 사이에 배치될 수 있다.
복수의 제1 물질막들(311) 및 복수의 도전막들(355)은 슬릿(353)에 의해 게이트 적층체로 구획될 수 있다. 게이트 적층체 형성 후, 슬릿(353)은 슬릿 절연막(365)으로 채워질 수 있다.
이어서, 도 21a 및 도 21b를 참조하여 설명한 공정들을 이용하여 제2 절연막(375) 및 복수의 비트라인 콘택들(377)을 형성할 수 있다. 이후, 제2 절연막(375) 상에 제3 절연막(379) 형성하는 단계 및 제3 절연막(379)을 관통하는 복수의 비트라인들(381)을 형성하는 단계를 수행할 수 있다. 복수의 비트라인들(381)은 다양한 도전물로 형성될 수 있다. 복수의 비트라인들(381)은 제1 채널구조(320A)에 접속된 제1 비트라인(BL1), 제2 채널구조(320B)에 접속된 제2 비트라인(BL2) 및 제3 채널구조(340)에 접속된 제3 비트라인(BL3)을 포함할 수 있다. 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제3 비트라인(BL3)의 배열순서는 제1 채널구조(320A), 제2 채널구조(320B) 및 제3 채널구조(340)의 배열에 따라 변경될 수 있다. 일 실시 예로서, 제1 내지 제3 채널구조들(320A, 320B, 340)이 도 4a에 도시된 제1 내지 제3 메모리 셀 스트링들(CS1, CS2, CS3)과 동일한 방향으로 배열될 수 있다. 이 때, 제3 비트라인(BL3)은 제1 비트라인(BL1)과 제2 비트라인(BL2) 사이에 배치될 수 있다.
도 23a 및 도 23b는 메모리 셀 어레이측 본딩구조를 형성하는 단계를 나타내는 단면도들이다.
도 23a 및 도 23b를 참조하면, 메모리 셀 어레이측 본딩구조를 형성하는 단계는 제3 절연막(379) 상에 제1 본딩 절연막(421)을 형성하는 단계 및 제1 본딩 절연막(421)을 관통하는 복수의 제1 도전성 본딩패드들(423)을 형성하는 단계를 포함할 수 있다. 복수의 제1 도전성 본딩패드들(423) 중 일부는 메모리 셀 어레이에 접속될 수 있다. 일 실시 예로서, 복수의 제1 도전성 본딩패드들(423)은 비트라인(381)에 접속된 본딩패드를 포함할 수 있다.
제1 본딩 절연막(421)은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물등을 포함할 수 있다. 제1 도전성 본딩패드(423)는 구리, 구리합금 등의 금속을 포함할 수 있다.
도 24a 및 도 24b는 본딩공정을 나타내는 단면도들이다.
도 24a 및 도 24b를 참조하면, 별도의 공정을 통해 주변회로구조(490)를 포함하는 구조체가 제공될 수 있다. 주변회로구조(490)는 복수의 트랜지스터들(TR)을 포함할 수 있다.
각각의 트랜지스터(TR)는 제2 반도체 기판(431)의 활성영역에 배치될 수 있다. 제2 반도체 기판(431)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 단결정 실리콘 기판, 단결정 에피택시얼층(epitaxial layer)을 포함하는 기판일 수 있다. 제2 반도체 기판(431)의 활성영역은 소자 분리막(433)에 의해 구획될 수 있다.
각각의 트랜지스터(TR)는 게이트 절연막(437), 게이트 전극(439) 및 접합영역들(junctions: 435)을 포함할 수 있다. 게이트 절연막(437) 및 게이트 전극(439)은 제2 반도체 기판(431)의 활성영역 상에 적층될 수 있다. 접합영역들(435)은 게이트 전극(439) 양측에서 제2 반도체 기판(431)의 활성영역 내부에 형성될 수 있으며, n형 불순물 및 p형 불순물 중 적어도 어느 하나가 주입된 영역으로 정의될 수 있다. 접합영역들(435)은 그에 대응하는 트랜지스터(TR)의 소스영역 및 드레인 영역으로 제공될 수 있다.
주변회로구조(490)는 하부 절연구조(441)로 덮일 수 있다. 하부 절연구조(441)는 제2 반도체 기판(431) 상에 적층된 2중층 이상의 절연막들을 포함할 수 있다.
복수의 트랜지스터들(TR)은 복수의 인터커넥션들(443)에 접속될 수 있다. 각각의 인터커넥션(443)은 2중층 이상 서브 도전막들을 포함할 수 있다. 복수의 인터커넥션들(443)은 하부 절연구조(441) 내부에 배치될 수 있다.
하부 절연구조(441) 상에 제2 본딩 절연막(451)이 배치될 수 있다. 제2 본딩 절연막(451)은 복수의 제2 도전성 본딩패드들(453)로 관통될 수 있다. 복수의 제2 도전성 본딩패드들(453)은 트랜지스터(TR)에 접속된 본딩패드를 포함할 수 있다. 제2 본딩 절연막(451)은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물등을 포함할 수 있다. 제2 도전성 본딩패드(453)는 구리, 구리합금 등의 금속을 포함할 수 있다.
도 23a 및 도 23b를 참조하여 상술한 공정을 통해 제공된 복수의 제1 도전성 본딩패드들(423)은 복수의 제2 도전성 본딩패드들(453)에 마주하도록 정렬될 수 있다. 이후, 각각의 제1 도전성 본딩패드(423)는 그에 대응하는 제2 도전성 본딩패드(453)에 본딩될 수 있고, 제1 본딩 절연막(421)은 제2 본딩 절연막(451)에 본딩될 수 있다.
도 25a 및 도 25b는 제1 채널구조, 제2 채널구조 및 제3 채널구조를 노출시키는 단계를 나타내는 단면도들이다.
도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b를 참조하여 설명한 본딩공정을 통해 메모리 셀 어레이는 주변회로구조(490)에 전기적으로 연결될 수 있다. 일 실시 예로서, 메모리 셀 어레이의 제1 채널구조(320A), 제2 채널구조(320B) 및 제3 채널구조(340) 각각은 그에 대응하는 비트라인(381), 제1 도전성 본딩패드(423) 및 제2 도전성 본딩패드(453)를 경유하여 주변회로구조(490)의 트랜지스터(TR)에 전기적으로 연결될 수 있다.
본딩공정 이후, 제1 채널막(325A), 제2 채널막(325B) 및 제3 채널막(345)이 노출되도록, 제1 반도체 기판(401)의 적어도 일부를 제거할 수 있다. 일 실시 예로서, 도 24a 및 도 24b에 도시된 제1 반도체 기판(401)의 제2 면(401S2)으로부터 제1 반도체 기판(401), 제1 채널구조(320A), 제2 채널구조(320B) 및 제3 채널구조(340)를 화학적기계적연마(CMP: chemical mechanical polishing) 방식 등을 이용하여 평탄화할 수 있다. 이로써, 하부 개재 절연막(335'), 제1 메모리막(323A), 제2 메모리막(323B) 및 제3 메모리막(343)의 일부가 제거될 수 있고, 제1 채널막(325A), 제2 채널막(325B) 및 제3 채널막(345)이 노출될 수 있다. 제1 반도체 기판(401)의 일부는 제1 채널구조(320A), 제2 채널구조(320B) 및 제3 채널구조(340)의 측벽을 감싸도록 잔류될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시 예로서, 제1 반도체 기판(401)은 완전히 제거될 수 있다.
도 26a 및 도 26b는 도프트 반도체막을 형성하는 단계를 나타내는 단면도들이다.
도 26a 및 도 26b를 참조하면, 도 25a 및 도 25b를 참조하여 설명한 공정을 통해 노출된 제1 채널막(325A), 제2 채널막(325B) 및 제3 채널막(345)의 단부 상에 도프트 반도체막(495)을 형성할 수 있다. 도프트 반도체막(495)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 도프트 반도체막(495) 내부의 불순물은 제1 채널막(325A), 제2 채널막(325B) 및 제3 채널막(345)의 단부 및 제1 반도체 기판(401) 내부로 확산될 수 있다.
도 22a 내지 도 26b를 참조하여 설명한 공정들을 이용하여, 도 6a 및 도 6b를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 27은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 제1 채널구조, 제2 채널구조, 제3 채널구조 및 제1 내지 제3 채널구조들 사이로 개재없이 제1 내지 제3 채널구조들을 감싸는 게이트 적층체를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 독출된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 28은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 28을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 27을 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 27을 참조하여 설명한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
GST: 게이트 적층체 155, 355: 도전막
121, 321: 제1 채널홀 141, 341: 제2 채널홀
120A, 120A', 120A", 320A: 제1 채널구조
120B, 120B', 120B", 320B: 제2 채널구조
140, 140', 140", 340: 제3 채널구조
123A, 123A', 323A: 제1 메모리막
123B, 123B', 323B: 제2 메모리막
143, 143', 343: 제3 메모리막
131A, 131B, 135, 137, 331A, 331B, 335, 337, 339, 335': 개재 절연막
DPS, DPS': 도프트 반도체 구조
101, 301: 하부 도프트 반도체막
CCT: 채널 콘택구조 BL, 381: 비트라인
BL1 내지 BL3, BL1' 내지 BL3': 제1 내지 제3 비트라인
127A, 327A: 제1 코어 절연막 127B, 327B: 제2 코어 절연막
147, 347: 제3 코어 절연막 129A, 329A: 제1 캡핑 도프트 반도체막
129B, 329B: 제2 캡핑 도프트 반도체막
149, 349: 제3 캡핑 도프트 반도체막
300: 예비 도프트 반도체 구조
310: 적층체 323: 예비 메모리막
325: 예비 채널막 327: 예비 코어 절연막

Claims (24)

  1. 제1 방향으로 연장된 제1 채널구조 및 제2 채널구조;
    상기 제1 채널구조와 상기 제2 채널구조 사이에 배치되고 상기 제1 방향으로 연장된 제3 채널구조; 및
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조를 감싸고, 상기 제1 방향으로 서로 이격되어 적층된 복수의 도전막들을 포함하고,
    상기 제3 채널구조는 상기 복수의 도전막들의 개재없이 상기 제1 채널구조 및 상기 제2 채널구조로부터 이격된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제3 채널구조는 상기 제1 채널구조 및 상기 제2 채널구조보다 측부로 돌출된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 도전막들 각각과 상기 제1 채널구조 사이의 제1 메모리막;
    상기 복수의 도전막들 각각과 상기 제2 채널구조 사이의 제2 메모리막; 및
    상기 복수의 도전막들 각각과 상기 제3 채널구조 사이에 배치되며, 상기 제3 채널구조의 외측벽을 감싸는 제3 메모리막을 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 메모리막 및 상기 제2 메모리막 각각은 상기 제3 메모리막과 공면을 형성하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제1 채널구조 및 상기 제2 채널구조 각각과 상기 제3 메모리막 사이의 개재 절연막을 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조 각각에 접속된 도프트 반도체 구조를 더 포함하고,
    상기 도프트 반도체 구조는,
    상기 복수의 도전막들에 의해 중첩된 하부 도프트 반도체막; 및
    상기 복수의 도전막들과 상기 하부 도프트 반도체막 사이에 배치되고, 상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조 각각의 측벽에 접촉된 채널 콘택구조를 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제3 채널구조는 상기 제1 채널구조 및 상기 제2 채널구조보다 상기 하부 도프트 반도체막 내부로 더 돌출된 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제3 채널구조와 상기 하부 도프트 반도체막 사이에 개재된 하부 개재 절연막을 더 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조 각각에 접속된 도프트 반도체 구조를 더 포함하고,
    상기 도프트 반도체 구조는 상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조 각각의 끝단에 접촉된 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 채널구조에 접속된 제1 비트라인;
    상기 제2 채널구조에 접속된 제2 비트라인; 및
    상기 제3 채널구조에 접속된 제3 비트라인을 더 포함하고,
    상기 제1 내지 제3 비트라인들은 서로 나란하게 연장된 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제3 비트라인은 상기 제1 비트라인과 상기 제2 비트라인 사이에 배치되고,
    상기 제1 채널구조와 상기 제2 채널구조는 상기 제1 내지 제3 비트라인들에 교차되는 방향으로 서로 이격되고,
    상기 제3 채널구조는 상기 제1 내지 제3 비트라인들의 연장방향으로 상기 제1 채널구조 및 상기 제2 채널구조보다 돌출된 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제1 비트라인은 상기 제2 비트라인과 상기 제3 비트라인 사이에 배치되고,
    상기 제1 채널구조와 상기 제2 채널구조는 상기 제1 내지 제3 비트라인들의 연장방향으로 서로 이격되고,
    상기 제3 채널구조는 상기 제1 내지 제3 비트라인들에 교차되는 방향으로 상기 제1 채널구조 및 상기 제2 채널구조보다 돌출된 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 내지 제3 비트라인들은 상기 제3 채널구조에 중첩된 반도체 메모리 장치.
  14. 복수의 비트라인들;
    상기 복수의 비트라인들에 중첩된 도프트 반도체 구조;
    상기 도프트 반도체 구조가 상기 복수의 비트라인들을 향하는 제1 방향으로 서로 이격되어 배치된 복수의 도전막들을 포함하고, 상기 복수의 도전막들을 관통하되 서로 교차되는 제1 채널홀 및 제2 채널홀을 포함하는 게이트 적층체;
    상기 제1 채널홀의 내부에 배치되고, 상기 제2 채널홀에 의해 서로 분리된 제1 채널구조 및 제2 채널구조;
    상기 제1 채널홀의 측벽을 따라 연장되고, 상기 제2 채널홀에 의해 서로 분리된 제1 메모리막 및 제2 메모리막;
    상기 제1 채널홀과 상기 제2 채널홀이 겹치는 중첩영역에 배치된 제3 채널구조; 및
    상기 제3 채널구조의 측벽을 따라 연장된 제3 메모리막을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제2 채널홀은 상기 제1 채널홀보다 측부로 돌출된 양측벽을 포함하고,
    상기 제3 채널구조 및 상기 제3 메모리막은 상기 제2 채널홀의 양측벽을 따라 연장된 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 도프트 반도체 구조는,
    상기 게이트 적층체에 의해 중첩된 하부 도프트 반도체막; 및
    상기 게이트 적층체와 상기 하부 도프트 반도체막 사이에 배치된 채널 콘택구조를 포함하고,
    상기 채널 콘택구조는 상기 제1 메모리막, 상기 제2 메모리막 및 상기 제3 메모리막을 관통하도록, 상기 제1 채널구조, 상기 제2 채널구조 및 상기 제3 채널구조를 향해 돌출된 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 도프트 반도체 구조는 상기 제1 내지 제3 채널구조들 각각의 끝단에 접촉된 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 복수의 비트라인들은,
    상기 제1 채널구조에 접속된 제1 비트라인;
    상기 제2 채널구조에 접속된 제2 비트라인; 및
    상기 제3 채널구조에 접속된 제3 비트라인을 포함하는 반도체 메모리 장치.
  19. 제 14 항에 있어서,
    상기 제1 채널홀 및 상기 제2 채널홀 중 하나는 상기 복수의 비트라인들의 연장방향을 따르는 장축을 갖는 타원형으로 형성되고,
    상기 제1 채널홀 및 상기 제2 채널홀 중 나머지 하나는 상기 복수의 비트라인들에 교차되는 방향을 따르는 장축을 갖는 타원형으로 형성된 반도체 메모리 장치.
  20. 적층체를 관통하는 제1 채널홀을 형성하는 단계;
    상기 제1 채널홀의 표면을 따라 예비 메모리막을 형성하는 단계;
    상기 예비 메모리막 상에 예비 채널막을 형성하는 단계;
    상기 제1 채널홀에 교차되고, 상기 예비 메모리막 및 상기 예비 채널막을 관통하는 제2 채널홀을 형성하는 단계;
    상기 제2 채널홀의 내부에 메모리막을 형성하는 단계; 및
    상기 제2 채널홀 내부에 배치되고, 상기 메모리막의 표면을 따라 연장된 채널막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 예비 메모리막은 상기 제2 채널홀에 의해 제1 메모리막 및 제2 메모리막으로 분리되는 반도체 메모리 장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 예비 채널막은 상기 제2 채널홀에 의해 제1 채널막 및 제2 채널막으로 분리되는 반도체 메모리 장치의 제조방법.
  23. 제 20 항에 있어서,
    상기 제2 채널홀을 형성하기 전,
    상기 예비 채널막에 의해 개구된 상기 제1 채널홀의 중심영역을 예비 코어 절연막으로 채우는 단계를 포함하고,
    상기 예비 코어 절연막은 상기 제2 채널홀에 의해 제1 코어 절연막 및 제2 코어 절연막으로 분리되는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 제2 채널홀을 통해 상기 예비 채널막의 일부를 산화시키는 단계;
    상기 채널막에 의해 개구된 상기 제2 채널홀의 중심영역을 제3 코어 절연막으로 채우는 단계; 및
    상기 제1 코어 절연막, 상기 제2 코어 절연막 및 상기 제3 코어 절연막 각각의 상부를 캡핑 도프트 반도체막으로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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