KR20240010292A - 반도체 메모리 장치 - Google Patents

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KR20240010292A
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최원근
박미성
장정식
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Abstract

본 기술은 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 제1 방향 및 제2 방향을 따라 연장되며, 제3 방향을 향하는 상면을 갖고, 상기 제3 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장되고, 상기 제2 방향으로 이격된 제1 채널구조 및 제2 채널구조; 상기 게이트 적층체 상의 제1 절연막; 상기 제1 절연막 상에 배치되고, 트렌치를 포함하는 식각 정지막; 상기 트렌치 내부의 절연물; 및 상기 절연물을 관통하는 비트라인 콘택을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 3차원 반도체 메모리 장치의 복수의 메모리 셀들은 3차원으로 배열될 수 있다. 3차원 반도체 메모리 장치에서, 복수의 메모리 셀들은 게이트 적층체를 관통하는 채널구조에 의해 직렬로 연결될 수 있다.
본 발명의 실시 예들은 공정마진을 확보할 수 있고, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향 및 제2 방향을 따라 연장되며, 제3 방향을 향하는 상면을 갖고, 상기 제3 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장되고, 상기 제2 방향으로 이격된 제1 채널구조 및 제2 채널구조; 상기 게이트 적층체 상의 제1 절연막; 상기 제1 절연막 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 대각방향으로 연장된 트렌치를 포함하는 식각 정지막; 상기 식각 정지막 상의 수평부 및 상기 수평부로부터 상기 트렌치 내부로 연장된 돌출부를 포함하는 제2 절연막; 상기 제2 절연막 내부에 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되도록 상기 제2 방향으로 연장된 제1 비트라인; 및 상기 제1 비트라인과 상기 트렌치 사이의 중첩부에서 상기 제1 비트라인으로부터 상기 제1 절연막을 관통하도록 연장된 제1 비트라인 콘택을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향 및 제2 방향을 따라 연장되며, 제3 방향을 향하는 상면을 갖고, 상기 제3 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장되고, 상기 제2 방향으로 이격된 제1 채널구조 및 제2 채널구조; 상기 게이트 적층체 상의 제1 절연막; 상기 제1 절연막 상의 식각 정지막; 상기 식각 정지막 및 제1 절연막을 관통하고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되도록 상기 제2 방향으로 연장되며, 상기 제1 방향으로 이격된 제1 절연라인 및 제2 절연라인; 상기 제1 절연라인과 상기 제1 채널구조의 중첩부에서 상기 제1 절연라인과 상기 제1 절연막을 관통하는 제1 비트라인 콘택; 및 상기 제2 절연라인과 상기 제2 채널구조의 중첩부에서 상기 제2 절연라인과 상기 제1 절연막을 관통하는 제2 비트라인 콘택을 포함할 수 있다.
본 기술에 따르면, 식각 정지막을 패터닝함에 있어서 홀 타입의 개구부 대신 트렌치와 같이 라인 타입의 개구부를 타겟으로 포토리소그래피 공정을 실시할 수 있다. 홀 타입의 개구부보다 라인 타입의 개구부를 타겟으로 포토리소그래피 공정을 수행하는 경우 노광공정의 마진을 높일 수 있으므로, 본 기술은 반도체 메모리 장치의 공정 마진을 확보할 수 있다.
본 기술에 따르면, 비트라인 콘택 주변의 식각 정지막 일부가 식각 정지막과 다른 절연물로 대체되므로, 식각 정지막에 의한 기생용량(parasitic capacitance)을 줄일 수 있다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 사시도이다.
도 5는 도 4에 도시된 반도체 메모리 장치의 복수의 채널구조들, 복수의 채널 콘택들, 복수의 비트라인 콘택들 및 복수의 비트라인들의 배열을 나타내는 평면도이다.
도 6a, 도 6b 및 도 6c는 도 5에 도시된 선 A1-A1', B1-B1', C1-C1'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 7a 내지 도 7c는 서로 다른 레벨들에서 도 4에 도시된 반도체 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 식각 정지막 및 복수의 비트라인 콘택들의 배열을 나타내는 평면도이다.
도 9a, 도 9b 및 도 9c는 도 8에 도시된 선 A2-A2', B2-B2', C2-C2'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시 예들에 따른 도프트 반도체 구조와 채널구조의 연결구조를 나타내는 단면도들이다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b 및 도 15c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a 및 도 19b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 21은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서, 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용되며, 구성요소들의 순서나 개수가 상기 용어들에 의해 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함할 수 있다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 공통소스라인(CSL), 비트라인(BL), 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)을 통해 주변회로구조(40)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 리드 데이터를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 드레인 셀렉트 트랜지스터(DST)는 채널구조에 의해 직렬로 연결될 수 있다.
복수의 메모리 셀 스트링들(CS)은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 각각의 메모리 셀 스트링(CS)은 복수의 비트라인들(BL) 중 그에 대응하는 하나의 비트라인에 접속될 수 있다. 공통소스라인(CSL) 및 복수의 비트라인들(BL)은 복수의 셀 스트링들(CS)의 채널구조들에 접속될 수 있다.
메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 스트링(CS)의 복수의 메모리 셀들(MC1 내지 MCn)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
메모리 셀 스트링(CS)은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 복수의 메모리 셀들(MC1 내지 MCn)의 게이트 전극들로 이용될 수 있다. 드레인 셀렉트 라인(DSL1 또는 DSL2)은 드레인 셀렉트 트랜지스터(DST)의 게이트 전극으로 이용될 수 있다.
복수의 워드라인들(WL1 내지 WLn) 각각은 복수의 메모리 셀 스트링들(CS)을 제어하도록 구성될 수 있다. 복수의 메모리 셀 스트링들(CS)은 2개 이상의 메모리 셀 스트링 그룹들으로 구분될 수 있다. 각각의 비트라인(BL)은 서로 다른 메모리 셀 스트링 그룹들에 포함된 메모리 셀 스트링들(CS)에 접속될 수 있다. 일 실시 예로서, 각각의 비트라인(BL)에 제1 메모리 셀 스트링 그룹(CS[A]) 중 하나의 메모리 셀 스트링과, 제2 메모리 셀 스트링 그룹(CS[B]) 중 하나의 메모리 셀 스트링이 접속될 수 있다. 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 서로 분리된 드레인 셀렉트 라인들 또는 서로 분리된 소스 셀렉트 라인들에 의해 개별적으로 제어될 수 있다. 일 실시 예로서, 제1 메모리 셀 스트링 그룹(CS[A])은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있고, 제2 메모리 셀 스트링 그룹(CS[B])은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이 때, 제1 메모리 셀 스트링 그룹(CS[A])과 제2 메모리 셀 스트링 그룹(CS[B])은 동일한 소스 셀렉트 라인(SSL)에 접속될 수 있다. 본 발명의 실시 예는 이에 제한되지 않다. 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2개 이상의 메모리 셀 스트링들은 동일한 드레인 셀렉트 라인에 접속될 수 있고, 서로 분리된 2개 이상의 소스 셀렉트 라인들에 각각 접속될 수 있다. 또 다른 일 실시 예로서, 동일한 비트라인(BL)에 접속된 2개 이상의 메모리 셀 스트링들은 서로 분리된 2개 이상의 드레인 셀렉트 라인들에 각각 접속될 수 있고, 서로 분리된 2개 이상의 소스 셀렉트 라인들에 각각 접속될 수 있다.
각각의 비트라인(BL)에 그에 대응하는 메모리 셀 스트링(CS)의 채널구조를 프리차지하기 위한 동작전압이 인가될 수 있다. 비트라인(BL)은 비트라인 콘택을 통해 메모리 셀 스트링(CS)의 채널구조에 접속될 수 있다.
공통소스라인(CSL)에 메모리 셀 스트링(CS)의 채널구조의 전위를 디스차지시키기 위한 동작전압이 인가될 수 있다. 공통소스라인(CSL)은 도프트 반도체 구조를 통해 메모리 셀 스트링(CS)에 접속될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 수직적 배열을 개략적으로 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 포함할 수 있다. 도프트 반도체 구조(DPS)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 평판형일 수 있으며, 제3 방향(DR3)으로 복수의 비트라인들(BL)을 향할 수 있다. 일 실시 예로서, 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 X축, Y축 및 Z축 방향에 각각 대응될 수 있다. 도프트 반도체 구조(DPS)는 도 2에 도시된 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL)과 도프트 반도체 구조(DPS) 사이에 배치될 수 있다.
도 3a를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 도프트 반도체 구조(DPS)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 도프트 반도체 구조(DPS) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3b를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 복수의 비트라인들(BL)에 인접할 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다.
일 실시 예로서, 메모리 셀 어레이(10)를 형성하기 위한 공정은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 메모리 셀 어레이(10)를 포함하는 제1 구조체는 주변회로구조(40)를 포함하는 제2 구조체와 별도로 형성될 수 있다. 이 경우, 제1 구조체와 제2 구조체는 복수의 도전성 본딩패드들을 통해 서로 본딩될 수 있다.
이하, 도 3a 및 도 3b에 도시된 메모리 셀 어레이(10)에 대한 실시 예들을 보다 구체적으로 설명한다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 사시도이다. 도 4는 인식의 편의를 위해, 일부 구성들에 대한 도시를 생략하였다.
도 5는 도 4에 도시된 반도체 메모리 장치의 복수의 채널구조들, 복수의 채널 콘택들, 복수의 비트라인 콘택들 및 복수의 비트라인들의 배열을 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 반도체 메모리 장치는 복수의 비트라인들(BL)에 접속된 메모리 셀 어레이(10)를 포함할 수 있다. 메모리 셀 어레이(10)는 3차원 메모리 셀 어레이로서 제공될 수 있다. 이를 위해, 메모리 셀 어레이(10)는 복수의 도전막들(115)을 포함하는 게이트 적층체(GST) 및 게이트 적층체(GST)를 관통하는 복수의 채널구조들(120A, 120B) 및 복수의 채널구조들(120A, 120B)과 게이트 적층체(GST) 사이의 복수의 메모리막들(123A, 123B)을 포함할 수 있다.
각각의 도전막(115)은 도 3a 및 도 3b를 참조하여 정의한 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장된 평판형일 수 있다. 각각의 도전막(115)의 상면(TS)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장될 수 있으며, 도 3a 및 도 3b를 참조하여 정의한 제3 방향(DR3)을 향할 수 있다.
복수의 도전막들(115)은 제3 방향(DR3)으로 이격되어 적층될 수 있다. 복수의 도전막들(115)은 도 2에 도시된 적어도 한층의 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 적어도 한층의 드레인 셀렉트 라인(DSL1 또는 DSL2)으로서 제공될 수 있다. 각각의 도전막(115)은 도프트 반도체막, 금속막 및 도전성 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다. 금속막은 텅스텐, 구리, 몰리브덴 등을 포함할 수 있다. 도전성 금속 질화막은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
게이트 적층체(GST)는 복수의 채널홀들(121)을 포함할 수 있다. 복수의 채널홀들(121)은 복수의 도전막들(115)을 관통하도록 제3 방향(DR3)으로 연장될 수 있다. 게이트 적층체(GST) 내에서 배치밀도를 높이기 위해, 복수의 채널홀들(121)은 지그재그로 배열될 수 있다.
복수의 채널구조들(120A, 120B)은 복수의 쌍들을 구성하는 복수의 제1 채널구조들(120A) 및 복수의 제2 채널구조들(120B)을 포함할 수 있다. 복수의 제1 채널구조들(120A) 및 복수의 제2 채널구조들(120B)의 복수의 쌍들은 복수의 채널홀들(121)에 대응될 수 있다. 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)는 그에 대응하는 채널홀(121) 내부에 제2 방향(DR2)으로 이격되어 배열될 수 있다.
복수의 메모리막들(123A, 123B)은 복수의 쌍들을 구성하는 복수의 제1 메모리막들(123A) 및 복수의 제2 메모리막들(123B)을 포함할 수 있다. 복수의 제1 메모리막들(123A) 및 복수의 제2 메모리막들(123B)의 복수의 쌍들은 복수의 채널홀들(121)에 대응될 수 있다. 각 쌍의 제1 메모리막(123A) 및 제2 메모리막(123B)은 그에 대응하는 채널홀(121) 내부에 제2 방향(DR2)으로 이격되어 배열될 수 있다.
복수의 제1 메모리막들(123A) 및 복수의 제2 메모리막들(123B)의 복수의 쌍들은 복수의 제1 채널구조들(120A) 및 복수의 제2 채널구조들(120B)의 복수의 쌍들에 대응될 수 있다. 제1 메모리막(123A)은 그에 대응하는 제1 채널구조(120A)와 게이트 적층체(GST) 사이에 배치될 수 있고, 제2 메모리막(123B)은 그에 대응하는 제2 채널구조(120B)와 게이트 적층체(GST) 사이에 배치될 수 있다.
메모리 셀 어레이(10)의 복수의 메모리 셀들은 복수의 도전막들(115) 중 워드라인들과 제1 채널구조(120A)의 교차부들 및 워드라인들과 제2 채널구조(120B)의 교차부들에 제공될 수 있다. 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)는 동일한 채널홀(121) 내에서 서로 이격되므로, 제1 채널구조(120A)를 따라 정의된 메모리 셀 스트링과 제2 채널구조(120B)를 따라 정의된 메모리 셀 스트링은 개별적으로 제어될 수 있다. 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)는 각각의 도전막(115)으로 감싸일 수 있다. 달리 표현하면, 도전막(115)은 그가 배치된 평면에서 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)를 감싸도록 연속적으로 연장될 수 있다. 일 실시 예로서, 도전막(115)은 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)를 감싸도록 XY평면을 따라 연장될 수 있다. 이에 따라, 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)는 동일한 도전막에 의해 제어될 수 있다.
메모리 셀 어레이(10)는 복수의 비트라인 콘택들(177A, 177B)을 통해 복수의 비트라인들(BL)에 접속될 수 있다. 복수의 비트라인 콘택들(177A, 177B)은 도전물로 형성될 수 있으며, 복수의 쌍들을 구성하는 복수의 제1 비트라인 콘택들(177A) 및 복수의 제2 비트라인 콘택들(177B)을 포함할 수 있다. 복수의 제1 비트라인 콘택들(177A) 및 복수의 제2 비트라인 콘택들(177B)의 복수의 쌍들은 복수의 제1 채널구조들(120A) 및 복수의 제2 채널구조들(120B)의 복수의 쌍들에 대응될 수 있다. 제1 비트라인 콘택(177A)은 그에 대응하는 제1 채널구조(120A)에 접속될 수 있고, 제2 비트라인 콘택(177B)은 그에 대응하는 제2 채널구조(120B)에 접속될 수 있다.
반도체 메모리 장치는 복수의 비트라인들 콘택들(177A, 177B)과 메모리 셀 어레이(10) 사이의 복수의 채널 콘택들(161A, 161B)을 더 포함할 수 있다. 복수의 채널 콘택들(161A, 161B)은 도전물로 형성될 수 있으며, 복수의 채널구조들(120A, 120B)과 유사한 횡단면 구조를 가질 수 있다. 복수의 채널구조들(120A, 120B)의 횡단면 구조는 복수의 채널홀들(121)의 횡단면 구조와 연관될 수 있다. 각각의 채널홀(121)은 제1 방향(DR1)보다 제2 방향(DR2)으로 더 큰 폭을 가질 수 있다. 이러한 폭 제한에 맞추어, 채널홀(121)은 원형, 타원형, 정사각형, 다각형 등 다양한 형태의 횡단면 구조로 형성될 수 있다. 각 쌍의 제1 채널구조(120A)와 제2 채널구조(120B)는 그에 대응하는 채널홀(121)의 양단에 배치되며, 채널홀(121)의 양단의 횡단면 구조에 대응되는 형상을 가질 수 있다. 일 실시 예로서, 채널홀(121)의 횡단면 구조는 제1 방향(DR1)으로 연장된 단축과 제2 방향(DR2)으로 연장된 장축을 갖는 타원형일 수 있으며, 이에 대응하여 각 쌍의 제1 채널구조(120A)와 제2 채널구조(120B)는 서로 대칭된 반타원 형상을 가질 수 있다. 이 때, 복수의 채널 콘택들(161A, 161B) 각각은 그에 대응하는 채널구조의 횡단면 구조와 유사하게 반타원 형상을 가질 수 있다.
복수의 채널 콘택들(161A, 161B)은 복수의 쌍들을 구성하는 복수의 제1 채널 콘택들(161A) 및 복수의 제2 채널 콘택들(161B)을 포함할 수 있다. 복수의 제1 채널 콘택들(161A) 및 복수의 제2 채널 콘택들(161B)의 복수의 쌍들은 복수의 제1 채널구조들(120A) 및 복수의 제2 채널구조들(120B)의 복수의 쌍들에 대응될 수 있다. 제1 채널 콘택(161A)은 그에 대응하는 제1 채널구조(120A)에 접촉될 수 있고, 제2 채널 콘택(161B)은 그에 대응하는 제2 채널구조(120B)에 접촉될 수 있다. 각 쌍을 구성하는 제1 채널 콘택(161A) 및 제2 채널 콘택(161B)은 제1 방향(DR1) 및 제2 방향(DR2) 사이의 대각방향(DR4)으로 배열될 수 있다.
이하, 복수의 채널구조들(120A, 120B)이 복수의 채널 콘택들(161A, 161B) 및 복수의 비트라인들 콘택들(177A, 177B)을 경유하여 복수의 비트라인들(BL)에 접속된 경우를 토대로 본 발명의 실시 예들을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 복수의 채널 콘택들(161A, 161B)은 경우에 따라 생략될 수 있다. 복수의 채널 콘택들(161A, 161B)이 생략된 경우, 제1 비트라인 콘택(177A)은 그에 대응하는 제1 채널구조(120A)에 접촉될 수 있고, 제2 비트라인 콘택(177B)은 그에 대응하는 제2 채널구조(120B)에 접촉될 수 있다.
복수의 비트라인들(BL)은 서로 나란하게 연장될 수 있으며 도전물로 형성될 수 있다. 복수의 비트라인들(BL)은 제1 방향(DR1)으로 서로 이격될 수 있고, 제2 방향(DR2)으로 연장될 수 있다. 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)에 2개 이상의 비트라인들(BL)이 중첩될 수 있고, 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)에 서로 다른 비트라인들이 접속될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B) 중 제1 채널구조(120A)에 접속된 제1 비트라인(BL1)과 제2 채널구조(120B)에 접속된 제2 비트라인(BL2)을 포함할 수 있다. 각 쌍의 제1 비트라인 콘택(177A) 및 제2 비트라인 콘택(177B)은 그에 대응하는 제1 비트라인(BL1) 및 제2 비트라인(BL2)에 각각 접속될 수 있다.
상술한 구조에 따르면, 복수의 도전막들(115) 중 어느 하나와, 제1 비트라인(BL1) 및 제2 비트라인(BL2) 중 어느 하나를 선택함으로써, 쌍을 이루는 제1 채널구조(120A) 및 제2 채널구조(120B) 중 어느 하나가 선택될 수 있다.
도 6a, 도 6b 및 도 6c는 도 5에 도시된 선 A1-A1', B1-B1', C1-C1'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 5와 도 6a 내지 도 6c를 참조하면, 게이트 적층체(GST)는 제3 방향(DR3)으로 복수의 도전막들(115)과 교대로 적층된 복수의 층간 절연막들(111)을 포함할 수 있다. 복수의 층간 절연막들(111)은 실리콘 산화물 등의 절연물을 포함할 수 있다.
채널홀(121)은 복수의 층간 절연막들(111) 및 복수의 도전막들(115)을 관통하도록 제3 방향(DR3)으로 연장될 수 있다. 채널홀(121)은 수직 절연구조를 사이에 두고 제1 영역 및 제2 영역으로 구분될 수 있다. 일 실시 예로서, 채널홀(121)의 중심영역에 제1 수직 절연구조(131) 및 제2 수직 절연구조(163)가 배치될 수 있다. 제2 수직 절연구조(163)는 제1 수직 절연구조(131) 상에 배치될 수 있다
각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)는 제1 및 제2 수직 절연구조(131, 163)를 사이에 두고 채널홀(121)의 제1 영역 및 제2 영역에 각각 배치될 수 있다. 제1 채널구조(120A) 및 제2 채널구조(120B) 각각은 채널막(125A 또는 125B) 및 캡핑 도프트 반도체막(129A 또는 129B)을 포함할 수 있다.
제1 채널구조(120A)의 제1 채널막(125A)은 제1 메모리막(123A)의 내벽을 따라 제3 방향(DR3)으로 연장될 수 있고, 제2 채널구조(120B)의 제2 채널막(125B)은 제2 메모리막(123B)의 내벽을 따라 제3 방향(DR3)으로 연장될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B)은 실리콘, 게르마늄 등의 반도체 물질로 형성될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B)은 제1 수직 절연구조(131)에 의해 서로 분리될 수 있다. 반도체 메모리 장치는 제1 채널막(125A)과 제1 수직 절연구조(131) 사이의 제1 코어 절연막(127A) 및 제2 채널막(125B)과 제1 수직 절연구조(131) 사이의 제2 코어 절연막(127B)을 더 포함할 수 있다. 제1 수직 절연구조(131), 제1 코어 절연막(127A) 및 제2 코어 절연막(127B)은 채널홀(121)의 상단을 개구시키는 높이를 가질 수 있다.
채널홀(121)의 상단에 제1 채널구조(120A)의 제1 캡핑 도프트 반도체막(129A), 제2 채널구조(120B)의 제2 캡핑 도프트 반도체막(129B) 및 제2 수직 절연구조(163)가 배치될 수 있다. 제1 캡핑 도프트 반도체막(129A)은 제1 코어 절연막(127A) 상에 배치될 수 있고, 제2 캡핑 도프트 반도체막(129B)은 제2 코어 절연막(127B) 상에 배치될 수 있다. 제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(120B)은 제2 수직 절연구조(163)에 의해 서로 분리될 수 있다.
제1 채널막(125A)은 제1 메모리막(123A)과 제1 캡핑 도프트 반도체막(129A) 사이로 연장될 수 있으며, 제1 캡핑 도프트 반도체막(129A)에 접촉될 수 있다. 제2 채널막(125B)은 제2 메모리막(123B)과 제2 캡핑 도프트 반도체막(129B) 사이로 연장될 수 있으며, 제2 캡핑 도프트 반도체막(129B)에 접촉될 수 있다.
제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(129B)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 반도체 물질로 형성될 수 있다. 일 실시 예로서, 제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(129B)은 n형 불순물을 다수 캐리어(majority carrier)로 포함할 수 있다. 제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(129B)에 인접한 제1 채널막(125A) 및 제2 채널막(125B)의 단부들은 제1 캡핑 도프트 반도체막(129A) 및 제2 캡핑 도프트 반도체막(129B)과 동일한 불순물로 도핑될 수 있다.
게이트 적층체(GST)와 복수의 비트라인들(BL) 사이에 적어도 한층의 절연막 및 식각 정지막(167)이 배치될 수 있다. 일 실시 예로서, 게이트 적층체(GST) 상에 제1 절연막(165)이 배치될 수 있고, 식각 정지막(167)은 제1 절연막(165) 상에 배치될 수 있다. 제1 절연막(165)과 식각 정지막(167) 사이에 개재 절연막(151)이 더 배치될 수 있다.
개재 절연막(151)은 복수의 채널 콘택홀들(153)을 포함할 수 있다. 복수의 채널 콘택홀들(153)은 복수의 채널홀들(121)에 각각 대응될 수 있다. 복수의 제1 채널 콘택들(161A) 및 복수의 제2 채널 콘택들(161B)의 복수의 쌍들은 복수의 채널 콘택홀들(153)에 각각 대응될 수 있다. 각 쌍의 제1 채널 콘택(161A) 및 제2 채널 콘택(161B)은 그에 대응하는 채널 콘택홀(153) 내부에 제2 방향(DR2)으로 이격되어 배열될 수 있다. 채널 콘택홀(153)은 그에 대응하는 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)에 중첩되도록 연장될 수 있다. 각 쌍의 제1 채널 콘택(161A) 및 제2 채널 콘택(161B)은 그에 대응하는 채널 콘택홀(153) 내부에 제2 방향(DR2)으로 이격되어 배열될 수 있다. 제2 수직 절연구조(163)는 제1 채널 콘택(161A)과 제2 채널 콘택(161B) 사이의 채널 콘택홀(153) 내부로 연장될 수 있다.
식각 정지막(167)은 대각방향(DR4)으로 연장되고, 서로 나란한 복수의 트렌치들(167T)을 포함할 수 있다. 각각의 트렌치(167T)는 대각방향(DR4)으로 배열된 두 쌍 이상의 제1 채널구조들(120A) 및 제2 채널구조들(120B)과, 그에 대응하는 두 쌍 이상의 제1 채널 콘택들(161A) 및 제2 채널 콘택들(161B)에 중첩될 수 있다.
복수의 비트라인들(BL)은 제2 절연막(169) 내부에 배치될 수 있다. 제2 절연막(169)은 식각 정지막(167) 상의 수평부(169HP) 및 수평부(169HP)로부터 복수의 트렌치들(167T) 내부로 연장된 복수의 돌출부들(169PP)을 포함할 수 있다. 각각의 비트라인(BL)은 제2 방향(DR2)으로 배열된 두 쌍 이상의 제1 채널구조들(120A) 및 제2 채널구조들(120B)과, 그에 대응하는 두 쌍 이상의 제1 채널 콘택들(161A) 및 제2 채널 콘택들(161B)에 중첩될 수 있다.
각 쌍의 제1 채널구조(120A) 및 제2 채널구조(120B)와 이에 대응하는 쌍의 제1 채널 콘택(161A) 및 제2 채널 콘택(161B)에 제1 비트라인(BL1) 및 제2 비트라인(BL2)이 중첩될 수 있다. 각각의 트렌치(167T)는 제1 비트라인(BL1) 및 제2 비트라인(BL2)에 중첩되는 부분을 포함할 수 있다. 제1 비트라인(BL1)과 이에 대응하는 트렌치(167T) 간의 중첩부에 제1 비트라인 콘택홀(171A)이 배치될 수 있고, 제2 비트라인(BL2)과 이에 대응하는 트렌치(167T) 간의 중첩부에 제2 비트라인 콘택홀(171B)이 배치될 수 있다. 제1 비트라인 콘택홀(171A) 및 제2 비트라인 콘택홀(171B)은 제1 절연막(167)을 관통할 수 있다. 제1 비트라인 콘택홀(171A) 및 제2 비트라인 콘택홀(171B) 내부에 제1 비트라인 콘택(177A) 및 제2 비트라인 콘택(177B)이 각각 배치될 수 있다.
제1 비트라인 콘택(177A)은 제1 비트라인(BL1)으로부터 제1 채널구조(120A)를 향해 연장될 수 있고, 제1 채널 콘택(161A)에 접속될 수 있다. 제2 비트라인 콘택(177B)은 제2 비트라인(BL2)으로부터 제2 채널구조(120B)를 향해 연장될 수 있고, 제2 채널 콘택(161B)에 접속될 수 있다.
제2 절연막(169)의 돌출부(169PP)는 제1 비트라인 콘택(177A)과 제2 비트라인 콘택(177B) 사이에 개재된 부분과 제1 비트라인(BL1)과 제2 비트라인(BL2) 사이에 개재된 부분을 포함할 수 있다.
식각 정지막(167)은 트렌치(167T)와 제1 비트라인(BL1)의 중첩부와 트렌치(167T)와 제2 비트라인(BL2)의 중첩부에 제1 비트라인 콘택홀(171A) 및 제2 비트라인 콘택홀(171B)을 형성하기 위한 식각공정 수행 시, 식각 베리어 역할을 할 수 있다. 이를 위해, 식각 정지막(167)은 제1 절연막(165) 및 제2 절연막(169)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 일 실시 예로서, 식각 정지막(167)은 실리콘 질화물을 포함할 수 있고, 제1 절연막(165) 및 제2 절연막(169)은 실리콘 산화물을 포함할 수 있다. 실리콘 질화물은 실리콘 산화물에 비해 비유전율(relative dielectric constant)이 높다. 본 발명의 실시 예에 따르면, 식각 정지막(167)의 트렌치(167T) 내부에 상대적으로 비유전율이 작은 제2 절연막(169)이 배치될 수 있다. 이에 따라, 본 발명의 실시 예는 식각 정지막(167)에서 트렌치(167T)가 배제된 경우보다, 제1 비트라인(BL1)과 제2 비트라인(BL2) 사이, 제1 비트라인 콘택(177A)과 제2 비트라인 콘택(177B) 사이, 제1 비트라인(BL1)과 제2 비트라인 콘택(177B) 사이 및 제2 비트라인(BL2)과 제1 비트라인 콘택(177A) 사이의 기생용량(parasitic capacitance)을 줄일 수 있다.
도 7a 내지 도 7c는 서로 다른 레벨들에서 도 4에 도시된 반도체 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 7a는 동일 평면에서 복수의 채널홀들(121)의 레이아웃을 나타낸다.
도 7a를 참조하면, 복수의 채널홀들(121)은 복수의 열들에 배열될 수 있고, 각 열의 채널홀들(121)은 제1 방향(DR1)으로 배열될 수 있다. 서로 이웃한 열의 채널홀들(121)은 중심영역들이 서로 어긋나게 배치될 수 있다. 동일한 열의 채널홀들(121)의 중심영역들은 제1 방향(DR1)을 따라 연장된 일직선상에 배치될 수 있다.
복수의 채널홀들(121)의 제1 방향(DR1)의 배열피치(P1)와 제2 방향(DR2)의 배열피치(P2)는 도 7c에 도시된 제1 비트라인 콘택홀(171A)과 제2 비트라인 콘택홀(171B)의 정렬마진과 집적도를 고려하여 하기의 [수학식 1]의 θ값이 10° 내지 45°값을 갖도록 설계될 수 있다.
Figure pat00001
복수의 채널홀들(121)은 제1 열의 제1 채널홀(121A)과, 제1 채널홀(121A)에 인접한 제2 열의 제2 채널홀(121B) 및 제3 채널홀(121C)을 포함할 수 있다. 제2 채널홀(121B) 및 제3 채널홀(121C)은 제1 방향(DR1)으로 인접한 것으로 정의될 수 있다. 제1 채널홀(121A)의 중심점(CP1)은 제2 채널홀(121B)의 중심점(CP2)과 제3 채널홀(121C)의 중심점(CP3) 간 연결선 중앙에 대응하는 위치에서 제1 열에 배치될 수 있다.
각각의 채널홀(121) 내부에서 제2 수직 절연구조(163)는 제1 채널구조(120A)와 제2 채널구조(120B) 사이로부터 제1 메모리막(123A)과 제2 메모리막(123B) 사이로 연장될 수 있다. 도 6b 및 도 6c에 도시된 제1 수직 절연구조(131)는 제2 수직 절연구조(163)와 같이, 제1 채널구조(120A)와 제2 채널구조(120B) 사이로부터 제1 메모리막(123A)과 제2 메모리막(123B) 사이로 연장될 수 있다.
제1 메모리막(123A) 및 제2 메모리막(123B) 각각은 그에 대응하는 채널구조와 게이트 적층체(GST) 사이의 터널절연막(TI), 터널절연막(TI)과 게이트 적층체(GST) 사이의 데이터 저장막(DS) 및 데이터 저장막(DS)과 게이트 적층체(GST) 사이의 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DS)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 실리콘 질화막을 포함할 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막(DS)은 상변화 물질, 나노 닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 절연물을 포함할 수 있다. 터널절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 7b는 동일 평면에서 복수의 채널 콘택홀들(153)의 레이아웃을 나타낸 도면이다.
도 7b를 참조하면, 복수의 채널 콘택홀들(153)은 도 7a에 도시된 복수의 채널홀들(121)과 동일한 방식으로 복수의 열들에 배열될 수 있다. 예를 들어, 서로 이웃한 제1 채널 콘택홀(153A), 제2 채널 콘택홀(153B) 및 제3 채널 콘택홀(153C)의 중심점들(CP1', CP2', CP3')은 도 7a에 도시된 제1 내지 제3 채널홀들(121A 내지 121C)의 중심점들과 동일한 방식으로 배열될 수 있다.
복수의 채널 콘택홀들(153)의 제1 방향(DR1)의 배열피치(P1')와 제2 방향(DR2)의 배열피치(P2')는 도 7c에 도시된 제1 비트라인 콘택홀(171A)과 제2 비트라인 콘택홀(171B)의 정렬마진과 집적도를 고려하여 하기의 [수학식 2]의 θ값이 10° 내지 45°값을 갖도록 설계될 수 있다.
Figure pat00002
도 7a 및 도 7b를 참조하여 설명한 [수학식 1]과 [수학식 2]의 θ값은 제2 방향(DR2)을 따르는 축과 대각방향(DR4)을 따르는 축이 이루는 각에 대응될 수 있다.
도 7c는 동일 평면에서 식각 정지막(167)의 트렌치(167T)와 제1 비트라인 콘택(177A) 및 제2 비트라인 콘택(177B)의 레이아웃을 나타낸다.
도 7c를 참조하면, 대각방향(DR4)은 트렌치(167T)의 연장방향일 수 있고, 제1 비트라인 콘택(177A) 및 제2 비트라인 콘택(177B)의 배열방향일 수 있으며, 제1 비트라인 콘택홀(171A) 및 제2 비트라인 콘택홀(171B)의 배열방향일 수 있다.
트렌치(167T)의 연장방향은 대각방향(DR4)으로 제한되지 않고, 변경될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 식각 정지막 및 복수의 비트라인 콘택들의 배열을 나타내는 평면도이다. 이하, 도 4 내지 도 7c와 동일한 구성에 대한 중복되는 설명은 생략한다.
도 8을 참조하면, 식각 정지막(167')은 제2 방향(DR2)으로 연장되고, 서로 나란한 복수의 트렌치들(T)에 의해 관통될 수 있다. 각 쌍의 제1 비트라인 콘택(177A) 및 제2 비트라인 콘택(177B)은 제1 방향(DR1)으로 서로 이웃한 트렌치들(T) 내에 각각 배치될 수 있다. 각 쌍은 제1 비트라인 콘택홀(171A)과 제2 비트라인 콘택홀(171B) 또한 제1 방향(DR1)으로 서로 이웃한 트렌치들(T) 내에 각각 배치될 수 있다. 제1 비트라인 콘택(177A)과 제2 비트라인 콘택(177B)은 대각방향(DR4)으로 정렬될 수 있다. 대각방향(DR4)을 따라 연장된 축과 제2 방향(DR2)을 따라 연장된 축이 이루는 각(θ)은 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 10° 내지 45°일 수 있다.
복수의 트렌치들(T) 내부에 복수의 절연라인들(168)이 각각 배치될 수 있다. 복수의 절연라인들(168)은 제1 방향(DR1)으로 이웃한 제1 절연라인(168A) 및 제2 절연라인(168B)을 포함할 수 있다. 제1 절연라인(168A) 및 제2 절연라인(168B)은 쌍을 이루는 제1 채널구조(120A) 및 제2 채널구조(120B)와 쌍을 이루는 제1 채널 콘택(161A) 및 제2 채널 콘택(161B)에 중첩되도록 제2 방향(DR2)으로 연장될 수 있다.
제1 비트라인 콘택(177A)은 제1 절연라인(168A)과 제1 채널구조(120A)의 중첩부에서 제1 절연라인(168A)을 관통할 수 있다. 제2 비트라인 콘택(177B)은 제2 절연라인(168B)과 제2 채널구조(120B)의 중첩부에서 제2 절연라인(168B)을 관통할 수 있다.
도 9a, 도 9b 및 도 9c는 도 8에 도시된 선 A2-A2', B2-B2', C2-C2'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 8과 도 9a 내지 도 9c를 참조하면, 반도체 메모리 장치는 도 5와 도 6a 내지 도 6c를 참조하면 설명한 바와 같이, 게이트 적층체(GST), 제1 채널구조(120A), 제2 채널구조(120B), 제1 메모리막(123A), 제2 메모리막(123B), 제1 코어 절연막(127A), 제2 코어 절연막(127B), 제1 수직 절연구조(131), 제2 수직 절연구조(163) 및 개재 절연막(151)을 포함할 수 있다. 개재 절연막(151) 상에 제1 절연막(165')이 배치될 수 있다.
복수의 트렌치들(T)은 식각 정지막(167')뿐 아니라 제1 절연막(165')을 관통할 수 있다. 이에 따르면, 복수의 절연라인들(168)은 식각 정지막(167')뿐 아니라 제1 절연막(165')을 관통하는 것으로 간주될 수 있다.
제1 절연라인(168A)에 대응하는 제1 비트라인 콘택홀(171A)과 제1 비트라인 콘택(177A)은 제1 채널구조(120A)와 제1 절연라인(168A)의 중첩부에서 제1 절연라인(168A)과 제1 절연막(165')을 관통할 수 있다. 제2 절연라인(168B)에 대응하는 제2 비트라인 콘택홀(171B)과 제2 비트라인 콘택(177B)은 제2 채널구조(120B)와 제2 절연라인(168B)의 중첩부에서 제2 절연라인(168B)과 제1 절연막(165')을 관통할 수 있다.
복수의 절연라인들(168) 상에 복수의 비트라인들(BL)이 각각 배치될 수 있다. 복수의 비트라인들(BL)은 제1 비트라인 콘택(177A)에 연결된 제1 비트라인(BL)과 제2 비트라인 콘택(177B)에 연결된 제2 비트라인(BL2)을 포함할 수 있다.
식각 정지막(167')은 제1 절연막(165'), 복수의 절연라인들(168) 및 제2 절연막(169')에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 도 5와 도 6a 내지 도 6c를 참조하면 설명한 바와 같이, 식각 정지막(167')은 제1 비트라인 콘택홀(171A) 및 제2 비트라인 콘택홀(171B)을 형성하기 위한 식각공정 수행 시, 식각 베리어 역할을 할 수 있도록, 실리콘 질화물을 포함할 수 있다. 제1 절연막(165'), 복수의 절연라인들(168) 및 제2 절연막(169')은 도 5와 도 6a 내지 도 6c를 참조하면 설명한 바와 같이, 기생용량을 줄일 수 있도록 식각 정지막(167')에 비해 비유전율이 작은 절연물을 포함할 수 있다. 일 실시 예로서, 제1 절연막(165'), 복수의 절연라인들(168) 및 제2 절연막(169')은 실리콘 산화물을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 실시 예들에 따른 도프트 반도체 구조와 채널구조의 연결구조를 나타내는 단면도들이다.
도 10a 및 도 10b를 참조하면, 본 발명의 실시 예들에 따른 제1 채널구조(120A)의 제1 채널막(125A) 및 제2 채널구조(120B)의 제2 채널막(125B)은 도프트 반도체 구조(DPS)에 접촉될 수 있다. 도프트 반도체 구조(DPS)는 게이트 적층체(GST)에 중첩될 수 있다. 제1 수직 절연구조(131)는 제2 수직 절연구조(163)와 도프트 반도체 구조(DPS) 사이에 배치될 수 있고, 도프트 반도체 구조(DPS)와 접촉된 바닥면을 포함할 수 있다.
도프트 반도체 구조(DPS)는 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체 구조(DPS)는 제1 채널구조(120A)의 제1 캡핑 도프트 반도체막(129A)과 제2 채널구조(120B)의 제2 캡핑 도프트 반도체막(129B)와 동일한 도전형의 불순물을 다수 캐리어로 포함할 수 있다. 다른 일 실시 예로서, 도프트 반도체 구조(DPS)는 n형 불순물을 다수 캐리어로 갖는 영역과 p형 불순물을 다수 캐리어로 갖는 영역을 포함할 수 있다.
도프트 반도체 구조(DPS)는 다양한 방식으로 제1 채널막(125A) 및 제2 채널막(125B)에 접촉될 수 있다.
도 10a를 참조하면, 도프트 반도체 구조(DPS)는 적어도 하나의 반도체막을 포함할 수 있다. 일 실예로서, 도프트 반도체 구조(DPS)는 단일의 반도체막(101)을 포함할 수 있다. 반도체막(101)은 단결정 반도체막 또는 다결정 반도체막일 수 있다.
제1 채널막(125A) 및 제2 채널막(125B)은 도프트 반도체 구조(DPS) 내부로 연장될 수 있고, 도프트 반도체 구조(DPS)에 접촉된 바닥면을 포함할 수 있다.
도 10b를 참조하면, 도프트 반도체 구조(DPS)는 2중층 이상의 반도체막들을 포함할 수 있다. 일 실시 예로서, 도프트 반도체 구조(DPS)는 제1 반도체막(103), 제1 반도체막(103) 상의 제2 반도체막(105) 및 제2 반도체막(105) 상의 제3 반도체막(107)을 포함할 수 있다.
제1 채널막(125A) 및 제2 채널막(125B)은 제3 반도체막(107)을 관통할 수 있고, 제1 반도체막(103) 내부로 연장될 수 있다. 제2 반도체막(105)은 제1 채널막(125A) 및 제2 채널막(125B) 각각의 측벽 일부에 접촉되어 제1 반도체막(103)과 제3 반도체막(107) 사이로 연장될 수 있다.
제1 메모리막(123A) 및 제2 메모리막(123B)은 그에 대응하는 채널막(125A 또는 125B)과 게이트 적층체(GST) 사이로부터 채널막(125A 또는 125B)과 제3 반도체막(107) 사이로 연장될 수 있다. 제1 채널막(125A) 및 제2 채널막(125B) 각각과 제1 반도체막(103) 사이에 하부 메모리막(125C)이 개재될 수 있다. 하부 메모리막(125C)은 제1 메모리막(123A) 및 제2 메모리막(123B)과 동일한 물질막들을 포함할 수 있다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b 및 도 15c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 11a 및 도 11b를 참조하면, 실시 예들에 따라 다양한 하부 구조를 포함하는 기판(미도시)이 제공될 수 있으며, 기판 상에 메모리 셀 어레이 구조를 형성할 수 있다.
메모리 셀 어레이 구조는 게이트 적층체(210), 게이트 적층체(210)를 관통하는 채널홀(221) 내부의 제1 메모리막(223A), 제2 메모리막(223B), 제1 채널구조(220A) 및 제2 채널구조(220B)를 포함할 수 있다. 게이트 적층체(210)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 연장된 평판형의 복수의 막들(211, 215)을 포함할 수 있다. 복수의 막들(211, 215)은 도 4와 도 6a 내지 도 6c를 참조하여 설명한 바와 같이, 제3 방향(DR3)으로 교대로 배치된 층간 절연막들(211) 및 복수의 도전막들(215)을 포함할 수 있다. 채널홀(221) 내부에 제1 캡핑 절연막(227A), 제2 캡핑 절연막(227B), 제1 수직 절연구조(231) 및 제2 수직 절연구조(263)가 배치될 수 있다.
상술한 메모리 셀 어레이 구조를 형성하는 단계는 복수의 막들(211, 215)을 형성하는 단계, 복수의 막들(211, 215)을 관통하는 채널홀(221)을 형성하는 단계, 채널홀(221)의 측벽 상에 예비 메모리막을 형성하는 단계, 예비 메모리막 상에 예비 채널막을 형성하는 단계, 예비 채널막에 의해 개구된 채널홀(221)의 중심영역에 예비 코어 절연막을 형성하는 단계, 예비 코어 절연막을 관통하는 제1 수직 절연구조(231)를 형성하는 단계, 예비 코어 절연막의 상부 및 제1 수직 절연구조(231)의 상부를 예비 캡핑 도프트 반도체막으로 대체하는 단계 및 예비 캡핑 도프트 반도체막을 관통하는 제2 수직 절연구조(263)를 형성하는 단계를 포함할 수 있다.
예비 메모리막은 도 7a에 도시된 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 예비 메모리막은 제1 수직 절연구조(231)에 의해 제1 메모리막(223A) 및 제2 메모리막(223B)으로 분리될 수 있다.
제1 수직 절연구조(231)는 예비 채널막을 제1 채널구조(220A)의 제1 채널막(225A) 및 제2 채널구조(220B)의 제2 채널막(225B)으로 분리할 수 있다. 제1 수직 절연구조(231)는 예비 코어 절연막을 제1 코어 절연막(227A) 및 제2 코어 절연막(227B)으로 분리할 수 있다.
제2 수직 절연구조(263)는 예비 캡핑 도프트 반도체막을 제1 채널구조(220A)의 제1 캡핑 도프트 반도체막(229A) 및 제2 채널구조(220B)의 제2 캡핑 도프트 반도체막(229B)으로 분리할 수 있다. 제2 수직 절연구조(263)를 형성하기 전, 게이트 적층체(210) 상에 개재 절연막(251)을 형성하는 단계, 개재 절연막(251)을 관통하는 채널 콘택홀(253)을 형성하는 단계 및 채널 콘택홀(253) 내부에 도전물을 형성하는 단계를 수행할 수 있다. 채널 콘택홀(253) 내부의 도전물은 제2 수직 절연구조(263)에 의해 제1 채널 콘택(261A) 및 제2 채널 콘택(261B)로 분리될 수 있다.
채널홀(221), 제1 채널구조(220A) 및 제2 채널구조(220B)는 도 7a를 참조하여 설명한 배열방식에 맞추어 형성될 수 있으며, 채널 콘택홀(253), 제1 채널 콘택(261A) 및 제2 채널 콘택(261B)은 도 7b를 참조하여 설명한 배열방식에 맞추어 형성될 수 있다.
이어서, 개재 절연막(251) 상에 제1 절연막(265)을 형성할 수 있다.
도 12a는 제1 트렌치(267T)를 포함하는 식각 정지막(267)을 형성하는 단계를 나타내는 평면도이고, 도 12b는 도 12a에 도시된 선 A3-A3'를 따라 절취한 단면도이다.
도 12a 및 도 12b를 참조하면, 개재 절연막(265) 상에 식각 정지막(267)을 형성할 수 있다. 식각 정지막(267)은 개재 절연막(265)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 일 실시 예로서, 개재 절연막(265)은 실리콘 산화물을 포함할 수 있고, 식각 정지막(267)은 실리콘 질화물을 포함할 수 있다.
이어서, 식각 정지막(267)을 식각하여 제1 트렌치(267T)를 형성할 수 있다. 제1 트렌치(267T)는 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각방향(DR4)으로 연장될 수 있다.
도 13a는 복수의 제2 트렌치들(269T)을 포함하는 제2 절연막(269)을 형성하는 단계를 나타내는 평면도이고, 도 13b는 도 13a에 도시된 선 A3-A3'를 따라 절취한 단면도이다.
도 13a 및 도 13b를 참조하면, 식각 정지막(267) 상에 제2 절연막(269)을 형성할 수 있다. 제2 절연막(269)은 제1 트렌치(267T)를 채우도록 형성될 수 있다. 제2 절연막(269)은 식각 정지막(267)과 다른 물질로 형성될 수 있으며, 식각 정지막(267)에 비해 비유전율이 작은 절연물로 형성될 수 있다. 일 실시 예로서, 제2 절연막(269)은 실리콘 산화물을 포함할 수 있다.
이어서, 제2 방향(DR2)으로 연장된 복수의 제2 트렌치들(269T)을 형성할 수 있다. 복수의 제2 트렌치들(269T)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다.
도 12a 및 도 12b에 도시된 제1 트렌치(267T) 및 도 13a 및 도 13b에 도시된 제2 트렌치(269T) 각각은 그에 대응하는 포토리소그래피 공정 및 식각공정을 이용하여 형성될 수 있다.
도 14a는 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)을 형성하는 단계를 나타내는 평면도이고, 도 14b는 도 14a에 도시된 선 A3-A3'를 따라 절취한 단면도이다.
도 14a 및 도 14b를 참조하면, 제1 트렌치(267T) 및 제2 트렌치(269T)의 중첩부들을 통해 제1 트렌치(267T) 내부의 제2 절연막(269)이 노출될 수 있다. 제2 절연막(269)의 노출영역은 마름모형 또는 평행사변형일 수 있다.
이어서, 제2 절연막(269)의 노출영역과 그에 대응하는 제1 절연막(265)의 영역들을 식각함으로써, 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)이 형성될 수 있다. 제1 절연막(265) 및 제2 절연막(269)을 식각하는 동안, 식각 정지막(267)은 식각 베리어 역할을 할 수 있다. 제1 절연막(265) 및 제2 절연막(269)을 식각하는 동안, 마름모형 또는 평행사변형의 모서리에 대응하는 영역은 식각 바이어스의 영향으로 라운딩 처리될 수 있다.
제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B) 각각은 그에 대응하는 채널구조에 중첩될 수 있고, 그에 대응하는 채널 콘택을 노출시킬 수 있다. 예를 들어, 제1 비트라인 콘택홀(271A)은 제1 채널구조(220A)에 중첩될 수 있고, 제1 채널 콘택(261A)을 노출시킬 수 있다.
도 15a 내지 도 15c는 비트라인 콘택의 형성공정 및 복수의 비트라인들의 형성공정을 나타내는 공정 단계별 단면도들이다.
도 15a를 참조하면, 도 14a 및 도 14b에 도시된 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)이 채워지도록 도전막(277)을 형성할 수 있다.
도 15b를 참조하면, 도 15a에 도시된 도전막(277)을 에치-백 등의 식각 공정으로 제거함으로써, 비트라인 콘택들을 형성할 수 있으며, 복수의 제2 트렌치들(269T)을 개구시킬 수 있다.
비트라인 콘택들은 제1 비트라인 콘택홀(271A)을 채우는 제1 비트라인 콘택(277A)과 도 14a에 도시된 제2 비트라인 콘택홀(271B)을 채우는 제2 비트라인 콘택을 포함할 수 있다.
도 15c를 참조하면, 도 15b에 도시된 복수의 제2 트렌치들(269T)이 채워지도록 도전막을 형성한 후, 제2 절연막(269)이 노출되도록 평탄화 공정을 수행할 수 있다. 이로써, 도 15b에 도시된 복수의 제2 트렌치들(269T)을 채우는 복수의 비트라인들(281)을 형성할 수 있다.
도 11a 내지 도 15c를 참조하여 설명한 공정들을 이용하여, 도 4, 도 5, 도 6a 내지 도 6c 및 도 7a 내지 도 7c를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a 및 도 19b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 16a는 복수의 제1 트렌치들(310)을 형성하는 단계를 나타내는 평면도이고, 도 16b는 도 16a에 도시된 선 A4-A4'를 따라 절취한 단면도이다.
도 16a 및 도 16b에 도시된 공정을 수행하기 전, 도 11a 및 도 11b를 참조하여 설명한 공정들이 선행될 수 있다. 이로써, 도 11a 및 도 11b를 참조하여 설명한 게이트 적층체(210), 제1 메모리막(223A), 제2 메모리막(223B), 제1 채널구조(220A) 및 제2 채널구조(220B), 제1 캡핑 절연막(227A), 제2 캡핑 절연막(227B), 제1 수직 절연구조(231) 및 제2 수직 절연구조(263), 제1 채널 콘택(261A) 및 제2 채널 콘택(261B)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 공정들을 통해 제공된 메모리 셀 어레이 상에 제1 절연막(265')을 형성할 수 있다. 제1 절연막(265')은 도 11a 및 도 11b를 참조하여 설명한 바와 같이 개재 절연막(251) 상에 형성될 수 있다.
이어서, 제1 절연막(265') 상에 식각 정지막(267')을 형성할 수 있다. 식각 정지막(267')은 도 12a 및 도 12b를 참조하여 설명한 바와 같이 식각 선택비를 고려하여 선택된 물질로 형성될 수 있다. 이후, 식각 정지막(267') 및 제1 절연막(265')을 식각하여 복수의 제1 트렌치들(310)을 형성할 수 있다. 복수의 제1 트렌치들(310)은 제1 채널 콘택(261A) 및 도 11b에 도시된 제2 채널 콘택(261B)이 노출시킬 수 있도록 제2 방향(DR2)으로 연장될 수 있다. 복수의 제1 트렌치들(310)은 제1 방향(DR1)으로 서로 이격될 수 있다.
도 17a는 제2 트렌치(320)를 형성하는 단계를 나타내는 평면도이고, 도 17b는 도 17a에 도시된 선 A4-A4'를 따라 절취한 단면도이다.
도 17a 및 도 17b를 참조하면, 복수의 제1 트렌치들(310)이 채워지도록 식각 정지막(267') 상에 갭필 절연막(268)을 형성할 수 있다. 갭필 절연막(268)은 식각 정지막(267')보다 비유전율이 작은 절연물을 포함할 수 있다. 일 실시 예로서 갭필 절연막(268)은 실리콘 산화물을 포함할 수 있다.
이어서, 갭필 절연막(268)을 식각하여 제2 트렌치(320)를 형성할 수 있다. 제2 트렌치(320)는 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각방향(DR4)으로 연장될 수 있다.
도 16a 및 도 16b에 도시된 제1 트렌치(310) 및 도 17a 및 도 17b에 도시된 제2 트렌치(320) 각각은 그에 대응하는 포토리소그래피 공정 및 식각공정을 이용하여 형성될 수 있다.
도 18a는 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)을 형성하는 단계를 나타내는 평면도이고, 도 18b는 도 18a에 도시된 선 A4-A4'를 따라 절취한 단면도이다.
도 18a 및 도 18b를 참조하면, 제1 트렌치(310) 및 제2 트렌치(320)의 중첩부들을 통해 제1 트렌치(310) 내부의 갭필 절연막(268)의 일부가 마름모형 또는 평행사변형으로 노출될 수 있다.
이어서, 제1 트렌치(310) 및 제2 트렌치(320)의 중첩부들을 통해 갭필 절연막(268)의 일부영역을 더 깊게 식각할 수 있다. 이로써, 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)이 형성될 수 있다. 제1 트렌치(310) 및 제2 트렌치(320)의 중첩부들을 통해 갭필 절연막(268)의 일부영역을 식각하는 동안, 식각 정지막(267')은 식각 베리어 역할을 할 수 있다. 제1 트렌치(310) 및 제2 트렌치(320)의 중첩부들을 통해 갭필 절연막(268)의 일부영역을 식각하는 동안, 마름모형 또는 평행사변형의 모서리에 대응하는 영역은 식각 바이어스의 영향으로 라운딩 처리될 수 있다.
제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B) 각각은 그에 대응하는 채널구조에 중첩될 수 있고, 그에 대응하는 채널 콘택을 노출시킬 수 있다. 예를 들어, 제1 비트라인 콘택홀(271A)은 제1 채널구조(220A)에 중첩될 수 있고, 제1 채널 콘택(261A)을 노출시킬 수 있다.
도 19a 및 도 19b는 비트라인 콘택의 형성공정을 나타내는 공정 단계별 단면도들이다.
도 19a를 참조하면, 도 18a에 도시된 제1 비트라인 콘택홀(271A) 및 제2 비트라인 콘택홀(271B)이 채워지도록 도전막(277)을 형성할 수 있다.
도 19b를 참조하면, 도 19a에 도시된 도전막(277)을 식각 정지막(267')이 노출되도록 평탄화 공정으로 제거함으로써, 비트라인 콘택들을 형성할 수 있다. 비트라인 콘택들은 제1 비트라인 콘택홀(271A)을 채우는 제1 비트라인 콘택(277A)과 도 18a에 도시된 제2 비트라인 콘택홀(271B)을 채우는 제2 비트라인 콘택을 포함할 수 있다. 제2 절연막 및 복수의 비트라인들을 형성하기 위한 후속공정을 수행할 수 있다.
도 16a 내지 도 19b를 참조하여 설명한 공정들을 이용하여, 도 8, 도 9a 내지 도 9c를 참조하여 설명한 반도체 메모리 장치를 형성할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 제1 채널구조, 제2 채널구조, 제1 및 제2 채널구조에 중첩된 트렌치를 갖는 식각 정지막, 제1 및 제2 채널구조의 배열방향에 대한 대각 방향으로 배열되어 제1 채널구조와 제2 채널구조에 각각 연결된 제1 비트라인 콘택 및 제2 비트라인 콘택 및 트렌치 내부의 절연물을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 독출된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 21은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 20을 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 20을 참조하여 설명한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
115: 도전막 111: 층간 절연막
GST: 게이트 적층체 121: 채널홀
120A: 제1 채널구조 120B: 제2 채널구조
123A: 제1 메모리막 123B: 제2 메모리막
151: 개재 절연막 153: 채널 콘택홀
161A: 제1 채널 콘택 161B: 제2 채널 콘택
131: 제1 수직 절연구조 163: 제2 수직 절연구조
165, 165': 제1 절연막 167, 167': 식각 정지막
167T, T: 트렌치 169, 169': 제2 절연막
169HP: 제2 절연막의 수평부 169PP: 제2 절연막의 돌출부
168: 절연라인 168A: 제1 절연라인
168B: 제2 절연라인 BL1: 제1 비트라인
BL2: 제2 비트라인 177A: 제1 비트라인 콘택
177B: 제2 비트라인 콘택

Claims (20)

  1. 제1 방향 및 제2 방향을 따라 연장되며, 제3 방향을 향하는 상면을 갖고, 상기 제3 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장되고, 상기 제2 방향으로 이격된 제1 채널구조 및 제2 채널구조;
    상기 게이트 적층체 상의 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 대각방향으로 연장된 트렌치를 포함하는 식각 정지막;
    상기 식각 정지막 상의 수평부 및 상기 수평부로부터 상기 트렌치 내부로 연장된 돌출부를 포함하는 제2 절연막;
    상기 제2 절연막 내부에 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되도록 상기 제2 방향으로 연장된 제1 비트라인; 및
    상기 제1 비트라인과 상기 트렌치 사이의 중첩부에서 상기 제1 비트라인으로부터 상기 제1 절연막을 관통하도록 연장된 제1 비트라인 콘택을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 채널구조와 상기 제2 채널구조 사이의 수직 절연구조를 더 포함하고,
    상기 게이트 적층체는 상기 제3 방향으로 연장된 채널홀을 포함하고,
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 수직 절연구조는 상기 채널홀의 내부에 배치된 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 채널홀은 상기 제1 방향보다 상기 제2 방향으로 더 큰 폭을 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 채널구조와 상기 제2 채널구조는 서로 대칭된 반타원 형상을 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 적층체와 상기 제1 채널구조 사이의 제1 메모리막;
    상기 게이트 적층체와 상기 제2 채널구조 사이의 제2 메모리막; 및
    상기 제1 채널구조 및 상기 제2 채널구조 사이로부터 상기 제1 메모리막 및 상기 제2 메모리막 사이로 연장된 수직 절연구조를 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 게이트 적층체와 상기 제1 절연막 사이의 개재 절연막;
    상기 개재 절연막을 관통하고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되게 연장된 채널 콘택홀;
    상기 제1 채널구조에 대응하는 상기 채널 콘택홀의 일부영역 내에 배치되고, 상기 제1 채널구조에 접속된 제1 채널 콘택;
    상기 제2 채널구조에 대응하는 상기 채널 콘택홀의 일부영역 내에 배치되고, 상기 제2 채널구조에 접속된 제2 채널 콘택; 및
    상기 제1 채널 콘택과 상기 제2 채널 콘택 사이의 상기 채널 콘택홀의 일부영역 내에 배치된 수직 절연구조를 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 상기 식각 정지막에 비해 비유전율(relative dielectric constant)이 작은 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 대각방향을 따라 연장된 축과 상기 제2 방향을 따라 연장된 축은 10° 내지 45°의 각으로 교차하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제2 절연막 내부에 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되도록 상기 제2 방향으로 연장된 제2 비트라인; 및
    상기 제2 비트라인과 상기 트렌치 사이의 중첩부에서 상기 제2 비트라인으로부터 상기 제1 절연막을 관통하도록 연장된 제2 비트라인 콘택을 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제2 절연막의 상기 돌출부는,
    상기 제1 비트라인 콘택 및 상기 제2 비트라인 콘택 사이에 개재된 부분; 및
    상기 제1 비트라인과 상기 제2 비트라인 사이에 개재된 부분을 포함하는 반도체 메모리 장치.
  11. 제1 방향 및 제2 방향을 따라 연장되며, 제3 방향을 향하는 상면을 갖고, 상기 제3 방향으로 이격되어 적층된 복수의 도전막들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하도록 상기 제3 방향으로 연장되고, 상기 제2 방향으로 이격된 제1 채널구조 및 제2 채널구조;
    상기 게이트 적층체 상의 제1 절연막;
    상기 제1 절연막 상의 식각 정지막;
    상기 식각 정지막 및 제1 절연막을 관통하고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되도록 상기 제2 방향으로 연장되며, 상기 제1 방향으로 이격된 제1 절연라인 및 제2 절연라인;
    상기 제1 절연라인과 상기 제1 채널구조의 중첩부에서 상기 제1 절연라인과 상기 제1 절연막을 관통하는 제1 비트라인 콘택; 및
    상기 제2 절연라인과 상기 제2 채널구조의 중첩부에서 상기 제2 절연라인과 상기 제1 절연막을 관통하는 제2 비트라인 콘택을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 채널구조와 상기 제2 채널구조 사이의 수직 절연구조를 더 포함하고,
    상기 게이트 적층체는 상기 제3 방향으로 연장된 채널홀을 포함하고,
    상기 제1 채널구조, 상기 제2 채널구조 및 상기 수직 절연구조는 상기 채널홀의 내부에 배치된 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 채널홀은 상기 제1 방향보다 상기 제2 방향으로 더 큰 폭을 갖는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제1 채널구조와 상기 제2 채널구조는 서로 대칭된 반타원 형상을 갖는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 게이트 적층체와 상기 제1 채널구조 사이의 제1 메모리막;
    상기 게이트 적층체와 상기 제2 채널구조 사이의 제2 메모리막; 및
    상기 제1 채널구조 및 상기 제2 채널구조 사이로부터 상기 제1 메모리막 및 상기 제2 메모리막 사이로 연장된 수직 절연구조를 더 포함하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 게이트 적층체와 상기 제1 절연막 사이의 개재 절연막;
    상기 개재 절연막을 관통하고, 상기 제1 채널구조 및 상기 제2 채널구조에 중첩되게 연장된 채널 콘택홀;
    상기 제1 채널구조에 대응하는 상기 채널 콘택홀의 일부영역 내에 배치되고, 상기 제1 채널구조에 접속된 제1 채널 콘택;
    상기 제2 채널구조에 대응하는 상기 채널 콘택홀의 일부영역 내에 배치되고, 상기 제2 채널구조에 접속된 제2 채널 콘택; 및
    상기 제1 채널 콘택과 상기 제2 채널 콘택 사이의 상기 채널 콘택홀의 일부영역 내에 배치된 수직 절연구조를 더 포함하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 제1 절연막, 상기 제1 절연라인 및 상기 제2 절연라인은 상기 식각 정지막에 비해 비유전율(relative dielectric constant)이 작은 반도체 메모리 장치.
  18. 제 11 항에 있어서,
    상기 제1 비트라인 콘택과 상기 제2 비트라인 콘택은 상기 제1 방향과 상기 제2 방향 사이의 대각방향으로 정렬된 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 대각방향을 따라 연장된 축과 상기 제2 방향을 따라 연장된 축은 10° 내지 45°의 각으로 교차하는 반도체 메모리 장치.
  20. 제 13 항에 있어서,
    상기 제1 비트라인 콘택에 연결되고, 상기 제1 절연라인 상에 배치된 제1 비트라인; 및
    상기 제2 비트라인 콘택에 연결되고, 상기 제2 절연라인 상에 배치된 제2 비트라인을 더 포함하는 반도체 메모리 장치.
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