KR20230163129A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치와 그 제조방법을 포함한다. 반도체 메모리 장치는 복수의 층간 절연막들 및 복수의 도전막들을 포함하는 계단형 구조의 게이트 적층체, 및 상기 게이트 적층체의 상기 계단형 구조를 관통하는 관형 절연막 및 상기 복수의 도전막들 중 하나의 단부에 연결되고 상기 관형 절연막의 중심영역으로 연장된 도전성 게이트 콘택을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로, 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 접속된 주변회로구조를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 주변회로구조는 메모리 셀들에 다양한 동작전압들을 공급할 수 있으며, 메모리 셀들의 다양한 동작들을 제어할 수 있다.
3차원 반도체 메모리 장치에서 복수의 메모리 셀들은 서로 이격되어 적층된 복수의 도전막들에 접속될 수 있다. 복수의 도전막들 각각은 그에 대응하는 도전성 게이트 콘택을 경유하여 주변회로구조에 접속될 수 있다.
3차원 반도체 메모리 장치의 구조 및 제조공정을 단순화하기 위한 다양한 기술들이 개발되고 있으나, 이에 따른 동작 신뢰성 저하 문제가 있다.
본 발명의 실시 예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 교대로 적층된 복수의 층간 절연막들 및 복수의 도전막들을 포함하고, 상기 복수의 도전막들 각각의 단부에 의해 정의된 계단형 구조를 갖는 게이트 적층체; 상기 계단형 구조를 덮도록 상기 게이트 적층체 상에 배치된 갭필 절연막; 상기 복수의 도전막들 각각의 상기 단부에 교차되고, 상기 게이트 적층체의 상기 계단형 구조 및 상기 갭필 절연막을 관통하도록 상기 제1 방향으로 연장된 관형 절연막(tubular insulating layer); 및 상기 관형 절연막의 중심영역에 배치된 도전성 게이트 콘택을 포함하고, 상기 도전성 게이트 콘택은 상기 복수의 도전막들 중 하나의 도전막에 연결되도록 상기 관형 절연막의 측부를 관통하는 돌출부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 도전막; 상기 제1 도전막으로부터 제1 방향으로 이격되어 배치된 제2 도전막; 상기 제1 도전막과 상기 제2 도전막 사이의 층간 절연막; 상기 제1 도전막, 상기 층간 절연막 및 상기 제2 도전막을 관통하고, 상기 제1 방향으로 연장된 제1 관형 절연패턴(tubular insulating pattern); 상기 제1 관형 절연패턴으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 관형 절연패턴; 및 상기 제1 관형 절연패턴의 중심영역으로부터 상기 제2 관형 절연패턴의 중심영역으로 연장된 기둥부와, 상기 기둥부로부터 상기 제1 관형 절연패턴과 상기 제2 관형 절연패턴 사이로 연장된 돌출부를 포함하고, 상기 돌출부가 상기 제2 도전막의 상면에 접촉된 도전성 게이트 콘택을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 도전막; 상기 제1 도전막으로부터 제1 방향으로 이격되어 배치된 제2 도전막; 상기 제1 도전막과 상기 제2 도전막 사이의 층간 절연막; 상기 제1 도전막, 상기 층간 절연막 및 상기 제2 도전막을 관통하고, 상기 제1 방향으로 연장된 제1 관형 절연패턴(tubular insulating pattern); 및 상기 제1 관형 절연패턴으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 관형 절연패턴을 포함하고, 상기 제2 도전막은, 상기 제1 관형 절연패턴과 상기 제2 관형 절연패턴 사이를 지나, 상기 제1 관형 절연패턴의 내벽 및 상기 제2 관형 절연패턴의 내벽을 따라 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 하부 제1 물질막, 상기 하부 제1 물질막으로부터 제1 방향으로 이격되어 배치된 상부 제1 물질막 및 상기 하부 제1 물질막과 상기 상부 제1 물질막 사이의 제2 물질막을 포함하고, 상기 제2 물질막의 단부가 상기 상부 제1 물질막보다 측부로 돌출된 계단형 적층체를 형성하는 단계; 상기 제2 물질막의 상기 단부 상에 희생패드를 형성하는 단계; 상기 하부 제1 물질막, 상기 제2 물질막 및 상기 희생패드를 관통하는 홀을 형성하는 단계; 상기 희생패드 아래에 제1 리세스 영역이 형성되도록, 상기 홀을 통해 상기 하부 제1 물질막 및 상기 제2 물질막 각각의 일부를 제거하는 단계; 상기 제1 리세스 영역에 제1 관형 절연패턴을 형성하는 단계; 트렌치가 형성되도록 상기 희생패드를 제거하는 단계; 및 상기 트렌치 및 상기 제1 관형 절연패턴의 중심영역에 도전성 게이트 콘택을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 관형 절연막 또는 관형 절연패턴 내에 보이드(void) 또는 심(seam)이 발생하는 현상을 줄일 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 도프트 반도체 구조의 배열을 개략적으로 나타내는 도면들이다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 블록선택회로구조를 나타내는 회로도이다.
도 4는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 6 및 도 7은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11, 도 12a, 도 12b 및 도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 도면들이다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 단면도들이다.
도 15a, 도 15b, 도 16a, 도 16b 및 도 16c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 도면들이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 낸드 플래시 메모리 장치를 위한 복수의 메모리 셀들을 포함할 수 있다. 이하, 낸드 플래시 메모리 장치의 메모리 셀 어레이(10)를 기반으로 본 발명의 실시 예를 설명하나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 메모리 셀 어레이(10)는 가변저항 메모리 장치를 위한 복수의 메모리 셀들 또는 강유전체 메모리 장치를 위한 복수의 메모리 셀들을 포함할 수 있다.
낸드 플래시 메모리 장치의 복수의 메모리 셀들은 복수의 메모리 셀 스트링을 형성할 수 있다. 각각의 메모리 셀 스트링은 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 복수의 비트라인들(BL) 및 공통소스라인(CSL)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인들(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인들(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이(10)는 주변회로구조(40)에 중첩될 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 도프트 반도체 구조의 배열을 개략적으로 나타내는 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 메모리 장치는 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 포함할 수 있다.
도프트 반도체 구조(DPS)는 XY평면에서 연장될 수 있다. 도프트 반도체 구조(DPS)는 도 1에 도시된 공통소스라인(CSL)에 접속될 수 있다. 도프트 반도체 구조(DPS)는 n형 불순물 및 p형 불순물 적어도 하나를 포함할 수 있다.
메모리 셀 어레이(10)는 도프트 반도체 구조(DPS)를 경유하여 도 1에 도시된 공통소스라인(CSL)에 접속될 수 있다. 메모리 셀 어레이(10)는 복수의 비트라인들(BL)과 도프트 반도체 구조(DPS) 사이에 배치될 수 있다.
도 2a를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 도프트 반도체 구조(DPS)에 인접할 수 있다. 이에 따르면, 주변회로구조(40), 도프트 반도체 구조(DPS), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)이 Z축 방향으로 배열될 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 도프트 반도체 구조(DPS) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 2b를 참조하면, 반도체 메모리 장치의 주변회로구조(40)는 복수의 비트라인들(BL)에 인접할 수 있다. 이에 따르면, 주변회로구조(40), 복수의 비트라인들(BL), 메모리 셀 어레이(10) 및 도프트 반도체 구조(DPS)가 Z축 방향으로 배열될 수 있다. 도면에 도시되진 않았으나, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 복수의 인터커넥션들이 배치되거나, 복수의 인터커넥션들 및 복수의 도전성 본딩패드들이 배치될 수 있다.
도 2a 및 도 2b에 도시된 반도체 메모리 장치를 제조하기 위한 공정은 다양한 방식으로 수행될 수 있다. 일 실시 예로서, 도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)를 형성하기 위한 공정은 주변회로구조(40) 상에서 수행될 수 있다. 다른 일 실시 예로서, 도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)를 포함하는 제1 구조체는 주변회로구조(40)를 포함하는 제2 구조체와 별도로 형성될 수 있다. 이 경우, 제1 구조체와 제2 구조체는 복수의 도전성 본딩패드들을 통해 서로 본딩될 수 있다.
도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)는 채널구조(예를 들어, 도 4에 도시된 173)를 통해 복수의 비트라인들(BL) 중 그에 대응하는 하나의 비트라인에 접속될 수 있다. 메모리 셀 어레이(10)는 채널구조를 통해 도프트 반도체 구조(DPS)에 접속될 수 있다.
도 2a 또는 도 2b에 도시된 메모리 셀 어레이(10)는 메모리 셀 스트링을 포함할 수 있다. 메모리 셀 스트링은 Z축 방향으로 서로 이격된 복수의 도전막들(예를 들어, 도 4에 도시된 111)에 접속될 수 있다. 복수의 도전막들은 적어도 하나의 하부 셀렉트 라인, 적어도 하나의 상부 셀렉트 라인 및 복수의 워드라인들로 이용될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 및 블록선택회로구조를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다. 각각의 메모리 셀 스트링(CS)은 적어도 하나의 하부 셀렉트 트랜지스터(LST), 복수의 메모리 셀들(MC) 및 적어도 하나의 상부 셀렉트 트랜지스터(UST)를 포함할 수 있다.
복수의 메모리 셀들(MC)은 하부 셀렉트 트랜지스터(LST)와 상부 셀렉트 트랜지스터(UST) 사이에 직렬로 연결될 수 있다. 하부 셀렉트 트랜지스터(LST) 및 상부 셀렉트 트랜지스터(UST) 중 하나는 소스 셀렉트 트랜지스터로서 이용되며, 나머지 하나는 드레인 셀렉트 트랜지스터로서 이용될 수 있다. 복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터를 경유하여 도 2a 및 도 2b에 도시된 도프트 반도체 구조(DPS)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터를 경유하여 도 2a 및 도 2b에 도시된 비트라인(BL)에 접속될 수 있다.
복수의 메모리 셀들(MC)은 복수의 워드라인들(WL)에 각각 연결될 수 있다. 각각의 메모리 셀(MC)의 동작은 그에 대응하는 워드라인(WL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 하부 셀렉트 트랜지스터(LST)는 하부 셀렉트 라인(LSL)에 연결될 수 있다. 하부 셀렉트 트랜지스터(LST)의 동작은 하부 셀렉트 라인(LSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 상부 셀렉트 트랜지스터(UST)는 상부 셀렉트 라인(USL)에 연결될 수 있다. 상부 셀렉트 트랜지스터(UST)의 동작은 상부 셀렉트 라인(USL)에 인가되는 게이트 신호에 의해 제어될 수 있다.
하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 복수의 워드라인들(WL)은 블록선택회로구조(BSC)에 접속될 수 있다. 블록선택회로구조(BSC)는 도 1을 참조하여 설명한 로우 디코더(33)에 포함될 수 있다. 일 실시 예로서, 블록선택회로구조(BSC)는 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 복수의 워드라인들(WL)에 각각 연결된 복수의 패스 트랜지스터들(PT)을 포함할 수 있다. 복수의 패스 트랜지스터들(PT)의 복수의 게이트 전극들은 블록선택라인(BSEL)에 연결될 수 있다. 복수의 패스 트랜지스터들(PT)은 블록선택라인(BSEL)에 인가되는 블록선택신호에 응답하여 복수의 글로벌 라인들(GLSL, GUSL, GWL)에 인가된 신호들을 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 복수의 워드라인들(WL)에 전달하도록 구성될 수 있다.
블록선택회로구조(BSC)는 복수의 도전성 게이트 콘택들(GCT)을 경유하여 하부 셀렉트 라인(LSL), 상부 셀렉트 라인(USL) 및 복수의 워드라인들(WL)에 연결될 수 있다.
도 4는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 4를 참조하면, 반도체 메모리 장치는 복수의 게이트 적층체들(100A, 100B)을 포함할 수 있다. 복수의 게이트 적층체들(100A, 100B) 각각은 셀 어레이 영역(AR1) 및 콘택영역(AR2)을 포함할 수 있다. 콘택영역(AR2)은 셀 어레이 영역(AR1)으로부터 연장될 수 있다. 복수의 적층체들(100A, 100B) 각각은 콘택영역(AR2)에서 계단형 구조로 형성될 수 있다.
복수의 게이트 적층체들(100A, 100B) 각각은 제1 방향(D1)으로 교대로 적층된 복수의 층간 절연막들(101) 및 복수의 도전막들(111)을 포함할 수 있다. 복수의 층간 절연막들(101) 및 복수의 도전막들(111) 각각은 제1 방향(D1)을 향하는 축에 직교하는 평면에 나란한 평판형으로 형성될 수 있다. 일 실시 예로서, 복수의 층간 절연막들(101) 및 복수의 도전막들(111) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 제2 방향(D2)은 셀 어레이 영역(AR1)으로부터 콘택영역(AR2)을 향하는 방향으로 정의될 수 있고, 제3 방향(D3)은 도 2a 및 도 2b에 도시된 복수의 비트라인들(BL)의 연장방향으로 정의될 수 있다.
복수의 도전막들(111)의 최상층 도전막 및 최하층 도전막 중 하나는 도 3에 도시된 하부 셀렉트 라인(LSL)으로 이용될 수 있고, 나머지 하나는 도 3에 도시된 상부 셀렉트 라인(USL)으로 이용될 수 있다. 복수의 도전막들(111) 중 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(USL) 사이의 복수의 중간 도전막들은 도 3에 도시된 복수의 워드라인들(WL)로 이용될 수 있다. 복수의 도전막들(111) 중 최상층 도전막은 상부 절연막(131)으로 덮일 수 있다.
각각의 도전막(111)은 개재부(111P1) 및 개재부(111P1)로부터 제2 방향(D2)으로 연장된 단부(111P2)를 포함할 수 있다. 복수의 게이트 적층체들(100A, 100B) 각각의 계단형 구조는 복수의 도전막들(111) 각각의 단부(111P2)에 의해 정의될 수 있다. 복수의 도전막들(111) 각각의 개재부(111P1)는 제1 방향(D1)으로 이웃한 복수의 층간 절연막들(101) 사이에 배치되거나, 제1 방향(D1)으로 이웃한 층간 절연막(101)과 상부 절연막(131) 사이에 배치될 수 있다. 도전막(111)의 개재부(111P1)는 도전막(111)의 단부(111P2)로부터 셀 어레이 영역(AR1)을 향해 연장될 수 있다.
반도체 메모리 장치는 게이트 적층체들(100A, 100B) 각각을 덮는 갭필 절연막(161)을 포함할 수 있다. 갭필 절연막(161)은 게이트 적층체들(100A, 100B) 각각의 계단형 적층체를 덮을 수 있다. 갭필 절연막(161)은 상부 절연막(131)을 덮도록 연장될 수 있다.
반도체 메모리 장치는 채널구조(173) 및 메모리막(171)을 포함할 수 있다. 채널구조(173) 및 메모리막(171)은 셀 어레이 영역(AR1)에서 복수의 층간 절연막들(101) 및 복수의 도전막들(111)을 관통할 수 있다. 메모리막(171)은 채널구조(173) 및 그에 대응하는 게이트 적층체(100A 또는 100B) 사이에 개재될 수 있다. 메모리막(171)은 복수의 도전막들(111) 각각의 개재부(111P1)로 둘러싸일 수 있다. 메모리막(171)은 채널구조(173)의 외벽을 감싸는 터널 절연막, 터널 절연막의 외벽을 감싸는 데이터 저장막, 및 데이터 저장막의 외벽을 감싸는 제1 블로킹 절연막을 포함할 수 있다. 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막은 제1 방향(D1)으로 연장될 수 있다. 데이터 저장막은 전하 트랩막, 플로팅 게이트막, 가변 저항막 또는 강유전체막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 제1 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있고, 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다.
도면에 도시되진 않았으나, 반도체 메모리 장치는 제2 블로킹 절연막을 더 포함할 수 있다. 제2 블로킹 절연막은 각각의 도전막(111) 및 이에 인접한 층간 절연막(101) 사이의 계면과 각각의 도전막(111) 및 메모리막(171) 사이의 계면을 따라 연장될 수 있다. 제2 블로킹 절연막은 메모리막(171)의 제1 블로킹 절연막에 비해 유전상수가 높은 절연물로 형성될 수 있다. 일 실시 예로서, 제2 블로킹 절연막은 알루미늄 산화막 등의 금속 산화막을 포함할 수 있다. 제1 블로킹 절연막 및 제2 블로킹 절연막 중 어느 하나는 생략될 수 있다.
복수의 게이트 적층체들(100A, 100B)은 슬릿(170)에 의해 서로 이격될 수 있다. 슬릿(170)은 갭필 절연막(161)을 관통하도록 제2 방향(D2)으로 연장될 수 있다.
슬릿(170) 내부에 수직구조(180)가 배치될 수 있다. 일 실시 예로서, 수직구조(180)는 슬릿(170) 내부에 배치된 도전성 소스콘택(183) 및 복수의 게이트 적층체들(100A, 100B) 각각과 도전성 소스콘택(183) 사이의 측벽 절연막(181)을 포함할 수 있다. 도전성 소스콘택(183)은 도 2a 및 도 2b에 도시된 도프트 반도체 구조(DPS)에 접속될 수 있다. 도면에 도시되진 않았으나, 다른 일 실시 예로서 수직구조는 슬릿(170)을 채우는 절연물로 형성될 수 있다.
반도체 메모리 장치는 복수의 관형 절연막들(tubular insulating layers; 135) 및 이들에 각각 대응되는 복수의 도전성 게이트 콘택들(185)을 포함할 수 있다. 복수의 관형 절연막들(135)은 복수의 게이트 적층체들(100A, 100B) 각각의 계단형 구조 및 갭필 절연막(161)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 각각의 관형 절연막(135)은 그에 대응하는 도전막(111)의 단부(111P2)를 관통하도록, 단부(111P2)에 교차될 수 있다.
복수의 도전성 게이트 콘택들(185) 각각은 돌출부(185P1) 및 기둥부(185P2)를 포함할 수 있다. 기둥부(185P2)는 그에 대응하는 관형 절연막(135)의 중심영역에 배치될 수 있다. 돌출부(185P1)는 기둥부(185P2)로부터 측부로 돌출될 수 있다. 돌출부(185P1)는 그에 대응하는 도전막(111)의 단부(111P2)와 콘택면(CTS)을 형성하도록 관형 절연막(135)의 측부를 관통할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 5a는 도 4에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이고, 도 5b는 도 4에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 5a 및 도 5b를 참조하면, 복수의 도전성 게이트 콘택들(185)과 복수의 도전막들(111)은 1:1로 대응될 수 있고, 복수의 도전성 게이트 콘택들(185) 각각은 그에 대응하는 도전막(111)에 접촉될 수 있다.
각각의 관형 절연막(135)은 그에 대응하는 도전성 게이트 콘택(185)의 돌출부(185P1)에 의해 제1 관형 절연패턴(135A)과 제2 관형 절연패턴(135B)으로 분리될 수 있다. 제1 관형 절연패턴(135A)은 그에 대응하는 게이트 적층체(100A 또는 100B)의 계단형 구조를 관통하도록 제1 방향(D1)으로 연장될 수 있다. 제2 관형 절연패턴(135B)은 돌출부(185P1)에 의해 제1 관형 절연패턴(135A)으로부터 제1 방향(D1)으로 이격될 수 있다. 제2 관형 절연패턴(135B)은 갭필 절연막(161)을 관통하도록 제1 방향(D1)으로 연장될 수 있다.
도전성 게이트 콘택(185)의 기둥부(185P2)는 제1 관형 절연패턴(135A)의 중심영역으로부터 제2 관형 절연패턴(135B)의 중심영역으로 연장될 수 있다. 도전성 게이트 콘택(185)의 돌출부(185P1)는 제1 관형 절연패턴(135A)과 제2 관형 절연패턴(135B) 사이를 지나, 돌출부(185P1)에 대응하는 도전막(111)의 단부(111P2) 상으로 연장될 수 있다.
제1 관형 절연패턴(135A)은 돌출부(185P1)와 제1 계면(IF1)을 형성할 수 있고, 제2 관형 절연패턴(135B)은 돌출부(185P1)와 제2 계면(IF2)을 형성할 수 있다. 제1 계면(IF1)과 제2 계면(IF2)은 제1 방향(D1)으로 서로 중첩될 수 있다.
도전막(111)의 단부(111P2)는 제1 방향(D1)을 향하는 상면을 포함할 수 있다. 단부(111P2)의 상면은 그에 대응하는 돌출부(185P1)와 콘택면(CTS)을 형성할 수 있다. 콘택면(CTS)은 그에 대응하는 도전막(111)의 단부(111P2)를 따라 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다.
도 5a를 참조하면, 복수의 도전막들(111)은 콘택면(CTS)을 기준으로 콘택면(CTS) 아래에 배치된 적어도 하나의 하부 도전막을 포함할 수 있다. 복수의 층간 절연막들(101)은 콘택면(CTS)을 기준으로 콘택면(CTS) 아래에 배치된 적어도 하나의 하부 층간 절연막을 포함할 수 있다. 제1 관형 절연막(135A)은 그에 대응하는 도전성 게이트 콘택(185)의 돌출부(185P1)로부터 하부 층간 절연막 및 하부 도전막을 관통하도록 연속적으로 연장될 수 있다. 예를 들어, 복수의 도전성 게이트 콘택들(185)은 제1 도전성 게이트 콘택(CT1)을 포함할 수 있다. 복수의 도전막들(111)은 제1 도전막(CP1) 및 제1 도전막(CP1)으로부터 제1 방향(D1)으로 이격된 제2 도전막(CP2)을 포함할 수 있다. 제2 도전막(CP2)은 제1 도전성 게이트 콘택(CT1)의 돌출부(185P1)에 접촉된 콘택 도전막으로 정의될 수 있고, 제1 도전막(CP1)은 하부 도전막으로 정의될 수 있다. 복수의 층간 절연막들(101)은 제1 도전막(CP1)과 제2 도전막(CP2) 사이의 제1 층간 절연막(ILD1)과 제1 도전막(CP1)을 사이에 두고 제1 층간 절연막(ILD1)으로부터 이격된 제2 층간 절연막(ILD2)을 포함할 수 있다. 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2) 각각은 하부 절연막으로 정의될 수 있다.
상술한 정의에 따르면, 제1 도전성 게이트 콘택(CT1)에 대응되는 제1 관형 절연패턴(135A)은 제1 도전성 게이트 콘택(CT1)의 돌출부(185P1)로부터 제1 도전막(CP1), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 관통하도록 연속적으로 연장될 수 있다. 도 5a에 제1 도전막(CP1)의 일부분이 생략되어 도시되었으나, 도 4에 도시된 바와 같이 계단형 구조를 위해, 제1 도전막(CP1)은 제2 도전막(CP2)에 비해 측부로 돌출될 수 있다. 일 실시 예로서, 제1 도전막(CP1)은 제2 도전막(CP2)에 비해 제2 방향(D2)으로 돌출될 수 있다.
상술한 실시 예에 따르면, 제1 관형 절연패턴(135A)이 하부 층간 절연막(예를 들어, ILD1, ILD2)에 의해 컷팅되지 않고 하부 층간 절연막의 측벽을 따라 연속될 수 있다. 도면에 도시되진 않았으나, 비교예로서 제1 관형 절연패턴은 하부 도전막(예를 들어, CP1)이 배치된 층에 한하여 하부 층간 절연막들(예를 들어, ILD1, ILD2) 사이에 배치될 수 있다. 비교예에 따른 제1 관형 절연패턴에 비해, 상술한 실시 예에 따른 제1 관형 절연패턴(135A)을 형성함에 있어, 보이드 및 심의 발생을 줄일 수 있다.
도 5b를 참조하면, 각각의 도전성 게이트 콘택(185)의 돌출부(185P1)는 그에 대응하는 도전막(111)의 단부(111P2)를 따라 슬릿(170)을 향해 연장될 수 있다. 도전성 소스콘택(183)은 측벽 절연막(181)에 의해 복수의 층간 절연막들(101), 복수의 도전막들(111) 및 도전성 게이트 콘택(185)의 돌출부(185P1)로부터 이격될 수 있다.
도 5a 및 도 5b를 참조하면, 도전성 게이트 콘택(185)의 돌출부(185P1)와 기둥부(185P2)는 일체화된 도전물로 형성될 수 있다.
도 6 및 도 7은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 6 및 도 7 각각은 도 4에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다. 이하, 도 5a 및 도 5b에 도시된 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
도 6 및 도 7을 참조하면, 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 복수의 층간 절연막들(101) 및 복수의 도전막들(111 또는 111')은 제1 관형 절연패턴(135A)에 의해 관통될 수 있다. 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 갭필 절연막(161)은 제2 관형 절연패턴(135B)에 의해 관통될 수 있다. 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 도전성 게이트 콘택(185 또는 185')은 제1 관형 절연패턴(135A)의 중심영역으로부터 제2 관형 절연패턴(135B)의 중심영역으로 연장될 수 있다.
도 6을 참조하면, 반도체 메모리 장치는 복수의 도전막들(111)에 각각 대응되는 복수의 블로킹 절연막들(105)을 포함할 수 있다. 각각의 블로킹 절연막(105)은 도 4를 참조하여 설명한 제2 블로킹 절연막에 대응될 수 있다. 각각의 블로킹 절연막(105)은 그에 대응하는 도전막(111)의 측벽(SU_S), 상면(SU_T) 및 하면(SU_B)을 따라 연장될 수 있다. 블로킹 절연막(105)은 콘택면(CTS)에 대응하는 개구부(OP)를 포함할 수 있다. 도전성 게이트 콘택(185)의 돌출부(185P1)는 개구부(OP)를 채우며, 그에 대응하는 도전막(111)과 콘택면(CTS)을 형성할 수 있다.
예를 들어, 도 5a를 참조하여 설명한 바와 같이, 복수의 도전막들(111)은 제1 도전막(CP1) 및 제2 도전막(CP2)을 포함할 수 있고, 복수의 층간 절연막들(111)은 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 포함할 수 있다. 제2 도전막(CP2)은 제1 도전성 게이트 콘택(CT1)에 접촉된 콘택 도전막일 수 있다.
제1 도전성 게이트 콘택(CT1)의 돌출부(185P1)는 블로킹 절연막(105)의 개구부(OP)를 통해 제2 도전막(CP2)과 콘택면(CTS)을 형성할 수 있다. 블로킹 절연막(105)은 제2 도전막(CP2) 및 제1 층간 절연막(ILD1) 사이에 개재될 수 있다. 블로킹 절연막(105)은 제1 관형 절연패턴(135A)과 제2 도전막(CP2) 사이로 연장될 수 있다.
도 7을 참조하면, 반도체 메모리 장치의 복수의 도전막들(111') 각각은 제1 관형 절연패턴(135A)과 제2 관형 절연패턴(135B) 사이를 지나, 제1 관형 절연패턴(135A)의 내벽(IN1) 및 제2 관형 절연패턴(135B)의 내벽(IN2)을 따라 연속적으로 연장될 수 있다. 각각의 도전막(111')은 게이트 전극패턴(GE) 및 관형 도전패턴(185P1')으로 구분될 수 있다. 게이트 전극패턴(GE)은, 제1 관형 절연패턴(135A)을 감싸고 제1 관형 절연패턴(135A)에 교차되는 방향으로 연장된 도전막(111')의 일부로 정의될 수 있다. 관형 도전패턴(185P1')은 제1 관형 절연패턴(135A)과 제2 관형 절연패턴(135B)의 사이로부터 제1 관형 절연패턴(135A)의 내벽(IN1) 및 제2 관형 절연패턴(135B)의 내벽(IN2)을 따라 연장된 도전막(111')의 일부로 정의될 수 있다.
관형 도전패턴(185P1')은 반도체 메모리 장치의 도전성 게이트 콘택(185')을 형성할 수 있다. 도전성 게이트 콘택(185')은 코어 도전패턴(185P2')을 더 포함할 수 있다. 코어 도전패턴(185P2')은 관형 도전패턴(185P1')과 동일한 도전물 또는 상이한 도전물을 포함할 수 있다. 일 실시 예로서, 관형 도전패턴(185P1')을 포함하는 도전막(111')은 제1 금속막 및 제1 금속 배리어막을 포함할 수 있고, 코어 도전패턴(185P2')은 제2 금속막 및 제2 금속 배리어막을 포함할 수 있다. 제1 금속막 및 제2 금속막은 텅스텐을 포함할 수 있다. 제1 금속 배리어막 및 제2 금속 배리어막은 티타늄 질화물 및 티타늄 중 적어도 어느 하나를 포함할 수 있다. 제2 금속 배리어막은 관형 도전패턴(185P1') 및 코어 도전패턴(185P2')의 경계면을 따라 연장될 수 있다.
관형 도전패턴(185P1') 및 코어 도전패턴(185P2')은 도전성 게이트 콘택(185')의 돌출부(P_PR) 및 기둥부(P_PI)를 형성할 수 있다. 일 실시 예로서, 관형 도전패턴(185P1')의 일부는 제1 관형 절연패턴(135A) 및 제2 관형 절연패턴(135B) 사이에서 돌출부(P_PR)를 형성할 수 있고, 나머지 일부는 기둥부(P_PI)의 외벽을 형성하도록 제1 관형 절연패턴(135A)의 내벽(IN1) 및 제2 관형 절연패턴(135B)의 내벽(IN2)을 따라 연장될 수 있다. 코어 도전패턴(185P2')은 기둥부(P_PI)의 중심영역을 형성하도록 제1 관형 절연패턴(135A)의 중심영역으로부터 제2 관형 절연패턴(135B)의 중심영역으로 연장될 수 있다.
이하, 게이트 적층체의 콘택영역을 위주로 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11, 도 12a, 도 12b 및 도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 도면들이다.
도 8a 내지 도 8c는 계단형 적층체 및 희생패드를 형성하는 단계를 나타내는 사시도들이다.
도 8a를 참조하면, 미리 준비된 하부구조(미도시) 상에 적층체(300)를 형성할 수 있다. 하부구조는 주변회로구조 및 도프트 반도체 구조를 포함하거나, 희생기판을 포함할 수 있다. 적층체(300)는 제1 방향(D1)으로 교대로 배치된 복수의 제1 물질막들(301) 및 복수의 제2 물질막들(311)을 포함할 수 있다.
복수의 제1 물질막들(301)은 하부 제1 물질막(301L) 및 하부 제1 물질막(301L)으로부터 제1 방향(D1)으로 이격되어 배치된 상부 제1 물질막(301U)을 포함할 수 있다. 복수의 제2 물질막들(311) 중 한층은 하부 제1 물질막(301L) 및 상부 제1 물질막(301U) 사이에 배치될 수 있다.
복수의 제2 물질막들(311)은 복수의 제1 물질막들(301)과 상이한 물질로 형성될 수 있다. 일 실시 예로서, 복수의 제1 물질막들(301) 각각은 층간 절연막을 위한 절연물로 형성될 수 있고, 복수의 제2 물질막들(311)은 복수의 제1 물질막들(301)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 복수의 제1 물질막들(301)은 실리콘 산화물 등의 산화막을 포함할 수 있고, 복수의 제2 물질막들(311)은 실리콘 질화물 등의 질화막을 포함할 수 있다.
이어서, 적층체(300) 상에 상부 절연막(331)을 형성할 수 있다. 상부 절연막(331)은 복수의 제2 물질막들(311)과 상이한 물질로 형성될 수 있다. 일 실시 예로서, 상부 절연막(331)은 실리콘 산화물 등의 산화막을 포함할 수 있다.
도 8b를 참조하면, 계단형 적층체(300ST)가 형성되도록 상부 절연막(331), 복수의 제1 물질막들(301) 및 복수의 제2 물질막들(311)을 식각할 수 있다. 복수의 제2 물질막들(311) 각각의 단부(311EP)는 그 상부에 배치된 제1 물질막(301) 또는 상부 절연막(331)에 비해 측부로 돌출될 수 있다. 이로써, 복수의 제2 물질막들(311) 각각의 단부(311EP)는 계단형 적층체(300ST)의 층계를 형성할 수 있다. 예를 들어, 하부 제1 물질막(301L)과 상부 제1 물질막(301U) 사이에 배치된 제2 물질막(311)의 단부(311EP)는 상부 제1 물질막(301U)보다 측부로 돌출될 수 있다.
도 8c를 참조하면, 복수의 제2 물질막들(311) 상에 복수의 희생패드들(335)을 각각 형성할 수 있다. 복수의 희생패드들(335) 각각은 그에 대응하는 제2 물질막(311)의 단부(311EP) 상에 형성되며, 제2 물질막(311)의 단부(311EP)를 따라 연장될 수 있다.
각각의 희생패드(335)는 복수의 제1 물질막들(301), 복수의 제2 물질막들(311) 및 상부 절연막(331)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생패드(335)는 탄소 함유막을 포함할 수 있다. 일 실시 예로서, 탄소 함유막은 실리콘산질화물(예를 들어, SiOC) 및 실리콘탄화질화물(예를 들어, SiCN) 중 적어도 하나를 포함할 수 있다.
도 9a 및 도 9b는 도 8c에 도시된 공정 이후 이어지는 공정을 나타낸다. 도 9a 및 도 9b는 홀을 형성하는 단계를 나타내는 사시도 및 단면도이다. 도 9b는 도 9a에 도시된 선 I-I'를 따라 절취한 중간 공정 결과물의 단면도이다.
도 9a 및 도 9b를 참조하면, 계단형 적층체(300ST) 상에 갭필 절연막(353)을 형성할 수 있다. 갭필 절연막(353)은 복수의 희생패드들(335) 및 상부 절연막(331)을 덮도록 연장될 수 있다. 갭필 절연막(353)은 복수의 희생패드들(335)과 상부 절연막(331) 사이로 연장될 수 있고, 복수의 희생패드들(335)과 복수의 제1 물질막들(301) 사이로 연장될 수 있다.
갭필 절연막(353)은 복수의 희생패드들(335)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 갭필 절연막(353)은 산화막을 포함할 수 있다.
이어서, 복수의 희생패드들(335)을 각각 관통하는 복수의 홀들(361)을 형성할 수 있다. 복수의 홀들(361)은 갭필 절연막(353) 및 계단형 적층체(300ST)를 관통할 수 있다. 예를 들어, 복수의 홀들(361)은 제1 홀(H1)을 포함할 수 있고, 복수의 희생패드들(335)은 제1 희생패드(PAD1)를 포함할 수 있다. 제1 희생패드(PAD1)는 하부 제1 물질막(301L)과 상부 제1 물질막(301U) 사이에 배치된 제2 물질막(311)의 단부(311EP)에 중첩될 수 있다. 제1 홀(H1)은 제1 희생패드(PAD1), 그에 대응하는 제2 물질막(311) 및 하부 제1 절연막(301L)을 관통할 수 있고, 계단형 적층체(300ST)를 완전히 관통하도록 제1 방향(D1)과 상반된 방향으로 연장될 수 있다. 제1 홀(H1)은 갭필 절연막(353)을 관통하도록 제1 방향(D1)으로 연장될 수 있다.
도 10a 내지 도 10c는 도 9a 및 도 9b에 도시된 공정 이후 이어지는 후속공정들을 나타내는 단면도들이다. 도 10a 내지 도 10c는 제1 관형 절연패턴 및 제2 관형 절연패턴을 형성하는 단계를 나타내는 단면도들이다.
도 10a를 참조하면, 복수의 예비 제1 리세스 영역들(R1A)이 형성되도록, 복수의 홀들(361)을 통해 노출된 복수의 제2 물질막들(311) 각각의 일부를 선택적으로 제거할 수 있다. 이로써, 복수의 제1 물질막들(301)은 복수의 희생패드들(335) 및 복수의 제2 물질막들(311)보다 복수의 홀들(361)을 향해 측부로 돌출된 구조로 잔류될 수 있다.
도 10b를 참조하면, 복수의 홀들(361)을 통해 복수의 제2 물질막들(311) 각각의 일부를 선택적으로 제거할 수 있다. 이로써, 복수의 희생패드들(335) 각각의 아래에 제1 리세스 영역(R1)이 형성될 수 있다. 제1 리세스 영역(R1)은 그에 대응하는 희생패드(335)에 중첩된 복수의 제1 물질막들(301) 및 복수의 제2 물질막들(311)이 제거된 영역으로서, 도 10a에 예비 제1 리세스 영역(R1A)보다 확장된 면적을 가질 수 있다.
제1 리세스 영역(R1)은 적어도 하나의 제1 물질막(301)의 측벽 및 적어도 하나의 제2 물질막(311)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 홀(H1)에 대응하는 제1 리세스 영역(R1)은 하부 제1 물질막(301L)과 상부 제1 물질막(301U) 사이에 배치된 제2 물질막(311)의 측벽 및 하부 제1 물질막(301L)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다.
제1 리세스 영역(R1)을 형성하는 동안, 복수의 홀들(361)을 통해 갭필 절연막(353)의 측부가 제거됨으로써, 제2 리세스 영역(R2)이 형성될 수 있다. 제2 리세스 영역(R2)은 제1 방향(D1)으로 제1 리세스 영역(R1)에 자동 정렬될 수 있다.
도 10c를 참조하면, 도 10b에 도시된 제1 리세스 영역(R1) 및 제2 리세스 영역(R2)을 채우는 관형 절연막을 형성할 수 있다. 이후, 복수의 희생패드들(335)이 노출되도록 관형 절연막의 측부를 식각할 수 있다. 이에 따라, 관형 절연막은 그에 대응하는 희생패드(335)에 의해 제1 관형 절연패턴(365A) 및 제2 관형 절연패턴(365B)으로 분리될 수 있다. 제1 관형 절연패턴(365A)은 도 10b에 도시된 제1 리세스 영역(R1)에 배치될 수 있다. 제2 관형 절연패턴(365B)은 도 10b에 도시된 제2 리세스 영역(R2)에 배치될 수 있다.
제1 관형 절연패턴(365A)은 도 10b에 도시된 제1 리세스 영역(R1)과 공면을 이루는 적어도 하나의 제1 물질막(301) 측벽 및 적어도 하나의 제2 물질막(311)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 홀(H1)에 대응하는 제1 관형 절연패턴(365A)은 하부 제1 물질막(301L)과 상부 제1 물질막(301U) 사이에 배치된 제2 물질막(311)의 측벽 및 하부 제1 물질막(301L)의 측벽을 따라 연장될 수 있다.
제2 관형 절연패턴(365B)은 도 10b에 도시된 제2 리세스 영역(R2)과 공면을 이루는 갭필 절연막(353)의 측벽을 따라 연장될 수 있다.
도면에 도시되진 않았으나, 관형 절연막은 도 10b에 도시된 공정을 수행하기 전, 도 10a에 도시된 예비 제1 리세스 영역(R1A)을 채우도록 형성될 수 있다. 도 10a에 도시된 예비 제1 리세스 영역(R1A)을 관형 절연막을 채우는 과정에서, 관형 절연막 내부에 보이드 또는 심이 발생될 수 있다. 관형 절연막 내부의 보이드 또는 심은 복수의 제2 물질막들(311)을 복수의 도전막들로 대체하는 후속공정에서 제1 방향(D1)으로 이웃한 도전막들 사이의 절연특성을 저하시키고, 누설전류를 증가시킬 수 있다. 이에 비해, 도 10b에 도시된 제1 리세스 영역(R1)에 관형 절연막을 형성하는 실시 예에 따르면, 예비 제1 리세스 영역(R1A)에 관형 절연막을 형성하는 경우보다 관형 절연막 내부에 보이드 또는 심이 발생하는 현상을 줄일 수 있다.
도 11은 도 10c에 도시된 공정 이후 이어지는 공정을 나타내며, 희생기둥을 형성하는 공정을 나타내는 단면도이다.
도 11을 참조하면, 도 10c에 도시된 복수의 홀들(361) 각각의 내부에 희생기둥(371)을 형성할 수 있다. 희생기둥(371)은 희생패드(335), 제1 관형 절연패턴(365A) 및 제2 관형 절연패턴(365B)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생기둥(371)은 비정질 카본막, 폴리 실리콘막 및 금속막 중 적어도 어느 하나를 포함할 수 있다.
도 12a 및 도 12b는 도 11에 도시된 공정 이후 이어지는 공정을 나타낸다. 도 12a 및 도 12b는 복수의 제2 물질막들을 복수의 도전막들로 교체하는 단계를 나타내는 사시도 및 단면도이다. 도 12b는 도 12a에 도시된 선 I-I'를 따라 절취한 중간 공정 결과물의 단면도이다.
도 12a 및 도 12b를 참조하면, 갭필 절연막(353) 및 도 11에 도시된 계단형 적층체(300ST)을 식각함으로써 슬릿(373)을 형성할 수 있다. 슬릿(373)은 갭필 절연막(353) 및 도 11에 도시된 계단형 적층체(300ST)를 관통할 수 있다.
이어서, 슬릿(373)을 통해 도 11에 도시된 복수의 제2 물질막들(311)은 복수의 도전막들(375)로 대체할 수 있다. 이로써, 계단형 구조를 포함하는 게이트 적층체(GST)가 슬릿(373) 양측에 형성될 수 있다.
게이트 적층체(GST)는 제1 방향(D1)으로 교대로 적층된 복수의 제1 물질막들(301) 및 복수의 도전막들(375)을 포함할 수 있다. 각각의 제1 물질막(301)은 층간 절연막으로 이용될 수 있다. 복수의 도전막들(375) 각각의 단부에 그에 대응하는 희생패드(335)가 잔류될 수 있다. 복수의 도전막들(375)은 제1 관형 절연패턴(365A)에 의해 희생기둥(371)으로부터 이격될 수 있다.
도 13은 도 12a 및 도 12b에 도시된 공정 이후 이어지는 공정을 나타내며, 희생기둥 및 희생패드를 제거하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 도 12a 및 도 12b에 도시된 희생기둥(371)을 제거할 수 있다. 이로써, 복수의 홀들(361)이 개구될 수 있으며, 제1 관형 절연패턴(365A), 제2 관형 절연패턴(365B) 및 도 12a 및 도 12b에 도시된 희생패드(335)가 노출될 수 있다.
이어서, 도 12a 및 도 12b에 도시된 희생패드(335)를 제거할 수 있다. 희생패드(335)가 제거된 영역에 트렌치(T)가 형성될 수 있다. 트렌치(T)는 그에 대응하는 홀(361)의 측벽으로부터 갭필 절연막(353) 내부로 연장될 수 있다. 트렌치(T)는 그에 대응하는 도전막(375)을 노출시킬 수 있다. 트렌치(T)은 제1 관형 절연막(365A)과 제2 관형 절연막(365B) 사이에서 개구될 수 있으며, 도전막(375)의 단부를 따라 홀(361)에 교차하는 방향으로 연장될 수 있다. 일 실시 예로서, 트렌치(T)는 도 12a에 도시된 제3 방향(D3)으로 연장될 수 있다.
서로 연결된 트렌치(T) 및 홀(361)은 콘택영역(377)으로 정의될 수 있다.
이어서, 콘택영역(377)에 도전성 게이트 콘택을 형성할 수 있다. 일 실시 예로서, 콘택영역(377)에 도 5a 및 도 5b를 참조하여 설명한 도전성 게이트 콘택(185)이 형성될 수 있다. 도 5a 및 도 5b를 참조하여 설명한 도전성 게이트 콘택(185)의 돌출부(185P1)는 도 13에 도시된 트렌치(T) 내에 형성되는 부분으로서, 도 12a 및 도 12b에 도시된 희생패드(335)의 대체부에 대응될 수 있다. 도 5a 및 도 5b를 참조하여 설명한 도전성 게이트 콘택(185)의 기둥부(185P2)는 도 13에 도시된 홀(361) 내에 형성되는 부분일 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 단면도들이다.
도 14a는 도 11에 도시된 공정 이후 이어지는 공정을 나타내며, 복수의 도전막들을 형성하는 공정을 나타내는 단면도이다.
도 14a를 참조하면, 도 11을 참조하여 설명한 바와 같이, 도 10c에 도시된 복수의 홀들(361) 각각의 내부에 희생기둥(371)을 형성할 수 있다. 이어서, 도 12a에 도시된 바와 같이 슬릿(373)을 형성할 수 있다. 이후, 복수의 게이트 영역들(GA)이 개구될 수 있도록, 도 12a에 도시된 슬릿(373)을 통해 도 11에 도시된 복수의 제2 물질막들(311)을 제거할 수 있다.
복수의 제1 물질막들(301) 및 제1 관형 절연막(365A)은 복수의 게이트 영역들(GA)을 통해 노출될 수 있다. 예를 들어, 하부 제1 물질막(301L)과 상부 제1 물질막(301U) 사이의 게이트 영역(GA)에 의해, 하부 제1 물질막(301L)의 상면(301L_T), 상부 제1 물질막(301U)의 바닥면(301U_B) 및 제1 갭필 절연막(365A)의 외벽(365A_O)이 노출될 수 있다.
이어서, 각각의 게이트 영역(GA)을 통해 노출된 면을 따라 블로킹 절연막(401)을 형성할 수 있다. 예를 들어, 블로킹 절연막(401)은 하부 제1 물질막(301L)의 상면(301L_T), 상부 제1 물질막(301U)의 바닥면(301U_B) 및 제1 갭필 절연막(365A)의 외벽(365A_O)을 따라 컨포멀하게 형성될 수 있다. 블로킹 절연막(401)은 실리콘 산화막, 실리콘 산질화막, 금속 산화막 등의 절연물로 형성될 수 있다. 일 실시 예로서, 블로킹 절연막(401)은 알루미늄 산화막을 포함할 수 있다.
이후, 도 12a에 도시된 슬릿(373)을 통해 도전물을 유입시킴으로써, 블로킹 절연막(401)에 의해 개구된 게이트 영역(GA) 내부에 도전막(375)을 형성할 수 있다. 이로써, 제1 방향(D1)으로 교대로 적층된 복수의 제1 물질막들(301) 및 복수의 도전막들(375)을 포함하는 게이트 적층체가 형성될 수 있다.
도 14b는 도 14a에 도시된 공정 이후 이어지는 공정을 나타내며, 도전막을 노출하는 콘택영역을 나타내는 단면도이다.
도 14b를 참조하면, 도 14a에 도시된 희생기둥(371)을 제거할 수 있다. 이로써, 복수의 홀들(361)이 개구될 수 있으며, 제1 관형 절연패턴(365A), 제2 관형 절연패턴(365B) 및 도 14a에 도시된 희생패드(335)가 노출될 수 있다.
이어서, 도 14a에 도시된 희생패드(335)를 제거할 수 있다. 이후, 블로킹 절연막(401)의 일부를 제거할 수 있다. 블로킹 절연막(401)의 일부는 도 14a에 도시된 희생패드(335)가 제거됨으로써 노출된 부분일 수 있다. 도 14a에 도시된 희생패드(335) 및 블로킹 절연막(401)의 일부가 제거됨에 따라 트렌치(T')가 형성될 수 있다. 트렌치(T')는 그에 대응하는 홀(361)의 측벽으로부터 갭필 절연막(353) 내부로 연장될 수 있다. 서로 연결된 트렌치(T') 및 홀(361)은 콘택영역(477)으로 정의될 수 있다.
이어서, 콘택영역(477)에 도전성 게이트 콘택을 형성할 수 있다. 일 실시 예로서, 콘택영역(477)에 도 6을 참조하여 설명한 도전성 게이트 콘택(185)이 형성될 수 있다. 도 6을 참조하여 설명한 도전성 게이트 콘택(185)의 돌출부(185P1)는 도 14b에 도시된 트렌치(T') 내에 형성될 수 있고, 도 6을 참조하여 설명한 도전성 게이트 콘택(185)의 기둥부(185P2)는 도 14b에 도시된 홀(361) 내에 형성될 수 있다.
도 15a, 도 15b, 도 16a, 도 16b 및 도 16c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정 단계별 도면들이다.
도 15a 및 15b는 도 10c에 도시된 공정 이후 이어지는 공정을 나타내며, 슬릿(373) 및 트렌치(T")를 형성하는 공정을 나타내는 사시도 및 단면도이다. 도 15b는 도 15a에 도시된 선 I-I'를 따라 절취한 단면도이다.
도 15a 및 도 15b를 참조하면, 도 10c에 도시된 계단형 적층체(300ST)을 식각함으로써 슬릿(373)을 형성할 수 있다. 슬릿(373)은 갭필 절연막(353) 및 도 10c에 도시된 계단형 적층체(300ST)를 관통할 수 있다.
이어서, 슬릿(373)을 통해 도 10c에 도시된 희생패드(335)를 제거할 수 있다. 희생패드(335)가 제거된 영역에 트렌치(T")가 형성될 수 있다. 트렌치(T")는 그에 대응하는 홀(361)의 측벽으로부터 갭필 절연막(353) 내부로 연장될 수 있다. 트렌치(T")는 그에 대응하는 제2 물질막(311)의 단부(311EP)를 노출시킬 수 있다. 예를 들어, 제1 홀(H1)에 연결된 트렌치(T")는 하부 제1 물질막(301L) 및 상부 제1 물질막(301U) 사이에 배치된 제2 물질막(311)의 단부(311EP)를 노출시킬 수 있다.
트렌치(T")는 제1 관형 절연막(365A)과 제2 관형 절연막(365B) 사이에서 개구될 수 있으며, 제2 물질막(311)의 단부(311EP)를 따라 슬릿(373)을 향해 연장될 수 있다. 일 실시 예로서, 트렌치(T")는 제2 물질막(311)의 단부(311EP)를 따라 제3 방향(D3)으로 연장될 수 있다.
도 16a 내지 도 16c는 도 15a 및 도 15b에 도시된 공정 이후 이어지는 공정을 나타내는 단면도들이다.
도 16a를 참조하면, 복수의 게이트 영역들(GA)이 개구될 수 있도록 도 15a 및 도 15b에 도시된 슬릿(373), 복수의 홀들(361) 및 트렌치(T")를 통해 도 15a 및 도 15b에 도시된 복수의 제2 물질막들(311)을 제거할 수 있다. 각각의 게이트 영역(GA)은 그에 대응하는 트렌치(T")에 연결될 수 있다.
도 16b를 참조하면, 도 16a에 도시된 게이트 영역(GA) 및 트렌치(T") 내부에 도전막(375)을 형성할 수 있다. 도전막(375)은 제1 관형 절연패턴(365A)의 내벽(365A_I) 및 제2 관형 절연패턴(365B)의 내벽(365B_I)을 따라 연속적으로 연장될 수 있다. 도전막(375)은 게이트 전극패턴(375G) 및 관형 도전패턴(375T)으로 구분될 수 있다. 게이트 전극패턴(375G)은 도 16a에 도시된 게이트 영역(GA) 내부에 배치된 도전막(375)의 일부일 수 있다. 관형 도전패턴(375T)은 도 16a에 도시된 트렌치(T") 내부로부터 제1 관형 절연패턴(365A)의 내벽(365A_I) 및 제2 관형 절연패턴(365B)의 내벽(365B_I)을 따라 연장된 도전막(375)의 일부일 수 있다.
도면에 도시되진 않았으나, 도전막(375)을 형성하기 전, 도 16a에 도시된 게이트 영역(GA), 트렌치(T") 및 홀(361) 각각의 표면을 따라 블로킹 절연막(미도시)을 형성할 수 있다. 이 경우, 게이트 전극패턴(375G)의 표면은 블로킹 절연막(미도시)으로 둘러싸일 수 있고, 블로킹 절연막은 제1 관형 절연패턴(365A)과 도전막(375) 사이와 제2 관형 절연패턴(365B)과 도전막(375) 사이로 연장될 수 있다.
이어서, 홀(361)의 중심영역에 보호막(505)을 형성할 수 있다. 홀(361)의 중심영역은 도전막(375)의 관형 도전패턴(375T)에 의해 개구된 영역일 수 있다. 보호막(505)은 갭필 절연막(353) 및 도전막(375)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다.
도 16c를 참조하면, 도 16b에 도시된 보호막(505)은 도 15a에 도시된 슬릿(373) 내부에 도 5b를 참조하여 설명한 바와 같은 수직구조(180)를 형성한 후 제거될 수 있다. 도전막(375)의 관형 도전패턴(375T)이 노출될 수 있다.
이후, 도전성 게이트 콘택의 코어 도전패턴을 형성할 수 있다. 일 실시 예로서, 도 7에 도시된 바와 같이 도전성 게이트 콘택(185')은 코어 도전패턴(185P2')을 포함할 수 있다. 코어 도전패턴(185P2')은 도 16c에 도시된 관형 도전패턴(375T)의 중심영역(511)에 배치될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 복수의 층간 절연막들 및 복수의 도전막들을 포함하는 계단형 구조의 게이트 적층체, 및 게이트 적층체의 계단형 구조를 관통하는 관형 절연막 및 복수의 도전막들 중 하나의 단부에 연결되고 관형 절연막의 중심영역으로 연장된 도전성 게이트 콘택을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 17을 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 17을 참조하여 설명한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
101: 층간 절연막 111, 111', 375: 도전막
100A, 100B, GST: 게이트 적층체 161, 353: 갭필 절연막
135: 관형 절연막 185, 185': 도전성 게이트 콘택
185P1, P_PR: 돌출부 185P2, P_PI: 기둥부
135A, 365A: 제1 관형 절연패턴 135B, 365B: 제2 관형 절연패턴
105, 401: 블로킹 절연막 CP1: 제1 도전막
CP2: 제2 도전막 185P1', 375T: 관형 도전패턴
185P2': 코어 도전패턴 GE, 375G: 게이트 전극패턴
301: 제1 물질막 311: 제2 물질막
301L: 하부 제1 물질막 301U: 상부 제1 물질막
300ST: 계단형 적층체 335: 희생패드
R1: 제1 리세스 영역 R2: 제2 리세스 영역
T, T', T": 트렌치 361: 홀
373: 슬릿 371: 희생기둥
505: 보호막

Claims (23)

  1. 제1 방향으로 교대로 적층된 복수의 층간 절연막들 및 복수의 도전막들을 포함하고, 상기 복수의 도전막들 각각의 단부에 의해 정의된 계단형 구조를 갖는 게이트 적층체;
    상기 계단형 구조를 덮도록 상기 게이트 적층체 상에 배치된 갭필 절연막;
    상기 복수의 도전막들 각각의 상기 단부에 교차되고, 상기 게이트 적층체의 상기 계단형 구조 및 상기 갭필 절연막을 관통하도록 상기 제1 방향으로 연장된 관형 절연막(tubular insulating layer); 및
    상기 관형 절연막의 중심영역에 배치된 도전성 게이트 콘택을 포함하고,
    상기 도전성 게이트 콘택은 상기 복수의 도전막들 중 하나의 도전막에 연결되도록 상기 관형 절연막의 측부를 관통하는 돌출부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 관형 절연막은,
    상기 돌출부에 의해, 상기 게이트 적층체를 관통하는 제1 관형 절연패턴과 상기 갭필 절연막을 관통하는 제2 관형 절연패턴으로 분리되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 관형 절연막은 상기 복수의 도전막들 중 적어도 하나의 도전막과 상기 복수의 층간 절연막들 중 적어도 하나의 층간 절연막을 관통하도록 연속적으로 연장된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 도전막들 각각의 표면을 따라 연장된 블로킹 절연막을 더 포함하고,
    상기 돌출부는 상기 블로킹 절연막을 관통하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 도전성 게이트 콘택은,
    상기 관형 절연막으로 둘러싸이고 상기 돌출부와 일체화된 기둥부를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 도전성 게이트 콘택의 상기 돌출부는 상기 복수의 도전막들 중 상기 하나의 도전막과 일체화된 반도체 메모리 장치.
  7. 제1 도전막;
    상기 제1 도전막으로부터 제1 방향으로 이격되어 배치된 제2 도전막;
    상기 제1 도전막과 상기 제2 도전막 사이의 층간 절연막;
    상기 제1 도전막, 상기 층간 절연막 및 상기 제2 도전막을 관통하고, 상기 제1 방향으로 연장된 제1 관형 절연패턴(tubular insulating pattern);
    상기 제1 관형 절연패턴으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 관형 절연패턴; 및
    상기 제1 관형 절연패턴의 중심영역으로부터 상기 제2 관형 절연패턴의 중심영역으로 연장된 기둥부와, 상기 기둥부로부터 상기 제1 관형 절연패턴과 상기 제2 관형 절연패턴 사이로 연장된 돌출부를 포함하고, 상기 돌출부가 상기 제2 도전막의 상면에 접촉된 도전성 게이트 콘택을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 관형 절연패턴과 상기 돌출부 사이의 제1 계면과 상기 제2 관형 절연패턴과 상기 돌출부 사이의 제2 계면은 상기 제1 방향으로 서로 중첩된 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제1 도전막은 상기 제2 도전막보다 측부로 돌출된 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 도전성 게이트 콘택의 상기 돌출부 상에 형성되고, 상기 제2 관형 절연패턴에 의해 관통되는 갭필 절연막을 더 포함하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제2 도전막 및 상기 층간 절연막 사이에 개재되고, 상기 제2 도전막과 상기 제1 관형 절연패턴 사이로 연장된 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막은 상기 돌출부를 향하는 개구부를 포함하는 반도체 메모리 장치.
  12. 제1 도전막;
    상기 제1 도전막으로부터 제1 방향으로 이격되어 배치된 제2 도전막;
    상기 제1 도전막과 상기 제2 도전막 사이의 층간 절연막;
    상기 제1 도전막, 상기 층간 절연막 및 상기 제2 도전막을 관통하고, 상기 제1 방향으로 연장된 제1 관형 절연패턴(tubular insulating pattern); 및
    상기 제1 관형 절연패턴으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 관형 절연패턴을 포함하고,
    상기 제2 도전막은, 상기 제1 관형 절연패턴과 상기 제2 관형 절연패턴 사이를 지나, 상기 제1 관형 절연패턴의 내벽 및 상기 제2 관형 절연패턴의 내벽을 따라 연장된 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 관형 절연패턴의 중심영역으로부터 상기 제2 관형 절연패턴의 중심역을 향해 연장된 코어 도전패턴을 더 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제1 도전막은 상기 제2 도전막보다 측부로 돌출된 반도체 메모리 장치.
  15. 하부 제1 물질막, 상기 하부 제1 물질막으로부터 제1 방향으로 이격되어 배치된 상부 제1 물질막 및 상기 하부 제1 물질막과 상기 상부 제1 물질막 사이의 제2 물질막을 포함하고, 상기 제2 물질막의 단부가 상기 상부 제1 물질막보다 측부로 돌출된 계단형 적층체를 형성하는 단계;
    상기 제2 물질막의 상기 단부 상에 희생패드를 형성하는 단계;
    상기 하부 제1 물질막, 상기 제2 물질막 및 상기 희생패드를 관통하는 홀을 형성하는 단계;
    상기 희생패드 아래에 제1 리세스 영역이 형성되도록, 상기 홀을 통해 상기 하부 제1 물질막 및 상기 제2 물질막 각각의 일부를 제거하는 단계;
    상기 제1 리세스 영역에 제1 관형 절연패턴을 형성하는 단계;
    트렌치가 형성되도록 상기 희생패드를 제거하는 단계; 및
    상기 트렌치 및 상기 제1 관형 절연패턴의 중심영역에 도전성 게이트 콘택을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 리세스 영역과 상기 제1 관형 절연패턴은,
    상기 하부 제1 물질막 및 상기 제2 물질막과 공면을 형성하도록 상기 제1 방향으로 연장된 반도체 메모리 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 희생패드를 제거하기 전,
    상기 홀 내부에 희생기둥을 형성하는 단계;
    상기 계단형 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제2 물질막을 도전막으로 대체하는 단계;
    상기 제1 관형 절연패턴 및 상기 희생패드가 노출되도록 상기 희생기둥을 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 슬릿을 통해 상기 제2 물질막을 도전막으로 대체하는 단계는,
    게이트 영역이 개구되도록 상기 슬릿을 통해 상기 제2 물질막을 제거하는 단계;
    상기 게이트 영역을 통해 노출된 상기 하부 제1 물질막의 상면, 상기 상부 제1 물질막의 바닥면 및 상기 제1 관형 절연패턴의 외벽을 따라 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막에 의해 개구된 상기 게이트 영역 내부에 상기 도전막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 희생패드를 제거하는 단계는 상기 도전막을 형성하는 단계 이후 수행되고,
    상기 희생패드를 제거한 이후, 상기 도전막이 노출되도록 상기 블로킹 절연막의 일부를 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 15 항에 있어서,
    상기 계단형 적층체 및 상기 희생패드를 덮는 갭필 절연막을 형성하는 단계; 및
    상기 갭필 절연막 및 상기 계단형 적층체를 관통하는 슬릿을 형성하는 단계를 더 포함하고,
    상기 홀은 상기 갭필 절연막을 관통하도록 상기 제1 방향으로 연장되고,
    상기 제1 리세스 영역을 형성하는 동안, 상기 홀을 통해 상기 갭필 절연막의 측부가 식각된 제2 리세스 영역이 형성되고,
    상기 제1 관형 절연패턴을 형성하는 동안, 상기 제2 리세스 영역에 제2 관형 절연패턴이 형성되는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    게이트 영역이 개구되도록 상기 슬릿 및 상기 트렌치를 통해 상기 제2 물질막을 제거하는 단계를 더 포함하고,
    상기 도전성 게이트 콘택을 형성하는 단계는,
    상기 게이트 영역 및 상기 트렌치를 채우고 상기 상기 제1 관형 절연패턴의 내벽 및 상기 제2 관형 절연패턴의 내벽을 따라 연장된 도전막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 도전막은 상기 게이트 영역 내부의 게이트 전극패턴 및 상기 게이트 전극패턴으로부터 상기 트렌치 및 상기 홀 내부로 연장된 관형 도전패턴을 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 도전성 게이트 콘택을 형성하는 단계는,
    상기 관형 도전패턴의 중심영역에 코어 도전패턴을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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