KR20230105236A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함한다. 반도체 메모리 장치는 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 영역 상에 배치된 메모리 셀 어레이; 상기 반도체 기판의 상기 제2 영역 상에 배치된 더미 적층체; 상기 더미 적층체를 관통하는 칩 가드 구조; 및 상기 더미 적층체를 관통하고, 상기 칩 가드 구조보다 좁은 폭으로 형성된 보이드-함유 구조(void-containing structure)를 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 반도체 메모리 장치의 집적도 향상을 위해, 기판 상에 메모리 셀들을 3차원으로 배열한 3차원 반도체 메모리 장치가 제안된 바 있다. 3차원 반도체 메모리 장치의 집적도는 메모리 셀들의 적층수를 증가시킴으로써 향상될 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 영역 상에 배치된 메모리 셀 어레이; 상기 반도체 기판의 상기 제2 영역 상에 배치된 더미 적층체; 상기 더미 적층체를 관통하는 칩 가드 구조; 및 상기 더미 적층체를 관통하고, 상기 칩 가드 구조보다 좁은 폭으로 형성된 보이드-함유 구조(void-containing structure)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이 영역, 스크라이브 영역 및 상기 메모리 셀 어레이 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 반도체 기판; 상기 메모리 셀 어레이 영역에서 상기 반도체 기판 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하는 채널구조; 상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리막; 상기 칩 가드 영역에서 상기 반도체 기판 상에 교대로 적층되고, 상기 스크라이브 영역에 중첩되도록 연장된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하는 더미 적층체; 상기 칩 가드 영역에 중첩된 상기 더미 적층체를 관통하는 칩 가드 패턴; 및 상기 스크라이브 영역에 중첩된 상기 더미 적층체를 관통하고, 상기 칩 가드 패턴보다 좁은 폭으로 형성된 보이드-함유 패턴(void-containing pattern)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 메모리 셀 어레이 영역, 스크라이브 영역 및 상기 메모리 셀 어레이 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 스크라이브 영역 및 상기 칩 가드 영역에 중첩된 더미 적층체를 형성하는 단계; 상기 칩 가드 영역에 중첩된 상기 더미 적층체의 일부를 관통하는 칩 가드 패턴을 형성하는 단계; 상기 칩 가드 패턴을 형성하는 동안, 상기 스크라이브 영역에 중첩된 상기 더미 적층체의 일부를 관통하며 상기 칩 가드 패턴보다 좁은 폭을 갖는 보이드-함유 패턴(void-containing pattern)을 형성하는 단계; 및 상기 보이드-함유 패턴 내부의 보이드를 따라 상기 더미 적층체 및 상기 반도체 기판 각각을 칩 단위로 컷팅하는 단계를 포함할 수 있다.
본 기술에 따르면, 보이드-함유 구조(void-containing structure)를 이용하여 반도체 기판 내부에 크랙을 유도함으로써 반도체 기판을 칩 단위로 컷팅하는 공정의 안정성을 향상시킬 수 있다.
본 기술에 따르면, 보이드-함유 구조의 폭을 칩 가드 구조의 폭보다 좁게 제어함으로써, 칩 가드 구조 형성공정 동안 보이드-함유 구조 내부에 보이드를 용이하게 형성시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 4a 및 도 4b는 반도체 메모리 장치의 메모리 셀 어레이에 대한 실시 예들을 나타내는 단면도들이다.
도 5 및 도 6은 반도체 기판을 나타내는 평면도들이다.
도 7a, 도 9, 도 10a, 도 11a 및 도 12a는 도 3a에 도시된 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 7b, 도 10b, 도 11b 및 도 12b는 도 3b에 도시된 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 하부 보이드-함유 구조(lower void-containing structure)로 구성된 패턴 및 하부 칩 가드 구조를 나타내는 평면도들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서, 제1 및 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(50)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37), 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀 어레이(10)는 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 복수의 비트라인들(BL), 및 공통소스라인(CSL)에 연결될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인들(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인들(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 소스막(SL), 복수의 비트라인들(BL) 및 복수의 메모리 셀 스트링들(MS)을 포함할 수 있다. 각각의 메모리 셀 스트링(MS)은 그에 대응하는 비트라인(BL)에 접속될 수 있고, 소스막(SL)에 접속될 수 있다.
메모리 셀 스트링(MS)은 직렬로 연결된 복수의 메모리 셀들(MC), 적어도 하나의 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링(MS)은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링(MS)은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링(MS)은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링(MS)은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 소스막(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인(BL)에 접속될 수 있다.
동일레벨에 배치된 복수의 소스 셀렉트 트랜지스터들(SST)은 소스 셀렉트 라인(SSL)에 공통으로 연결될 수 있다. 소스 셀렉트 라인(SSL)은 복수의 소스 셀렉트 트랜지스터들(SST) 각각에 게이트 신호를 전송할 수 있다. 동일레벨에 배치된 복수의 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인(DSL)에 공통으로 연결될 수 있다. 드레인 셀렉트 라인(DSL)은 복수의 드레인 셀렉트 트랜지스터들(DST) 각각에 게이트 신호를 전송할 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 복수의 워드라인들(WL) 서로 다른 레벨에 배치될 수 있다. 각각의 워드라인(WL)은 복수의 메모리 셀 스트링들(MS)에 공통으로 접속될 수 있다. 각각의 워드라인(WL)은 그에 대응하는 메모리 셀(MC)에 게이트 신호를 전송할 수 있다.
동일한 드레인 셀렉트 라인(DSL)에 접속된 복수의 메모리 셀 스트링들(MS)은 서로 상이한 비트라인들(BL)에 각각 접속될 수 있다. 소스막(SL)은 도 1에 도시된 공통소스라인(CSL)을 구성하거나, 공통소스라인(CSL)에 접속된 도전패턴일 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 제1 영역(100A) 및 제2 영역(100B)을 포함하는 반도체 기판(101), 반도체 기판(101)의 제1 영역(100A) 상에 배치된 메모리 셀 어레이(10), 반도체 기판(101)의 제2 영역(100B) 상에 배치된 칩 가드 구조(CGS) 및 반도체 기판(101)의 제2 영역(100B) 상에 배치된 보이드-함유 구조(void-containing structure: VCS 또는 VCS')를 포함할 수 있다. 보이드-함유 구조(VCS 또는 VCS')는 칩 가드 구조(CGS)를 사이에 두고 메모리 셀 어레이(10)로부터 이격될 수 있다.
반도체 기판(101)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판일 수 있다. 반도체 기판(101)은 메모리 셀 어레이(10)를 향하는 상면(101TS)을 포함할 수 있다. 반도체 기판(101)의 내부에 절연물로 구성된 분리구조(isolation structure: 103)가 매립될 수 있다.
반도체 메모리 장치는 반도체 기판(101)의 제2 영역(100B) 상에 배치된 더미 구조(DS 또는 DS')을 포함할 수 있다. 더미 구조(DS 또는 DS')는 칩 가드 구조(CGS) 및 보이드-함유 구조(VCS 또는 VCS')를 사이에 두고 메모리 셀 어레이(10)로부터 이격될 수 있다. 더미 구조(DS 또는 DS')는 반도체 기판(101)의 가장자리를 따라 배치될 수 있다. 일 실시 예로서, 반도체 기판(101)의 상면(101TS)에 나란한 평면에서, 칩 가드 구조(CGS)를 감싸는 영역을 따라 복수의 점 패턴들(dotted patterns)이 서로 이격되어 배치될 수 있다. 보이드-함유 구조(VCS 또는 VCS')는 복수의 점 패턴들(dotted patterns) 각각을 형성할 수 있다. 다른 일 실시 예로서, 반도체 기판(101)의 상면(101TS)에 나란한 평면에서 칩 가드 구조(CGS)를 감싸는 영역을 따라 연속적으로 연장된 폐쇄형(closed shape) 패턴이 배치될 수 있다. 보이드-함유 구조(VCS 또는 VCS')는 폐쇄형 패턴을 형성할 수 있다. 복수의 점 패턴들은 도 8a의 도면부호 "DP"을 참조하여 후술되며, 폐쇄형 패턴은 도 8b의 도면부호 "CP"를 참조하여 후술된다.
반도체 메모리 장치는 반도체 기판(101)과 메모리 셀 어레이(10) 사이에 배치된 주변회로구조와 주변회로구조에 접속된 인터커넥션(IC)을 포함할 수 있다. 도 3a 및 도 3b에 도시된 게이트 전극(113A) 및 게이트 절연막(111A)은 주변회로구조에 포함될 수 있다. 일 실시 예로서, 주변회로구조는 트랜지스터를 포함할 수 있으며, 게이트 전극(113A) 및 게이트 절연막(111A)은 트랜지스터에 포함될 수 있다.
게이트 절연막(111A) 및 게이트 전극(113A)은 반도체 기판(101)의 제1 영역(100A) 상에 적층될 수 있다. 반도체 기판(101)의 제2 영역(100B) 상에 더미 게이트 절연막(111B) 및 더미 게이터 전극(113B)이 적층될 수 있다. 더미 게이트 전극(113B)은 게이트 전극(113A)과 동일한 도전물로 구성될 수 있다.
분리구조(103)는 게이트 절연막(111A)과 더미 게이트 절연막(111B) 사이로 연장될 수 있다. 분리구조(103)는 게이트 전극(113A)과 더미 게이트 전극(113B) 사이로 연장될 수 있다.
반도체 기판(101), 게이트 전극(113A) 및 더미 게이트 전극(113B)은 제1 하부 절연구조(131)로 덮일 수 있다. 제1 하부 절연구조(131)는 2중층 이상의 절연막들을 포함할 수 있다.
인터커넥션(IC)은 제1 하부 절연구조(131) 내부에 매립될 수 있다. 인터커넥션(IC)은 반도체 기판(101)의 상면(101TS)에 직교하는 수직방향으로 적층된 복수의 도전패턴들(121P, 123P, 125P, 127P, 129P)을 포함할 수 있다. 도 3a 및 도 3b는 트랜지스터의 게이트 전극(113A)에 접속된 인터커넥션(IC)을 예시하고 있으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 인터커넥션은 트랜지스터의 소스 영역 또는 드레인 영역에 접속될 수 있다.
인터커넥션(IC) 및 제1 하부 절연구조(131)는 제2 하부 절연구조(141)로 덮일 수 있다.
메모리 셀 어레이(10)는 제2 하부 절연구조(141) 상의 소스막(151A), 소스막(151A) 상의 게이트 적층체(160A), 게이트 적층체(160A)를 관통하는 채널구조(CH), 채널구조(CH)와 게이트 적층체(160A) 사이의 메모리막(ML) 및 채널구조(CH)에 접속된 비트라인(191A)을 포함할 수 있다.
소스막(151A)은 도프트 반도체막으로 구성되거나, 금속막 및 도프트 반도체막의 적층체로 구성될 수 있다. 도프트 반도체막은 p형 불순물 및 n형 불순물 중 적어도 어느 하나를 포함할 수 있다.
게이트 적층체(160A)는 소스막(151A) 상에 교대로 적층된 복수의 층간 절연막들(161A) 및 복수의 도전패턴들(173)을 포함할 수 있다. 복수의 도전패턴들(173)은 복수의 층간 절연막들(161A)에 의해 서로 절연될 수 있다. 복수의 도전패턴들(173) 중 적어도 하나는 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 다른 적어도 하나는 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 복수의 도전패턴들(173) 중 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 도전패턴은 워드라인(WL)으로 이용될 수 있다.
메모리막(ML)은 채널구조(CH)와 게이트 적층체(160A) 사이의 터널 절연막, 터널 절연막과 게이트 적층체(160A) 사이의 데이터 저장막 및 데이터 저장막과 게이트 적층체(160A) 사이의 블로킹 절연막을 포함할 수 있다. 메모리막(ML)은 각각의 도전패턴(173)과 채널구조(CH) 사이에 개재될 수 있다. 일 실시 예로서, 메모리막(ML)은 각각의 층간 절연막(161A)과 채널구조(CH) 사이로 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 복수의 층간 절연막들(161A)은 복수의 도전패턴들(173)보다 채널구조(CH)를 향해 더 돌출된 돌출부들을 포함할 수 있으며, 메모리막(ML)은 수직방향으로 이웃한 층간 절연막들의 돌출부들 사이에 배치될 수 있다. 이 경우, 메모리막(ML)은 층간 절연막들의 돌출부들에 의해 복수의 메모리 패턴들로 분리될 수 있다. 데이터 저장막은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 데이터 저장막은 나노닷을 포함하는 물질막, 가변저항물질막, 플로팅 게이트 등을 포함할 수 있다.
채널구조(CH)는 채널막(CHL) 및 캡핑패턴(CAP)을 포함할 수 있다. 채널막(CHL)은 실리콘, 게르마늄등의 반도체 물질로 구성될 수 있다. 캡핑패턴(CAP)은 도프트 반도체막으로 구성될 수 있다. 일 실시 예로서, 캡핑패턴(CAP)은 n형 도프트 실리콘막을 포함할 수 있다. 채널막(CHL)은 소스막(151A)에 접촉될 수 있고, 수직방향으로 연장될 수 있다. 채널막(CHL)은 튜브형으로 형성될 수 있다. 캡핑패턴(CAP)은 튜브형 채널막(CHL)의 중심영역 내부에 배치될 수 있다. 튜브형 채널막(CHL)의 중심영역 내부에 코어 절연막(CO)이 더 배치될 수 있다. 코어 절연막(CO)은 캡핑패턴(CAP) 아래에 배치될 수 있다. 채널막(CHL)은 코어 절연막(CO)의 측벽 및 캡핑패턴(CAP)의 측벽을 따라 연장될 수 있다.
비트라인(191A)은 채널구조(CH)에 직접 접촉되거나, 콘택구조(187A)를 경유하여 채널구조(CH)에 전기적으로 연결될 수 있다. 콘택구조(187A)는 비트라인(191A)과 게이트 적층체(160A) 사이에 개재된 제1 절연막(185)을 관통할 수 있으며, 도전물로 구성될 수 있다. 비트라인(191A)은 제1 절연막(185) 상에 배치된 제2 절연막(193)을 관통할 수 있으며, 도전물로 구성될 수 있다.
반도체 메모리 장치는 제1 절연막(185) 상의 상부 절연막(195), 상부 절연막(195) 상의 상부배선(197) 및 상부배선(197)을 덮는 보호막(199)을 더 포함할 수 있다.
칩 가드 구조(CGS)는 하부 칩 가드 구조(120G), 중간 칩 가드 패턴(181G) 및 상부 칩 가드 구조(190G) 중 적어도 하나를 포함할 수 있다. 보이드-함유 구조(VCS 또는 VCS')는 하부 보이드-함유 구조(120E 또는 120E'), 중간 보이드-함유 패턴(181E 또는 181E') 및 상부 보이드-함유 구조(190E 또는 190E') 중 적어도 하나를 포함할 수 있다. 더미 구조(DS 또는 DS')는 하부 더미 구조(120D 또는 120D'), 중간 더미 패턴(181D 또는 181D') 및 상부 더미 구조(190D 또는 190D') 중 적어도 하나를 포함할 수 있다. 보이드-함유 구조(VCS 또는 VCS')는 칩 가드 구조(CGS)보다 좁은 폭으로 형성될 수 있다. 더미 구조(DS 또는 DS')는 보이드-함유 구조(VCS 또는 VCS') 보다 좁은 폭으로 형성될 수 있다.
하부 칩 가드 구조(120G), 하부 보이드-함유 구조(120E 또는 120E') 및 하부 더미 구조(120D 또는 120D') 각각은 인터커넥션(IC)과 실질적으로 동일한 레벨에 배치될 수 있다. 일 실시 예로서, 하부 칩 가드 구조(120G), 하부 보이드-함유 구조(120E 또는 120E') 및 하부 더미 구조(120D 또는 120D') 각각은 제1 하부 절연구조(131) 내부에 매립될 수 있다.
하부 칩 가드 구조(120G)는 인터커넥션(IC)의 도전패턴들(121P, 123P, 125P, 127P, 129P)과 동일한 도전막들로 구성된 복수의 하부 칩 가드 패턴들(121G, 123G, 125G, 127G, 129G)을 포함할 수 있다. 하부 칩 가드 패턴들(121G, 123G, 125G, 127G, 129G)은 분리구조(103) 상에 수직방향으로 적층될 수 있다.
하부 보이드-함유 구조(120E 또는 120E')는 인터커넥션(IC)의 도전패턴들(121P, 123P, 125P, 127P, 129P)과 동일한 도전막들로 구성된 복수의 에지 패턴들(도 3a에 도시된 121E, 123E, 125E, 127E, 129E 또는 도 3b에 도시된 121E', 123E', 125E', 127E', 129E')을 포함할 수 있다. 복수의 에지 패턴들(도 3a에 도시된 121E, 123E, 125E, 127E, 129E 또는 도 3b에 도시된 121E', 123E', 125E', 127E', 129E')은 수직방향으로 적층될 수 있으며, 적어도 하나의 하부 보이드-함유 패턴을 포함할 수 있다. 일 실시 예로서, 복수의 에지 패턴들(도 3a에 도시된 121E, 123E, 125E, 127E, 129E 또는 도 3b에 도시된 121E', 123E', 125E', 127E', 129E')은 수직방향으로 이격되어 배치된 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 및 이들과 수직방향으로 교대로 배치된 적어도 하나의 패드패턴(도 3a에 도시된 123G, 127G 또는 도 3b에 도시된 123G', 127G')을 포함할 수 있다.
복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 각각의 종횡비(aspect ratio)는 패드패턴(도 3a에 도시된 123G, 127G 또는 도 3b에 도시된 123G', 127G')의 종횡비 보다 클 수 있다. 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 내부에 복수의 보이드들(도 3a에 도시된 V1, V2, V3 또는 도 3b에 도시된 V1', V2', V3')이 각각 배치될 수 있다. 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 각각의 종횡비는 이들과 동일레벨에 배치된 복수의 도전패턴들(121P, 125P, 129P)과 복수의 하부 칩 가드 패턴들(121G, 125G, 129G) 각각보다 크게 제어될 수 있다. 이로써, 다마신 공정(damasceme process)을 이용하여 복수의 도전패턴들(121P, 125P, 129P) 및 복수의 하부 칩 가드 패턴들(121G, 125G, 129G)을 형성하는 동안, 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 내부에 복수의 보이드들(도 3a에 도시된 V1, V2, V3 또는 도 3b에 도시된 V1', V2', V3')이 각각 형성되도록 유도할 수 있다. 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E')을 복수의 도전패턴들(121P, 125P, 129P)과 복수의 하부 칩 가드 패턴들(121G, 125G, 129G)보다 좁은 폭으로 형성함으로써, 복수의 하부 보이드-함유 패턴들(도 3a에 도시된 121E, 125E, 129E 또는 도 3b에 도시된 121E', 125E', 129E') 각각의 종횡비는 상대적으로 크게 제어될 수 있다. 예를 들어, 하부 보이드-함유 패턴(121E 또는 121E')의 폭(W3)은 도전패턴(121P)의 폭(W1) 및 하부 칩 가드 패턴(121G)의 폭(W2)보다 작게 제어될 수 있다.
하부 더미 구조(120D 또는 120D')는 인터커넥션(IC)의 도전패턴들(121P, 123P, 125P, 127P, 129P)과 동일한 도전막들로 구성된 복수의 하부 더미 패턴들(도 3a에 도시된 121D, 123D, 125D, 127D, 129D 또는 도 3b에 도시된 121D', 123D', 125D', 127D', 129D')을 포함할 수 있다. 복수의 하부 더미 패턴들(도 3a에 도시된 121D, 123D, 125D, 127D, 129D 또는 도 3b에 도시된 121D', 123D', 125D', 127D', 129D')은 수직방향으로 적층될 수 있다.
중간 칩 가드 패턴(181G)은 하부 칩 가드 구조(120G)에 중첩될 수 있고, 중간 보이드-함유 패턴(181E 또는 181E')은 하부 보이드-함유 구조(120E 또는 120E')에 중첩될 수 있고, 중간 더미 패턴(181D 또는 181D')은 하부 더미 구조(120D 또는 120D')에 중첩될 수 있다. 중간 칩 가드 패턴(181G), 중간 보이드-함유 패턴(181E 또는 181E') 및 중간 더미 패턴(181D 또는 181D') 각각은 더미 적층체(160B)를 관통할 수 있다.
더미 적층체(160B)는 반도체 기판(101)의 제2 영역(100B)에 중첩될 수 있다. 더미 적층체(160B)는 제2 하부 절연구조(141) 상에 교대로 적층된 복수의 제1 물질막들(161B) 및 복수의 제2 물질막들(163)을 포함할 수 있다. 복수의 제1 물질막들(161B)은 복수의 층간 절연막들(161A)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 복수의 제1 물질막들(161B)은 복수의 층간 절연막들(161A)과 동일한 절연물로 구성될 수 있다. 복수의 제2 물질막들(163)은 복수의 도전패턴들(173)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 복수의 제2 물질막들(163)은 복수의 제1 물질막들(161B)과 상이한 물질로 구성될 수 있다. 일 실시 예로서, 복수의 제1 물질막들(161B) 각각은 산화물로 구성될 수 있고, 복수의 제2 물질막들(163) 각각은 질화물로 구성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 복수의 제1 물질막들(161B) 각각은 산화물로 구성될 수 있고, 복수의 제2 물질막들(163) 각각은 실리콘 및 금속 중 적어도 어느 하나를 포함할 수 있다.
반도체 메모리 장치는 더미 적층체(160B)와 제2 하부 절연구조(141) 사이의 더미 소스막(151B)을 더 포함할 수 있다. 더미 소스막(151B)은 소스막(151A)과 실질적으로 동일한 레벨에 배치될 수 있다. 더미 소스막(151B)은 중간 칩 가드 패턴(181G), 중간 보이드-함유 패턴(181E 또는 181E') 및 중간 더미 패턴(181D)에 의해 관통될 수 있다.
더미 소스막(151B)과 소스막(151A) 사이에 제1 분리 절연막(153)이 배치될 수 있다. 더미 적층체(160B)과 게이트 적층체(160A) 사이에 제2 분리 절연막(175)이 배치될 수 있다. 제2 분리 절연막(175)은 제1 분리 절연막(153)에 중첩될 수 있다.
중간 칩 가드 패턴(181G), 중간 보이드-함유 패턴(181E 또는 181E') 및 중간 더미 패턴(181D 또는 181D') 각각은 채널구조(CH)에 나란하게 연장될 수 있다. 중간 칩 가드 패턴(181G)은 더미 소스막(151B)을 관통하여 하부 칩 가드 구조(120G)에 연결될 수 있다. 중간 보이드-함유 패턴(181E 또는 181E')은 더미 소스막(151B)을 관통하여 하부 보이드-함유 구조(120E 또는 120E')에 연결될 수 있다. 중간 더미 패턴(181D 또는 181D')은 더미 소스막(151B)을 관통하여 하부 더미 구조(120D 또는 120D')에 연결될 수 있다.
중간 보이드-함유 패턴(181E 또는 181E') 내부에 보이드(V4 또는 V4')가 배치될 수 있다. 중간 보이드-함유 패턴(181E 또는 181E')의 종횡비는 중간 칩 가드 패턴(181G)보다 크게 제어될 수 있다. 이로써, 다마신 공정을 이용하여 중간 칩 가드 패턴(181G)을 형성하는 동안, 중간 보이드-함유 패턴(181E 또는 181E') 내부에 복수의 보이드(V4 또는 V4')가 형성되도록 유도할 수 있다. 중간 보이드-함유 패턴(181E 또는 181E')의 폭(W3')은 중간 칩 가드 패턴(181G)의 폭(W2')보다 좁게 형성됨으로써, 중간 보이드-함유 패턴(181E 또는 181E')의 종횡비는 상대적으로 크게 제어될 수 있다.
제1 절연막(185) 및 제2 절연막(193) 각각은 더미 적층체(160B)에 중첩되도록 연장될 수 있다. 상부 칩 가드 구조(190G)는 중간 칩 가드 패턴(181G)에 중첩될 수 있고, 상부 보이드-함유 구조(190E 또는 190E')는 중간 보이드-함유 패턴(181E 또는 181E')에 중첩될 수 있고, 상부 더미 구조(190D 또는 190D')는 중간 더미 패턴(181D)에 중첩될 수 있다. 상부 칩 가드 구조(190G), 상부 보이드-함유 구조(190E 또는 190E') 및 상부 더미 구조(190D 또는 190D')는 제1 절연막(185) 및 제2 절연막(193)을 관통할 수 있다.
상부 칩 가드 구조(190G)는 수직방향으로 적층된 상부 칩 가드 패턴들을 포함할 수 있다. 일 실시 예로서, 상부 칩 가드 구조(190G)는 제1 상부 칩 가드 패턴(187G) 및 제2 상부 칩 가드 패턴(191G)을 포함할 수 있다. 제1 상부 칩 가드 패턴(187G)은 콘택구조(187A)와 동일한 도전막으로 구성될 수 있고, 제2 상부 칩 가드 패턴(191G)은 비트라인(191A)과 동일한 도전막으로 구성될 수 있다. 제1 상부 칩 가드 패턴(187G)은 제1 절연막(185)을 관통할 수 있고, 중간 칩 가드 패턴(181G)에 연결될 수 있다. 제2 상부 칩 가드 패턴(191G)은 제2 절연막(193)을 관통할 수 있고, 제1 상부 칩 가드 패턴(187G)에 연결될 수 있다.
상부 보이드-함유 구조(190E 또는 190E')는 수직방향으로 적층된 에지 패턴들을 포함할 수 있다. 일 실시 예로서, 상부 보이드-함유 구조(190E 또는 190E')는 상부 보이드-함유 패턴(187E 또는 187E') 및 상부 패드패턴(191E 또는 191E')을 포함할 수 있다. 상부 보이드-함유 패턴(187E 또는 187E')은 콘택구조(187A)와 동일한 도전막으로 구성될 수 있고, 상부 패드패턴(191E 또는 191E')은 비트라인(191A)과 동일한 도전막으로 구성될 수 있다. 상부 보이드-함유 패턴(187E 또는 187E')은 콘택구조(187A)와 실질적으로 동일한 레벨에 배치될 수 있다. 상부 보이드-함유 패턴(187E 또는 187E')은 중간 보이드-함유 패턴(181E 또는 181E')에 중첩된 제1 절연막(185)을 관통할 수 있다. 상부 보이드-함유 패턴(187E 또는 187E')은 중간 보이드-함유 패턴(181E 또는 181E')에 연결될 수 있다. 상부 패드패턴(191E 또는 191E')은 비트라인(191A)과 실질적으로 동일한 레벨에 배치될 수 있다. 상부 패드패턴(191E 또는 191E')은 제2 절연막(193)을 관통할 수 있고, 상부 보이드-함유 패턴(187E 또는 187E')에 연결될 수 있다. 상부 보이드-함유 패턴(187E 또는 187E')은 상부 패드패턴(191E 또는 191E'), 콘택구조(187A) 및 제1 상부 칩 가드 패턴(187G) 각각보다 좁은 폭으로 형성됨으로써, 상대적으로 큰 종횡비를 가질 수 있다. 이로써, 다마신 공정을 이용하여 콘택구조(187A) 및 제1 상부 칩 가드 패턴(187G)을 형성하는 동안, 상부 보이드-함유 패턴(187E 또는 187E')의 내부에 복수의 보이드(V5 또는 V5')가 형성되도록 유도할 수 있다.
상부 더미 구조(190D 또는 190D')는 수직방향으로 적층된 상부 더미 패턴들을 포함할 수 있다. 일 실시 예로서, 상부 더미 구조(190D 또는 190D')는 제1 상부 더미 패턴(187D) 및 제2 상부 더미 패턴(191D)을 포함할 수 있다. 제1 상부 더미 패턴(187D)은 콘택구조(187A)와 동일한 도전막으로 구성될 수 있고, 제2 상부 더미 패턴(191D)은 비트라인(191A)과 동일한 도전막으로 구성될 수 있다. 제1 상부 더미 패턴(187D)은 제1 절연막(185)을 관통할 수 있고, 제2 상부 더미 패턴(191D)은 제2 절연막(193)을 관통할 수 있다.
상부 절연막(195)은 상부 칩 가드 구조(190G), 상부 보이드-함유 구조(190E 또는 190E') 및 상부 더미 구조(190D 또는 190D')를 덮도록 연장될 수 있다. 보호막(199)은 보이드-함유 구조(VCS 또는 VCS') 및 더미 구조(DS 또는 DS')에 비중첩될 수 있다.
도 3a를 참조하면, 복수의 하부 보이드-함유 패턴들(121E, 125E, 129E), 중간 보이드-함유 패턴(181E) 및 상부 보이드-함유 패턴(187E)은 수직방향으로 일렬로 정렬될 수 있다. 이에 대응하여, 복수의 보이드들(V1, V2, V3, V4, V5)은 수직방향으로 일렬로 정렬될 수 있다. 복수의 하부 더미 패턴들(121D, 123D, 125D, 127D, 129D), 중간 더미 패턴(181D), 제1 상부 더미 패턴(187D) 및 제2 상부 더미 패턴(191D)은 수직방향으로 일렬로 정렬될 수 있다.
도 3b를 참조하면, 복수의 하부 보이드-함유 패턴들(121E', 125E', 129E'), 중간 보이드-함유 패턴(181E') 및 상부 보이드-함유 패턴(187E')은 수직방향으로 지그재그로 배열될 수 있다. 이에 대응하여, 복수의 보이드들(V1', V2', V3', V4', V5')은 수직방향으로 지그재그로 배열될 수 있다. 복수의 하부 더미 패턴들(121D', 123D', 125D', 127D', 129D'), 중간 더미 패턴(181D'), 제1 상부 더미 패턴(187D') 및 제2 상부 더미 패턴(191D')은 수직방향으로 지그재그로 배열될 수 있다.
메모리 셀 어레이(10)는 도 3a 및 도 3b에 도시된 바로 제한되지 않으며, 다양하게 변경될 수 있다.
도 4a 및 도 4b는 반도체 메모리 장치의 메모리 셀 어레이에 대한 실시 예들을 나타내는 단면도들이다.
도 4a 및 도 4b를 참조하면, 메모리 셀 어레이는 소스막(151A' 또는 151A), 게이트 적층체(160A), 채널구조(CH' 또는 CH"), 메모리막(ML',ML") 및 비트라인(191A)을 포함할 수 있다.
도 4a에 도시된 바와 같이, 일 실시 예에 따른 소스막(151A')은 제1 소스막(SL1) 및 제1 소스막(SL1) 상의 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1)은 도프트 반도체막으로 구성되거나, 금속막 및 도프트 반도체막의 적층체로 구성될 수 있다. 제2 소스막(SL2)은 도프트 반도체막으로 구성될 수 있다. 소스막(151A')은 제2 소스막(SL2) 상의 제3 소스막(SL3)을 더 포함할 수 있다. 제3 소스막(SL3)은 도프트 반도체막으로 구성될 수 있다. 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3) 각각을 구성하는 도프트 반도체막은 p형 불순물 및 n형 불순물 중 적어도 어느 하나를 포함할 수 있다.
도 4b에 도시된 바와 같이, 일 실시 예에 따른 소스막(151A)은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 도프트 반도체막으로 구성되거나, 금속막 및 도프트 반도체막의 적층체로 구성될 수 있다.
도 4a 및 도 4b를 참조하면, 게이트 적층체(160A)는 소스막(151A' 또는 151A) 상에 배치될 수 있다. 게이트 적층체(160A)는 도 3a 및 도 3b를 참조하여 설명한 바와 동일하게 구성될 수 있다.
도 4a 및 도 4b를 참조하면, 메모리막(ML' 또는 ML")은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 채널구조(CH' 또는 CH")는 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 채널막(CHL' 또는 CHL") 및 캡핑패턴(CAP)을 포함할 수 있다. 채널구조(CH' 또는 CH")는 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 코어 절연막(CO' 또는 CO")을 더 포함할 수 있다.
도 4a를 참조하면, 채널구조(CH')의 채널막(CHL') 및 코어 절연막(CO')은 게이트 적층체(160A), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통할 수 있고, 제1 소스막(SL1) 내부로 연장될 수 있다. 일 실시 예에 따른 메모리막(ML')은 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2)으로 분리될 수 있다. 제1 메모리 패턴(ML1)은 게이트 적층체(160A)와 채널막(CHL') 사이에 배치될 수 있고, 제2 메모리 패턴(ML2)은 제1 소스막(SL1)과 채널막(CHL') 사이에 배치될 수 있다. 제2 소스막(SL2)은 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2) 사이에 개재될 수 있고, 채널막(CHL')의 측벽에 접촉될 수 있다. 이로써, 소스막(151A')은 제2 소스막(SL2)을 통해 채널구조(CH')에 전기적으로 연결될 수 있다.
도 4b를 참조하면, 채널구조(CH")의 채널막(CHL") 및 코어 절연막(CO")은 하부 채널구조(LCH) 상에 배치될 수 있다. 하부 채널구조(LCH)는 소스막(151A)에 인접한 게이트 적층체(160A)의 하부를 관통할 수 있다. 하부 채널구조(LCH)는 반도체막으로 구성될 수 있다. 하부 채널구조(LCH)의 측벽은 게이트 절연막(GI)으로 감싸일 수 있다. 하부 채널구조(LCH)는 소스막(151A)에 접촉될 수 있다. 채널막(CHL")은 하부 채널구조(LCH)에 접촉될 수 있다. 채널막(CHL")은 하부 채널구조(LCH)를 경유하여 소스막(151A)에 전기적으로 연결될 수 있다. 채널막(CHL"), 메모리막(ML") 및 코어 절연막(CO")은 하부 채널구조(LCH)보다 상위의 레벨에 배치된 게이트 적층체(160A)의 일부를 관통할 수 있다.
도 4a 및 도 4b를 참조하면, 게이트 적층체(160A) 상에 제1 절연막(185) 및 제2 절연막(193)이 적층될 수 있다. 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 비트라인(191A)은 제2 절연막(193) 내부에 매립될 수 있으며, 콘택구조(187A)를 경유하여 채널구조(CH' 또는 CH")에 전기적으로 연결될 수 있다. 콘택구조(187A)는 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 제1 절연막(185)을 관통할 수 있다.
이하, 도 3a 및 도 3b에 도시된 반도체 메모리 장치의 제조방법을 기반으로 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다. 이하, 도 3a 및 도 3b에 도시된 구성들과 동일한 구성들에 대한 중복된 설명은 생략한다.
도 5 및 도 6은 반도체 기판을 나타내는 평면도들이다. 도 5는 스크라이브 영역(SR)을 포함하는 반도체 기판(101)을 나타내며, 도 6은 도 5에 도시된 A영역을 확대하여 나타낸다.
도 5 및 도 6을 참조하면, 반도체 기판(101)은 복수의 칩 영역들(CR) 및 스크라이브 영역(SR)을 포함할 수 있다. 복수의 칩 영역들(CR)은 스크라이브 영역(SR)에 의해 구획될 수 있고, 스크라이브 영역(SR)은 각각의 칩 영역(CR)을 둘러쌀 수 있다.
각각의 칩 영역(CR)은 메모리 셀 어레이 영역(MR), 칩 가드 영역(GR) 및 에지 영역(ER)을 포함할 수 있다. 칩 가드 영역(GR) 및 에지 영역(ER)은 메모리 셀 어레이 영역(MR)과 스크라이브 영역(SR) 사이에 배치될 수 있다. 에지 영역(ER)은 칩 영역(CR)의 가장자리를 따라 배치된 영역으로 정의될 수 있다. 칩 가드 영역(GR)은 에지 영역(ER)과 메모리 셀 어레이 영역(MR) 사이의 영역으로 정의될 수 있고, 메모리 셀 어레이 영역(MR)을 감쌀 수 있다.
반도체 메모리 장치를 제조하는 과정에서, 도 3a에 도시된 보이드-함유 구조(VCS) 또는 도 3b에 도시된 보이드-함유 구조(VCS')와 동일한 보이드-함유 구조가 에지 영역(ER) 및 스크라이브 영역(SR)에 각각 형성될 수 있다. 스크라이브 영역(SR)을 따라 반도체 기판(101)을 칩 단위로 컷팅하는 공정에서 스크라이브 영역(SR)에 형성된 보이드-함유 구조의 보이드에 의해 반도체 기판(101) 내부로 크랙이 전파될 수 있다. 도면에 도시된 선 I-I'는 복수의 칩 영역들(CR) 중 서로 이웃한 제1 칩 영역(CR1) 및 제2 칩 영역(CR2)과 이들 사이의 스크라이브 영역(SR)을 가로지른다. 이하, 선 I-I'를 따라 절취한 공정 단면도들을 토대로 반도체 메모리 장치의 제조방법에 대해 설명한다.
이하에서, 도 7a, 도 9, 도 10a, 도 11a 및 도 12a는 도 3a에 도시된 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타내는 단면도들이다. 도 7b, 도 10b, 도 11b 및 도 12b는 도 3b에 도시된 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 7a 및 도 7b는 반도체 메모리 장치의 주변회로측 구조(200)에 대한 형성공정을 예시적으로 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 분리구조(103)를 반도체 기판(101) 내에 형성할 수 있다. 이를 위해, 반도체 기판(101)의 일부를 식각하여 트렌치를 형성할 수 있고, 트렌치 내부를 절연물로 채울 수 있다. 분리구조(103)는 반도체 기판(101)의 칩 가드 영역(GR)에 형성될 수 있다.
이어서, 반도체 기판(101) 상에 절연막 및 게이트 도전막을 적층할 수 있다. 이후, 절연막 및 게이트 도전막을 식각할 수 있다. 이로써, 분리구조(103) 상의 절연막 및 게이트 도전막이 제거될 수 있다. 절연막은 게이트 절연막(111A) 및 더미 게이트 절연막(111B)으로 분리될 수 있고, 게이트 도전막은 게이트 전극(113A) 및 더미 게이트 전극(113B)으로 분리될 수 있다.
게이트 절연막(111A) 및 게이트 전극(113A)은 반도체 기판(101)의 제1 칩 영역(CR1) 및 제2 칩 영역(CR2) 각각의 상부에 형성될 수 있다. 더미 게이트 절연막(111B) 및 더미 게이트 전극(113B)은 반도체 기판(101)의 스크라이브 영역(SR) 상에 배치될 수 있고, 에지 영역(ER) 상으로 연장될 수 있다.
이후, 제1 하부 절연구조(131) 내부에 매립된 인터커넥션(IC), 하부 칩 가드 구조(120G) 및 복수의 하부 보이드-함유 구조들(120 또는 120')을 형성할 수 있다.
인터커넥션(IC)은 반도체 기판(101)의 메모리 셀 어레이 영역(MR)에 중첩될 수 있다. 인터커넥션(IC)은 반도체 기판(101)의 상면(101TS)에 직교하는 수직방향으로 적층된 복수의 도전패턴들(121P, 123P, 125P, 127P, 129P)을 포함할 수 있다. 복수의 도전패턴들(121P, 123P, 125P, 127P, 129P) 각각은 다마신 공정을 통해 형성될 수 있다.
제1 하부 절연구조(131)는 복수의 도전패턴들(121P, 123P, 125P, 127P, 129P)과 동일레벨에 배치된 복수의 절연막들을 포함할 수 있다.
하부 칩 가드 구조(120G)는 반도체 기판(101)의 칩 가드 영역(GR)에 중첩될 수 있다. 일 실시 예로서, 하부 칩 가드 구조(120G)는 분리구조(103) 상에 배치될 수 있다. 하부 칩 가드 구조(120G)는 수직방향으로 적층된 복수의 하부 칩 가드 패턴들(121G, 123G, 125G, 127G, 129G)을 포함할 수 있다.
복수의 하부 보이드-함유 구조들(120 또는 120')은 반도체 기판(101)의 에지 영역(ER)에 중첩된 제1 하부 보이드-함유 구조(120E 또는 120E') 및 반도체 기판(101)의 스크라이브 영역(SR)에 중첩된 제2 하부 보이드-함유 구조(120S 또는 120S')를 포함할 수 있다. 각각의 하부 보이드-함유 구조(120 또는 120')는 적어도 하나의 하부 보이드-함유 패턴을 포함할 수 있다. 일 실시 예로서, 각각의 하부 보이드-함유 구조(120 또는 120')는 수직방향으로 이격되어 배치된 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129')을 포함할 수 있다. 수직방향으로 이웃한 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129') 사이에 패드패턴(도 7a에 도시된 123, 127 또는 도 7b에 도시된 123', 127')이 배치될 수 있다.
복수의 도전패턴들(121P, 123P, 125P, 127P, 129P)을 형성하는 동안, 복수의 하부 칩 가드 패턴들(121G, 123G, 125G, 127G, 129G)과 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129') 및 패드패턴(도 7a에 도시된 123, 127 또는 도 7b에 도시된 123', 127')이 형성될 수 있다.
복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129')은 이들과 동일 레벨에 배치된 복수의 도전패턴들(121P, 125P, 129P)에 비해 좁은 폭으로 형성될 수 있다. 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129')은 이들과 동일 레벨에 배치된 복수의 하부 칩 가드 패턴들(121G, 125G, 129G)에 비해 좁은 폭으로 형성될 수 있다. 이에 따라, 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129')은 복수의 도전패턴들(121P, 125P, 129P) 및 복수의 하부 칩 가드 패턴들(121G, 125G, 129G)에 비해 높은 종횡비를 가질 수 있다. 다마신 공정을 수행하는 동안, 상대적으로 높은 종횡비를 갖는 복수의 하부 보이드-함유 패턴들(도 7a에 도시된 121, 125, 129 또는 도 7b에 도시된 121', 125', 129') 내부에 복수의 보이드들(도 7a에 도시된 V1, V2, V3 또는 도 7b에 도시된 V1', V2', V3')이 각각 배치될 수 있다.
도 7a에 도시된 바와 같이, 일 실시 예에 따른 복수의 하부 보이드-함유 패턴들(121, 125, 129)은 수직방향으로 일렬로 정렬될 수 있다. 이에 따라, 복수의 보이드들(V1, V2, V3)은 수직방향으로 일렬로 정렬될 수 있다.
도 7b에 도시된 바와 같이, 일 실시 예에 따른 복수의 하부 보이드-함유 패턴들(121', 125', 129')은 수직방향으로 지그재그로 정렬될 수 있다. 이에 따라, 복수의 보이드들(V1', V2', V3')은 수직방향으로 지그재그로 정렬될 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 하부 보이드-함유 구조(lower void-containing structure)로 구성된 패턴 및 하부 칩 가드 구조를 나타내는 평면도들이다.
도 8a 및 도 8b를 참조하면, 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차하는 축들이 향하는 방향으로 정의될 수 있다. 도 7a 및 도 7b에 도시된 반도체 기판(101)의 상면(101TS)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다.
하부 칩 가드 구조(120G)는 도 7a 및 도 7b에 도시된 반도체 기판(101)의 상면(101TS) 나란한 평면에서, 메모리 셀 어레이 영역(MR)을 둘러싸도록 연속적으로 연장될 수 있다. 일 실시 예로서, 하부 칩 가드 구조(120G)는 제1 방향(DR1)으로 연장된 제1 라인부(L1) 및 제2 라인부(L2)와, 제2 방향(DR2)으로 연장된 제3 라인부(L3) 및 제4 라인부(L4)를 포함할 수 있다. 제1 라인부(L1)와 제2 라인부(L2)는 메모리 셀 어레이 영역(MR)을 사이에 두고 제2 방향(DR2)으로 서로 이격될 수 있다. 제3 라인부(L3)와 제4 라인부(L4)는 메모리 셀 어레이 영역(MR)을 사이에 두고 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 라인부(L1)와 제2 라인부(L2)는 제3 라인부(L3)와 제4 라인부(L4)에 의해 서로 연결될 수 있다. 도 7a 및 도 7b에 도시된 복수의 하부 칩 패턴들(121G, 123G, 125G, 127G, 129G) 각각은 제1 라인부(L1), 제2 라인부(L2), 제3 라인부(L3) 및 제4 라인부(L4)와 동일하게 연장될 수 있다.
도 8a를 참조하면, 하부 칩 가드 구조(120G)를 감싸는 영역을 따라 복수의 점 패턴들(dotted patterns; DP)이 이격되도록 배열될 수 있다. 복수의 점 패턴들(DP)은 도 7a 및 도 7b에 도시된 스크라이브 영역(SR) 및 에지 영역(ER) 중 적어도 하나의 영역을 따라 서로 이격될 수 있다. 복수의 점 패턴들(DP)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다.
복수의 점 패턴들(DP) 각각은 도 7a에 도시된 하부 보이드-함유 구조(120) 또는 도 7b에 도시된 하부 보이드-함유 구조(120')로 구성될 수 있다. 예를 들어, 도 7a에 도시된 복수의 하부 보이드-함유 패턴들(121, 125, 129) 각각은 점 패턴(DP)을 형성할 수 있다. 점 패턴(DP)의 폭(WB)은 하부 칩 가드 구조(120G)의 폭(WA)보다 작게 형성될 수 있다.
도 8b를 참조하면, 하부 칩 가드 구조(120G)를 감싸는 영역을 따라 연속적으로 연장된 폐쇄형(closed shape) 패턴(CP)이 형성될 수 있다. 폐쇄형 패턴(CP)은 도 7a 및 도 7b에 도시된 스크라이브 영역(SR) 및 에지 영역(ER) 중 적어도 하나의 영역을 따라 연장될 수 있고, 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다.
폐쇄형 패턴(CP)은 도 7a에 도시된 하부 보이드-함유 구조(120) 또는 도 7b에 도시된 하부 보이드-함유 구조(120')로 구성될 수 있다. 예를 들어, 도 7a에 도시된 복수의 하부 보이드-함유 패턴들(121, 125, 129) 각각은 폐쇄형 패턴(CP)을 형성할 수 있다. 폐쇄형 패턴(CP)의 폭(WB')은 하부 칩 가드 구조(120G)의 폭(WA)보다 작게 형성될 수 있다.
도 9는 다중층 구조의 형성공정을 예시적으로 나타내는 단면도이다.
도 9를 참조하면, 다중층 구조를 형성하기 전, 도 7a 또는 도 7b에 도시된 주변회로측 구조(200) 상에 제2 하부 절연구조(141)를 형성할 수 있다.
이후, 제2 하부 절연구조(141) 상에 소스 도전막을 형성하는 단계 및 소스 도전막을 관통하는 제1 분리 절연막(153)을 형성하는 단계를 수행할 수 있다. 소스 도전막은 제1 분리 절연막(153)에 의해 메모리 셀 어레이 영역(MR)상의 소스막(151A) 및 칩 가드 영역(GR) 상의 더미 소스막(151B)으로 분리될 수 있다. 더미 소스막(151B)은 에지 영역(ER) 및 스크라이브 영역(SR)상으로 연장될 수 있다.
이어서, 다중층 구조를 형성할 수 있다. 다중층 구조는 소스막(151A) 상에 배치되는 게이트 적층체(160A), 게이트 적층체(160A)를 관통하는 메모리막(ML) 및 채널구조(CH), 그리고 더미 소스막(151B) 상에 배치되는 더미 적층체(160B)를 포함할 수 있다.
다중층 구조를 형성하는 단계는 더미 소스막(151B) 상에 배치되고, 소스막(151A) 상으로 연장된 예비 적층체를 형성하는 단계를 포함할 수 있다. 예비 적층체는 수직방향으로 교대로 적층된 복수의 1차 제1 물질막들 및 복수의 1차 제2 물질막들을 포함할 수 있다.
다중층 구조를 형성하는 단계는 예비 적층체를 관통하고, 소스막(151A)을 노출하는 채널홀(210)을 형성하는 단계, 채널홀(210)의 측벽 상에 메모리막(ML)을 형성하는 단계 및 메모리막(ML)의 표면 및 소스막(151A)의 표면을 따라 연장되고 채널홀(210) 내부에 배치된 채널막(CHL)을 형성하는 단계 및 채널막(CHL)에 의해 개구된 채널홀(210)의 중심영역에 코어 절연막(CO) 및 캡핑패턴(CAP)을 형성하는 단계를 포함할 수 있다. 이로써, 메모리막(ML)으로 둘러싸인 측벽을 갖는 채널구조(CH)가 제공될 수 있다.
이어서, 제2 분리 절연막(175)을 형성할 수 있다. 제2 분리 절연막(175)은 제1 분리 절연막(153)에 중첩된 예비 적층체의 일부를 관통할 수 있다. 이로써, 더미 적층체(160B)가 형성될 수 있다. 더미 적층체(160B)는 복수의 1차 제1 물질막들의 일부인 복수의 제1 물질막들(161B)과 복수의 1차 제2 물질막들의 일부인 복수의 제2 물질막들(163)로 구성될 수 있다. 더미 적층체(160B)는 더미 소스막(151B) 상에 배치될 수 있다.
소스막(151A) 상의 복수의 1차 제1 물질막들의 다른 일부는 복수의 층간 절연막들(161A)로서 잔류될 수 있다. 복수의 1차 제2 물질막들이 도전물로 구성된 경우, 소스막(151A) 상의 복수의 1차 제2 물질막들의 다른 일부는 복수의 도전패턴들(173)로서 잔류될 수 있다. 복수의 1차 제2 물질막들이 질화물 등의 희생물로 구성될 경우, 소스막(151A) 상의 복수의 1차 제2 물질막들의 다른 일부는 복수의 도전패턴들(173)로 교체될 수 있다. 이 때, 제2 분리 절연막(175)에 의해 더미 소스막(151B) 상의 복수의 제2 물질막들(163)이 보호될 수 있다.
상술한 바와 같이 다양한 공정을 통해, 소스막(151A) 상에 교대로 적층된 복수의 층간 절연막들(161A) 및 복수의 도전패턴들(173)을 포함하는 게이트 적층체(160A)가 형성될 수 있다.
도 10a 및 도 10b는 중간 칩 가드 패턴 및 중간 보이드-함유 패턴(intermediate void-containing pattern)의 형성공정을 예시적으로 나타내는 단면도들이다.
도 10a 및 도 10b를 참조하면, 더미 적층체(160B)를 관통하는 중간 칩 가드 패턴(181G) 및 복수의 중간 보이드-함유 패턴들(181 또는 181')을 형성할 수 있다. 중간 칩 가드 패턴(181G) 및 복수의 중간 보이드-함유 패턴들(181 또는 181')은 다마신 공정을 통해 형성될 수 있다. 중간 칩 가드 패턴(181G) 및 복수의 중간 보이드-함유 패턴들(181 또는 181') 각각은 채널구조(CH)에 나란하게 연장될 수 있고, 더미 소스막(151B) 및 제2 하부 절연구조(141)을 관통할 수 있다.
중간 칩 가드 패턴(181G)은 반도체 기판(101)의 칩 가드 영역(GR)에 중첩된 더미 적층체(160B)의 일부를 관통할 수 있다. 중간 칩 가드 패턴(181G)은 하부 칩 가드 구조(120G)에 중첩될 수 있고, 하부 칩 가드 구조(120G)에 연결되도록 연장될 수 있다.
복수의 중간 보이드-함유 패턴들(181 또는 181')은 복수의 하부 보이드-함유 구조들(120 또는 120')에 각각 연결될 수 있다. 복수의 중간 보이드-함유 패턴들(181 또는 181')은 제1 중간 보이드-함유 패턴(181E 또는 181E') 및 제2 중간 보이드-함유 패턴(181S 또는 181S')을 포함할 수 있다. 제1 중간 보이드-함유 패턴(181E 또는 181E')은 반도체 기판(101)의 에지 영역(ER)에 중첩된 더미 적층체(160B)의 일부를 관통할 수 있다. 제2 중간 보이드-함유 패턴(181S 또는 181S')은 반도체 기판(101)의 스크라이브 영역(SR)에 중첩된 더미 적층체(160B)의 일부를 관통할 수 있다.
복수의 중간 보이드-함유 패턴들(181 또는 181') 각각의 폭(W3')은 중간 칩 가드 패턴(181G)의 폭(W2')보다 작게 형성될 수 있다. 이에 따라, 각각의 중간 보이드-함유 패턴(181 또는 181')은 중간 칩 가드 패턴(181G)에 비해 높은 종횡비를 가질 수 있다. 다마신 공정을 수행하는 동안, 상대적으로 높은 종횡비를 갖는 중간 보이드-함유 패턴(181 또는 181') 내부에 보이드(V4 또는 V4')가 배치될 수 있다.
도 10a에 도시된 바와 같이, 일 실시 예에 따른 중간 보이드-함유 패턴(181) 및 하부 보이드-함유 구조(120)는 수직방향으로 일렬로 정렬될 수 있다. 이에 따라, 하부 보이드-함유 구조(120)의 복수의 보이드들(V1, V2, V3)과 중간 보이드-함유 패턴(181)의 보이드(V4)가 수직방향으로 일렬로 정렬될 수 있다.
도 10b에 도시된 바와 같이, 일 실시 예에 따른 중간 보이드-함유 패턴(181') 및 하부 보이드-함유 구조(120')는 수직방향으로 지그재그로 정렬될 수 있다. 이에 따라, 하부 보이드-함유 구조(120')의 복수의 보이드들(V1', V2', V3')과 중간 보이드-함유 패턴(181')의 보이드(V4')가 수직방향으로 지그재그로 정렬될 수 있다.
일 실시 예로서, 평면적 관점에서, 도 10a 및 도 10b에 도시된 중간 보이드-함유 패턴(181 또는 181')은 도 8a에 도시된 바와 같은 복수의 점 패턴들(DP) 각각을 형성할 수 있다. 다른 일 실시 예로서, 도 10a 및 도 10b에 도시된 중간 보이드-함유 패턴(181 또는 181')은 도 8b에 도시된 바와 같이 폐쇄형 패턴(CP)을 형성할 수 있다.
도 11a 및 도 11b는 상부 칩 가드 구조 및 상부 보이드-함유 구조의 형성공정을 예시적으로 나타내는 단면도들이다.
도 11a 및 도 11b를 참조하면, 게이트 적층체(160A) 및 더미 적층체(160B) 상에 제1 절연막(185)을 형성할 수 있다. 제1 절연막(185)은 채널구조(CH), 제2 분리 절연막(175), 중간 칩 가드 패턴(181G) 및 중간 보이드-함유 패턴(181 또는 181')을 덮도록 연장될 수 있다.
이어서, 다마신 공정을 이용하여 제1 절연막(185)을 관통하는 콘택구조(187A), 제1 상부 칩 가드 패턴(187G) 및 복수의 상부 보이드-함유 패턴들(187 또는 187')을 형성할 수 있다. 콘택구조(187A)는 채널구조(CH)에 연결될 수 있다. 제1 상부 칩 가드 패턴(187G)은 중간 칩 가드 패턴(181G)에 연결될 수 있다. 복수의 상부 보이드-함유 패턴들(187 또는 187')은 복수의 중간 보이드-함유 패턴들(181 또는 181')에 각각 연결될 수 있다.
복수의 상부 보이드-함유 패턴들(187 또는 187')은 제1 상부 보이드-함유 패턴(187E 또는 187E') 및 제2 상부 보이드-함유 패턴(187S 또는 187S')을 포함할 수 있다. 제1 상부 보이드-함유 패턴(187E 또는 187E')은 반도체 기판(101)의 에지 영역(ER)에 중첩된 제1 절연막(185)의 일부를 관통할 수 있다. 제2 상부 보이드-함유 패턴(187S 또는 187S')은 반도체 기판(101)의 스크라이브 영역(SR)에 중첩된 제1 절연막(185)의 일부를 관통할 수 있다.
복수의 상부 보이드-함유 패턴들(187 또는 187') 각각은 제1 상부 칩 가드 패턴(187G) 및 콘택구조(187A) 각각보다 좁은 폭으로 형성될 수 있다. 이에 따라, 상부 보이드-함유 패턴(187 또는 187')은 제1 상부 칩 가드 패턴(187G) 및 콘택구조(187A) 각각보다 높은 종횡비를 가질 수 있다. 다마신 공정을 수행하는 동안, 상대적으로 높은 종횡비를 갖는 상부 보이드-함유 패턴(187 또는 187') 내부에 보이드(V5 또는 V5')가 배치될 수 있다.
도 11a에 도시된 바와 같이, 일 실시 예에 따른 상부 보이드-함유 패턴(187), 중간 보이드-함유 패턴(181) 및 하부 보이드-함유 구조(120)는 수직방향으로 일렬로 정렬될 수 있다. 이에 따라, 하부 보이드-함유 구조(120)의 복수의 보이드들(V1, V2, V3), 중간 보이드-함유 패턴(181)의 보이드(V4), 및 상부 보이드-함유 패턴(187)의 보이드(V5)가 수직방향으로 일렬로 정렬될 수 있다.
도 11b에 도시된 바와 같이, 일 실시 예에 따른 상부 보이드-함유 패턴(187'), 중간 보이드-함유 패턴(181') 및 하부 보이드-함유 구조(120')는 수직방향으로 지그재그로 정렬될 수 있다. 이에 따라, 하부 보이드-함유 구조(120')의 복수의 보이드들(V1', V2', V3'), 중간 보이드-함유 패턴(181')의 보이드(V4'), 및 상부 보이드-함유 패턴(187')의 보이드(V5')가 수직방향으로 지그재그로 정렬될 수 있다.
일 실시 예로서, 평면적 관점에서, 도 11a 및 도 11b에 도시된 상부 보이드-함유 패턴(187 또는 187')은 도 8a에 도시된 바와 같은 복수의 점 패턴들(DP) 각각을 형성할 수 있다. 다른 실시 예로서, 평면적 관점에서, 도 11a 및 도 11b에 도시된 상부 보이드-함유 패턴(187 또는 187')은 도 8b에 도시된 바와 같이 폐쇄형 패턴(CP)을 형성할 수 있다.
도 11a 및 도 11b를 다시 참조하면, 제1 절연막(185) 상에 제2 절연막(193)을 형성할 수 있다. 제2 절연막(193)은 콘택구조(187A), 제1 상부 칩 가드 패턴(187G) 및 복수의 상부 보이드-함유 패턴들(187 또는 187')을 덮도록 연장될 수 있다. 이어서, 제2 절연막(193)을 관통하는 비트라인(191A), 제2 상부 칩 가드 패턴(191G) 및 복수의 상부 패드패턴들(191)을 형성할 수 있다. 이로써, 제1 상부 칩 가드 패턴(187G)과 제2 상부 칩 가드 패턴(191G)을 포함하는 상부 칩 가드 구조(190G)가 형성될 수 있고, 복수의 상부 보이드-함유 패턴들(187 또는 187') 및 이에 중첩된 복수의 상부 패드패턴들(191 또는 191')을 포함하는 복수의 상부 보이드-함유 구조들(190 또는 190')이 형성될 수 있다.
비트라인(191A)은 콘택구조(187A)에 접촉될 수 있다. 제2 상부 칩 가드 패턴(191G)은 제1 상부 칩 가드 패턴(187G)에 중첩될 수 있다. 상부 패드패턴(191 또는 191')은 상부 보이드-함유 패턴(187 또는 187')에 중첩될 수 있다.
수직방향으로 배열된 하부 칩 가드 구조(120G), 중간 칩 가드 패턴(181G) 및 상부 칩 가드 구조(190G)는 칩 가드 구조(CGV)를 형성할 수 있다.
복수의 하부 보이드-함유 구조들(120 또는 120'), 복수의 중간 보이드-함유 패턴들(181 또는 181') 및 복수의 상부 보이드-함유 구조들(190 또는 190')은 복수의 보이드-함유 구조들(VCS 또는 VCS')을 형성할 수 있다. 복수의 보이드-함유 구조들(VCS 또는 VCS')은 제1 보이드-함유 구조(VCS1 또는 VCS1') 및 제2 보이드-함유 구조(VCS2 또는 VCS2')를 포함할 수 있다. 제1 보이드-함유 구조(VCS1 또는 VCS1')는 반도체 기판(101)의 에지 영역(ER) 상에 적층된 제1 하부 보이드-함유 구조(120E 또는 120E'), 제1 중간 보이드-함유 패턴(181E 또는 181E') 및 제1 상부 보이드-함유 구조(190E 또는 190E')를 포함할 수 있다. 제2 보이드-함유 구조(VCS2 또는 VCS2')는 반도체 기판(101)의 스크라이브 영역(SR) 상에 적층된 제2 하부 보이드-함유 구조(120S 또는 120S'), 제2 중간 보이드-함유 패턴(181S 또는 181S') 및 제2 상부 보이드-함유 구조(190S 또는 190S')를 포함할 수 있다.
도 11a에 도시된 바와 같이, 보이드-함유 구조(VCS)의 복수의 보이드들(V1, V2, V3, V4, V5)은 수직방향으로 일렬로 정렬되어 후속 공정에서 반도체 기판(101)의 스크라이브 영역(SR)에 크랙을 전파할 수 있다.
도 11b에 도시된 바와 같이, 각각의 보이드-함유 구조(VCS')의 복수의 보이드들(V1', V2', V3', V4', V5')은 수직방향으로 지그재그로 정렬되어 후속 공정에서 반도체 기판(101)의 스크라이브 영역(SR)에 크랙을 전파할 수 있다.
반도체 메모리 장치를 제조하는 동안, 복수의 보이드들(V1', V2', V3', V4', V5') 중 적어도 하나의 보이드 상에서 식각공정이 수행될 수 있다. 복수의 보이드들(V1', V2', V3', V4', V5')을 수직방향으로 지그재그로 정렬하는 실시 예는, 식각공정에 이용되는 식각물질이 보이드를 통해 유입되어 보이드 아래의 구조(예를 들어, 반도체 기판(101))를 손상시키는 현상을 줄일 수 있다.
도 12a 및 도 12b는 상부구조 형성공정을 예시적으로 나타내는 단면도들이다.
도 12a 및 도 12b를 참조하면, 제2 절연막(193) 상에 상부 절연막(195)을 형성할 수 있다. 상부 절연막(195)은 비트라인(191A), 칩 가드 패턴(CGS), 제1 상부 보이드-함유 구조(190E 또는 190E') 및 제2 상부 보이드-함유 구조(190S 또는 190S')를 덮도록 연장될 수 있다.
이후, 상부 절연막(195) 상에 상부배선(197)을 형성할 수 있다. 이어서, 상부배선(197)을 덮도록 상부 절연막(195) 상에 보호막(199)을 형성할 수 있다. 보호막(199)은 폴리이미드를 포함할 수 있다. 보호막(199)은 반도체 기판(101)의 스크라이브 영역(SR)에 중첩된 개구부(OP)를 포함할 수 있다. 개구부(OP)는 반도체 기판(101)의 에지 영역(ER)에 중첩되도록 연장될 수 있다.
이후, 반도체 기판(101) 및 더미 적층체(160B) 각각을 칩 단위로 컷팅하는 다이싱(dicing) 공정을 수행할 수 있다. 다이싱 공정은 레이저 또는 블레이드를 이용하여 수행될 수 있다. 본 발명의 실시 예에 따르면, 수직방향으로 배열된 복수의 보이드들(도 12a에 도시된 V1 내지 V5 또는 도 12b에 도시된 V1' 내지 V5')을 통해 크랙을 유도하여 반도체 기판(101) 및 더미 적층체(160B)를 칩 단위로 분리할 수 있다.
크랙은 반도체 기판(101)의 스크라이브 영역(SR) 상에 배치된 제2 하부 보이드-함유 구조(120S 또는 120S'), 제2 중간 보이드-함유 패턴(181S 또는 181S') 및 제2 상부 보이드-함유 구조(190S 또는 190S')를 따라 반도체 기판(101)의 스크라이브 영역(SR) 내부로 전파될 수 있다. 이 경우, 제2 하부 보이드-함유 구조(120S 또는 120S'), 제2 중간 보이드-함유 패턴(181S 또는 181S') 및 제2 상부 보이드-함유 구조(190S 또는 190S') 각각의 일부는 도 3a 및 도 3b에 도시된 더미 구조(DS 또는 DS')로서 잔류될 수 있다. 또한, 제1 하부 보이드-함유 구조(120E 또는 120E'), 제1 중간 보이드-함유 패턴(181E 또는 181E') 및 제1 상부 보이드-함유 구조(190E 또는 190E')는 도 3a 및 도 3b를 참조하여 설명한 바와 같이 보이드-함유 구조로서 잔류될 수 있다.
크랙의 전파 경로는 상술한 실시 예로 제한되지 않는다. 예를 들어, 크랙은 반도체 기판(101)의 에지 영역(ER) 상에 배치된 제1 하부 보이드-함유 구조(120E 또는 120E'), 제1 중간 보이드-함유 패턴(181E 또는 181E') 및 제1 상부 보이드-함유 구조(190E 또는 190E')를 따라 반도체 기판(101)의 에지 영역(ER) 내부로 전파될 수 있다.
다이싱 공정 동안 발생되는 크랙은 칩 가드 구조(CGS)에 의해 차단될 수 있다. 이에 따라, 반도체 기판(101)의 메모리 셀 어레이 영역(MR) 상에 배치된 구조 내부로 크랙이 전파되는 것이 칩 가드 구조(CGS)에 의해 방지될 수 있다. 칩 가드 구조(CGS)는 칩 외부로부터의 오염물이 반도체 기판(101)의 메모리 셀 어레이 영역(MR) 상에 배치된 구조 내부로 침투하는 것을 방지할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 메모리 셀 어레이, 더미 적층체, 더미 적층체를 관통하는 칩 가드 구조, 더미 적층체를 관통하고 칩 가드 구조보다 좁은 폭으로 형성된 보이드-함유 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 메모리 셀 어레이, 더미 적층체, 더미 적층체를 관통하는 칩 가드 구조, 더미 적층체를 관통하고 칩 가드 구조보다 좁은 폭으로 형성된 보이드-함유 구조를 포함할 수 있다. 메모리 컨트롤러(1211)은 메모리 장치(1212)를 제어하도록 구성될 수 있다.
100A: 제1 영역 100B: 제2 영역
MR: 메모리 셀 어레이 영역 SR: 스크라이브 영역
GR: 칩 가드 영역 101: 반도체 기판
10: 메모리 셀 어레이 160B: 더미 적층체
161B: 제1 물질막 163: 제2 물질막
CGR: 칩 가드 구조 120G: 하부 칩 가드 구조
121G, 123G, 125G, 127G, 129G: 하부 칩 가드 패턴
181G: 중간 칩 가드 패턴 187G, 191G: 상부 칩 가드 패턴
190G: 상부 칩 가드 구조 VCS, VCS': 보이드-함유 구조
121E, 121E', 125E, 125E', 129E, 129E', 121, 121', 125, 125', 129, 129': 하부 보이드-함유 패턴
120E, 120E', 120, 120', 120S, 120S': 하부 보이드-함유 구조
181E, 181E', 181, 181', 181S, 181S': 중간 보이드-함유 패턴
187E, 187E', 187, 187', 187S, 187S': 상부 보이드-함유 패턴
190E, 190E', 190, 190', 190S, 190S': 상부 보이드-함유 구조
V1 내지 V5, V1 내지 V5': 보이드
DP: 점 패턴 CP: 폐쇄형 패턴
113A: 게이트 전극 IC: 인터커넥션
160A: 게이트 적층체 161A: 층간 절연막
173: 도전패턴 CH: 채널구조
ML: 메모리막 187A: 콘택구조
191A: 비트라인

Claims (24)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역 상에 배치된 메모리 셀 어레이;
    상기 반도체 기판의 상기 제2 영역 상에 배치된 더미 적층체;
    상기 더미 적층체를 관통하는 칩 가드 구조; 및
    상기 더미 적층체를 관통하고, 상기 칩 가드 구조보다 좁은 폭으로 형성된 보이드-함유 구조(void-containing structure)를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 보이드-함유 구조는,
    상기 반도체 기판의 상면에 직교하는 수직방향으로 적층된 복수의 보이드-함유 패턴들을 포함하고,
    상기 복수의 보이드-함유 패턴들 내부에 복수의 보이드들이 각각 배치된 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 보이드-함유 패턴들 또는 상기 보이드들은 상기 수직방향으로 일렬로 정렬된 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 복수의 보이드-함유 패턴들 또는 상기 복수의 보이드들은 상기 수직방향으로 지그재그로 배열된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 보이드-함유 구조는 상기 칩 가드 구조를 사이에 두고 상기 메모리 셀 어레이로부터 이격된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 보이드-함유 구조는, 상기 반도체 기판의 상면에 나란한 평면에서 상기 칩 가드 구조를 감싸는 영역을 따라 서로 이격되어 배치된 복수의 점 패턴들(dotted patterns) 각각을 형성하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 보이드-함유 구조는, 상기 반도체 기판의 상면에 나란한 평면에서 상기 칩 가드 패턴을 감싸는 영역을 따라 연속적으로 연장된 폐쇄형(closed shape) 패턴을 형성하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 주변회로구조; 및
    상기 메모리 셀 어레이와 상기 주변회로구조 사이의 인터커넥션을 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 인터커넥션 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조;
    상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리막;
    상기 채널구조 상의 콘택구조; 및
    상기 콘택구조를 경유하여 상기 채널구조에 접속된 비트라인을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 보이드-함유 구조는,
    상기 인터커넥션과 실질적으로 동일한 레벨에 배치된 하부 보이드-함유 패턴;
    상기 하부 보이드-함유 패턴에 중첩되고, 상기 채널구조에 나란하게 연장된 중간 보이드-함유 패턴; 및
    상기 중간 보이드-함유 패턴에 중첩되고, 상기 콘택구조와 실질적으로 동일한 레벨에 배치된 상부 보이드-함유 패턴 중 적어도 하나를 포함하는 반도체 메모리 장치.
  11. 메모리 셀 어레이 영역, 스크라이브 영역 및 상기 메모리 셀 어레이 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 반도체 기판;
    상기 메모리 셀 어레이 영역에서 상기 반도체 기판 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널구조;
    상기 채널구조와 상기 게이트 적층체 사이에 배치된 메모리막;
    상기 칩 가드 영역에서 상기 반도체 기판 상에 교대로 적층되고, 상기 스크라이브 영역에 중첩되도록 연장된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하는 더미 적층체;
    상기 칩 가드 영역에 중첩된 상기 더미 적층체를 관통하는 칩 가드 패턴; 및
    상기 스크라이브 영역에 중첩된 상기 더미 적층체를 관통하고, 상기 칩 가드 패턴보다 좁은 폭으로 형성된 보이드-함유 패턴(void-containing pattern)을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 보이드-함유 패턴은 상기 반도체 기판의 상면에 나란한 평면에서 상기 칩 가드 패턴을 감싸는 영역을 따라 서로 이격되어 배치된 복수의 점 패턴들(dotted patterns) 각각을 형성하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 보이드-함유 패턴은 상기 반도체 기판의 상면에 나란한 평면에서 상기 칩 가드 패턴을 감싸는 영역을 따라 연속적으로 연장된 폐쇄형(closed shape) 패턴을 형성하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 게이트 적층체와 상기 반도체 기판 사이에 배치된 주변회로구조;
    상기 주변회로구조와 상기 게이트 적층체 사이에 배치된 인터커넥션; 및
    상기 더미 적층체와 상기 보이드-함유 패턴 사이에 배치되고, 상기 인터커넥션보다 좁은 폭으로 형성된 하부 보이드-함유 패턴을 더 포함하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 게이트 적층체 상의 비트라인;
    상기 비트라인과 상기 게이트 적층체 사이에 배치되고, 상기 비트라인과 상기 채널구조를 연결하는 콘택구조; 및
    상기 보이드-함유 패턴 상에 배치되고, 상기 콘택구조보다 좁은 폭으로 형성된 상부 보이드-함유 패턴를 더 포함하는 반도체 메모리 장치.
  16. 메모리 셀 어레이 영역, 스크라이브 영역 및 상기 메모리 셀 어레이 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상기 스크라이브 영역 및 상기 칩 가드 영역에 중첩된 더미 적층체를 형성하는 단계;
    상기 칩 가드 영역에 중첩된 상기 더미 적층체의 일부를 관통하는 칩 가드 패턴을 형성하는 단계;
    상기 칩 가드 패턴을 형성하는 동안, 상기 스크라이브 영역에 중첩된 상기 더미 적층체의 일부를 관통하며 상기 칩 가드 패턴보다 좁은 폭을 갖는 보이드-함유 패턴(void-containing pattern)을 형성하는 단계; 및
    상기 보이드-함유 패턴 내부의 보이드를 따라 상기 더미 적층체 및 상기 반도체 기판 각각을 칩 단위로 컷팅하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 반도체 기판의 상기 메모리 셀 어레이 영역에 중첩된 주변회로구조를 형성하는 단계;
    상기 주변회로구조에 중첩된 인터커넥션을 형성하는 단계; 및
    상기 인터커넥션을 형성하는 동안, 상기 반도체 기판의 상기 칩 가드 영역에 중첩된 하부 칩 가드 패턴 및 상기 반도체 기판의 상기 스크라이브 영역에 중첩된 하부 보이드-함유 패턴을 형성하는 단계를 더 포함하고,
    상기 하부 보이드-함유 패턴은 상기 하부 칩 가드 패턴 및 상기 인터커넥션보다 좁은 폭으로 형성된 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 보이드-함유 패턴은 상기 하부 보이드-함유 패턴에 중첩되고,
    상기 보이드-함유 패턴 및 상기 하부 보이드-함유 패턴은 상기 반도체 기판의 상면에 직교하는 방향으로 일렬로 정렬된 반도체 메모리 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 보이드-함유 패턴은 상기 하부 보이드-함유 패턴에 중첩되고,
    상기 보이드-함유 패턴 및 상기 하부 보이드-함유 패턴은 상기 반도체 기판의 상면에 직교하는 방향으로 지그재그로 정렬된 반도체 메모리 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 반도체 기판의 상기 메모리 셀 어레이 영역 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하는 게이트 적층체를 형성하는 단계; 및
    상기 게이트 적층체를 관통하고, 메모리막으로 둘러싸인 측벽을 갖는 채널구조를 형성하는 단계를 더 포함하고,
    상기 보이드-함유 패턴은 상기 채널구조에 나란하게 연장된 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 채널구조에 접속된 콘택구조를 형성하는 단계;
    상기 콘택구조를 형성하는 동안, 상기 칩 가드 패턴에 중첩된 상부 칩 가드 패턴 및 상기 보이드-함유 패턴에 중첩된 상부 보이드-함유 패턴을 형성하는 단계; 및
    상기 콘택구조에 접속된 비트라인을 형성하는 단계를 더 포함하고,
    상기 상부 보이드-함유 패턴은 상기 상부 칩 가드 패턴 및 상기 상기 콘택구조보다 좁은 폭으로 형성된 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 보이드-함유 패턴 및 상기 상부 보이드-함유 패턴은 상기 반도체 기판의 상면에 직교하는 방향으로 일렬로 정렬된 반도체 메모리 장치의 제조방법.
  23. 제 16 항에 있어서,
    상기 보이드-함유 패턴은, 상기 반도체 기판의 상면에 나란한 평면에서 상기 스크라이브 영역을 따라 서로 이격되어 배치된 복수의 점 패턴들(dotted patterns) 각각을 형성하는 반도체 메모리 장치의 제조방법.
  24. 제 16 항에 있어서,
    상기 보이드-함유 패턴은, 상기 반도체 기판의 상면에 나란한 평면에서 상기 스크라이브 영역을 따라 연속적으로 연장된 폐쇄형(closed shape) 패턴을 형성하는 반도체 메모리 장치의 제조방법.
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