KR20210156055A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 3차원 반도체 메모리 장치는 주변 회로 구조물; 상기 주변 회로 구조물의 상부에 위치하는 셀 어레이 구조물; 상기 셀 어레이 구조물과 상기 주변 회로 구조물을 연결하는 복수의 주변 콘택 비아 구조물들을 포함한다. 상기 복수의 주변 콘택 비아 구조물들은, 상기 주변 회로 구조물 상의 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물 및 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 떨어진 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물을 포함하고, 상기 제2 주변 콘택 비아 구조물의 제2 임계 치수(second critical dimension(CD))와 상기 제1 주변 콘택 비아 구조물의 제1 임계 치수(first critical dimension (CD))의 차이로 정의되는 스큐(skew)는 상기 제2 관통 영역 및 제1 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명의 기술적 사상은 3차원 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 신뢰성(reliability)이 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적을 줄이기가 어렵기 때문에 집적도를 향상시키기가 어렵다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 3차원 반도체 메모리 장치는 신뢰성을 향상시키는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 3차원 반도체 메모리 장치는 주변 회로 구조물; 상기 주변 회로 구조물의 상부에 위치하는 셀 어레이 구조물; 상기 셀 어레이 구조물과 상기 주변 회로 구조물을 연결하는 복수의 주변 콘택 비아 구조물들을 포함한다.
상기 복수의 주변 콘택 비아 구조물들은, 상기 주변 회로 구조물 상의 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물 및 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 떨어진 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물을 포함하고, 상기 제2 주변 콘택 비아 구조물의 제2 임계 치수(second critical dimension(CD))와 상기 제1 주변 콘택 비아 구조물의 제1 임계 치수(first critical dimension (CD))의 차이로 정의되는 스큐(skew)는 상기 제2 관통 영역 및 제1 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있다.
본 발명의 일 실시예에 있어서, 상기 제2 주변 콘택 비아 구조물의 제2 임계 치수와 상기 제2 주변 콘택 비아 구조물의 제1 임계 치수의 차이로 정의되는 스큐(skew)는 제1 임계 치수나 제2 임계 치수를 기준으로 할 때 10% 이하일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 메모리 장치는 주변 회로 구조물; 상기 주변 회로 구조물의 상부에 위치하는 셀 어레이 구조물; 상기 셀 어레이 구조물과 상기 주변 회로 구조물을 연결하는 복수의 주변 콘택 비아 구조물들을 포함한다.
상기 복수의 주변 콘택 비아 구조물들은, 상기 주변 회로 구조물 상의 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물. 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 일측 방향으로 떨어진 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물, 및 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 타측 방향으로 떨어진 제3 관통 영역에 형성된 제3 주변 콘택 비아 구조물을 포함한다.
상기 제1 주변 콘택 비아 구조물, 제2 주변 콘택 비아 구조물 및 제3 주변 콘택 비아 구조물은 각각 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수를 가지며, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들 서로 간의 차이로 정의되는 스큐(skew)는 상기 제1 관통 영역, 제2 관통 영역 및 제3 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있다.
본 발명의 일 실시예에 있어서, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들의 서로간의 차이로 정의되는 스큐(skew)는 상기 제1 임계 치수 내지 제3 임계 치수를 기준으로 할 때 10% 이하일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 메모리 장치는 기판 상에 위치하는 주변 회로 구조물; 상기 주변 회로 구조물 상에 위치하고, 서로 이격된 중간 절연층들을 구비하는 반도체층; 상기 반도체층 및 중간 절연층 상에 에 위치하고, 셀 어레이 영역, 상기 셀 어레이 영역의 일측에 상기 셀 어레이 영역과 연결되는 연장 영역 및, 상기 연장 영역의 일측에 위치하는 주변 영역을 포함하는 셀 어레이 구조물; 및 상기 셀 어레이 구조물 및 중간 절연층을 관통하여 상기 주변 회로 구조물과 전기적으로 연결되는 복수의 주변 콘택 비아 구조물들을 포함한다.
상기 복수의 주변 콘택 비아 구조물들은, 상기 연장 영역에 위치하는 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물. 제1 관통 영역과 일측 방향으로 떨어지고 상기 주변 영역에 위치하는 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물, 및 상기 제1 관통 영역과 타측 방향으로 떨어지고 상기 셀 어레이 영역에 위치하는 제3 관통 영역에 형성된 제3 주변 콘택 비아 구조물을 포함한다.
상기 제1 주변 콘택 비아 구조물, 제2 주변 콘택 비아 구조물 및 제3 주변 콘택 비아 구조물은 각각 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수를 가지며, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들 서로 간의 차이로 정의되는 스큐(skew)는 상기 제1 관통 영역, 제2 관통 영역 및 제3 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있다.
본 발명의 일 실시예 있어서, 상기 제2 임계 치수 및 제3 임계 치수의 차이로 정의되는 스큐(skew)는 상기 제2 임계 치수 또는 제3 임계 치수를 기준으로 할 때 10% 이하일 수 있다.
본 발명의 3차원 반도체 메모리 장치는 주변 콘택 비아 구조물을 영역별로 안정적으로 구비하여 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구성 요소들을 설명하기 위한 블록도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이다.
도 6은 도 5의 I-I'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 7은 도 6의 "EN" 부분의 확대도이다.
도 8은 도 5의 II-II'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 9는 도 5의 III-III'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이다.
도 11은 도 10의 IV-IV'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 12는 도 10의 V-V'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이다.
도 14는 도 13의 VI-VI'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 의한 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 개념적인 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 관통 영역들에 배치될 수 있는 주변 콘택 비아 구조물의 모양을 설명하기 위한 개념적인 단면도이다.
도 17은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 관통 영역들에 배치될 수 있는 주변 콘택 비아 구조물의 모양을 설명하기 위한 개념적인 단면도이다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 주변 콘택 비아 구조물들을 형성하기 위한 마스크 레이아웃을 설명하기 위한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 영역별로 주변 콘택 비아 구조물들의 임계 치수의 차이를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 3차원 반도체 메모리 장치는 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 특성을 갖는다. 그리고, 3차원 반도체 메모리 장치의 예로 낸드 플래시 메모리 소자를 이용하여 설명한다. 이에 따라, 본 발명의 내용은 낸드 플래시 메모리 소자에 바로 적용될 수 있다. 본 발명의 3차원 반도체 메모리 장치는 수직형 비휘발성 메모리 소자라고 칭할 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 회로도이다.
구체적으로, 도 1 및 도 2는 각각 3차원 반도체 메모리 장치(100), 즉 낸드 플래시 메모리 소자의 2차원 및 3차원 회로도일 수 있다. 3차원 반도체 메모리 장치(100)는 N개의 셀 트랜지스터들(M0-Mn)이 직렬로 연결되어 셀 스트링(string, S)을 이루고 있다. 셀 트랜지스터들(M0-Mn)은 메모리 셀들일 수 있다. 단위 셀 스트링들(S)은 비트 라인(bit line, BL0-BLn)과 그라운드 선택 라인(ground selecting line, GSL) 사이에 병렬로 연결되어 있을 수 있다.
3차원 반도체 메모리 장치(100)는 셀 트랜지스터들(M0-Mn)이 직렬로 연결된 셀 스트링들(S)과, 셀 트랜지스터들(M0-Mn)을 선택하기 위한 수단인 워드라인들(WL0 내지 WLn)과, 워드 라인들(WL0 내지 WLn)을 구동하는 로우 디코더(2)를 포함할 수 있다.
3차원 반도체 메모리 장치(100)는 셀 스트링들(S)의 일측에 연결되고 스트링 선택 트랜지스터들(ST1)이 연결된 스트링 선택 라인(SSL)과, 스트링 선택 트랜지스터들(ST1)의 드레인과 연결된 비트 라인들(BL0-BLn)과, 셀 스트링들(S)의 타측에 연결되고 그라운드 선택 트랜지스터들(ST2)이 연결된 그라운드 선택라인(GSL)이 포함되어 있다. 그리고, 3차원 반도체 메모리 장치(100)는 그라운드 선택 트랜지스터들(ST2)의 소오스에 공통 소오스 라인(CSL)이 연결되어 있다.
3차원 반도체 메모리 장치(100)는 셀 스트링들(S)과 상하에 연결된 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)를 포함하여 단위 스트링(US)을 구성할 수 있다. 도 1 및 2에서는 셀 스트링(S)에 하나의 스트링 선택 트랜지스터(ST1) 및 하나의 그라운드 선택 트랜지스터(ST2)가 연결되어 단위 스트링(US)을 구성하는 것으로 도시되었으나, 스트링 선택 트랜지스터(ST1)가 두 개 이상으로 형성될 수도 있고, 그라운드 선택 트랜지스터(ST2)도 두 개 이상 형성될 수도 있다.
하나의 셀 스트링(S) 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들(M0-Mn)이 형성될 수 있다. 하나의 셀 스트링(S)에 2개, 4개, 8개, 16개 정도의 셀 트랜지스터들(M0-Mn)이 직렬 연결될 수 있다. 도 1 및 도 2에서는 편의상 셀 트랜지스터들(M0-Mn) 및 워드 라인들(WL0 내지 WLn)중 4개만 도시한다.
도 2에서, X 방향(제1 방향)은 워드 라인들(WL0 내지 WLn)이 연장되는 방향, 즉 워드 라인 방향일 수 있다. X 방향(제1 방향)과 수직한 Y 방향(제2 방향)은 비트 라인(BL0-BLn)이 연장되는 방향, 즉 비트 라인 방향일 수 있다. Z 방향(제3 방향)은 워드 라인들(WL0 내지 WLn) 및 비트 라인들(BL0-BLn)에 의해 이루어진 평면 상에 수직한 방향일 수 있다. X 방향 및 Y 방향은 각각 후술하는 바와 같이 구조적으로 기판(도 6, 8, 9의 50)이나 반도체층(도 6, 8, 9의 103)의 표면과 평행한 제1 및 제2 수평 방향일 수 있고, Z 방향은 기판(도 6, 8, 9의 50)이나 반도체층(도 6, 8, 9의 103)의 표면에 수직한 수직 방향일 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구성 요소들을 설명하기 위한 블록도이다.
구체적으로, 3차원 반도체 메모리 장치(100)는 셀 어레이(cell array, 1) 및 주변 회로(peripheral circuit, 2, 3, 4)를 포함할 수 있다. 주변 회로(2, 3, 4)는 로우 디코더(row decoder, 2), 페이지 버퍼(page buffer, 3) 및 컬럼 디코더(column decoder, 4)를 포함할 수 있다.
셀 어레이(1)는 복수개의 메모리 셀들로 구성된 3차원 셀 어레이일 수 있다. 셀 어레이(1)는 앞서 도 1 및 도 2에서 설명한 바와 같이 셀 트랜지스터들(M0-Mn)로 구성된 메모리 셀들, 및 셀 트랜지스터들(M0-Mn)로 구성된 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들(WL0 내지 WLn) 및 비트 라인들(BL0-BLn)을 포함할 수 있다. 일 실시예에서, 셀 어레이(1)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0-BLKn)을 포함할 수 있다.
로우 디코더(2)는 셀 어레이(1)의 워드 라인들(도 1 및 도 2의 WL0 내지 WLn)을 선택하는 역할을 수행한다. 로우 디코더(2)는 어드레스 정보에 따라 셀 어레이(1)의 메모리 블록들(BLK0-BLKn)중 하나를 선택하고, 선택된 메모리 블록(BLK0-BLKn중 하나)의 워드 라인들(도 1 및 도 2의 WL0 내지 WLn)중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(3)는 셀 트랜지스터들(도 1의 M0-Mn)로 구성된 메모리 셀들에 정보를 기입하거나, 셀 트랜지스터들(도 1의 M0-Mn)로 구성된 메모리 셀들에 저장된 정보를 판독하는 기능을 수행한다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더(4)는 셀 어레이(1)의 비트 라인들(도 1 및 도 2의 BL0-BLn)과 연결될 수 있다. 칼럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
구체적으로, 3차원 반도체 메모리 장치(100)는 주변 회로 구조물(PS) 및 셀 어레이 구조물(CS)를 포함할 수 있다. 주변 회로 구조물(PS) 상에 셀 어레이 구조물(CS)이 적층될 수 있다. 주변 회로 구조물(PS)와 셀 어레이 구조물(CS)은 평면적 관점에서 오버랩될 수 있다.
셀 어레이 구조물(CS)는 셀 어레이(도 3의 1)을 포함할 수 있다. 셀 어레이 구조물(CS)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0-BLKn, n은 양의 정수)을 포함할 수 있다. 메모리 블록들(BLK0-BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 셀 어레이(도 3의 1)를 포함할 수 있다.
셀 어레이(도 3의 1)는 도 1 및 도 2에서 설명한 바와 같이 3차원적으로 배열된 복수의 셀 트랜지스터들(도 1의 M0-Mn)로 구성된 메모리 셀들, 메모리 셀들)과 전기적으로 연결된 복수개의 워드 라인들(WL0-WLn) 및 비트 라인들(BL0-BL2)을 포함할 수 있다.
주변 회로 구조물(PS)는 셀 어레이(1)를 제어하는 주변 회로를 포함할 수 있다. 주변 회로 구조물(PS)는 도 3에 도시한 바와 같이 로우 디코더(2), 페이지 버퍼(3), 및 칼럼 디코더(4)중 적어도 하나를 포함하며, 이외에도 메모리 블록들(BLK0-BLKn)을 제어하기 위한 제어 회로를 포함할 수 있다.
이하에서는 본 발명의 일 실시예들에 따른 3차원 반도체 메모리 장치의 다양한 레이아웃도들 및 그 구조들을 설명한다. 이하 설명하는 레이아웃 및 구조의 실시예들은 독립적으로 또는 조합하여 3차원 메모리 장치를 구현할 수 있다. 이하 설명하는 레아아웃도들이 본원 발명을 제한하는 것은 아니며, 동일하거나 유사한 참조번호는 동일한 부재 또는 유사한 부재를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이고, 도 6은 도 5의 I-I'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 7은 도 6의 "EN" 부분의 확대도이고, 도 8은 도 5의 II-II'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 9는 도 5의 III-III'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
구체적으로, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치(100)는 기판(50) 상에 주변 회로 구조물(80)이 배치될 수 있다. 주변 회로 구조물(80)은 도 4의 주변 회로 구조물(PS)에 해당할 수 있다. 기판(50)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 기판(50)은 하부 기판이라 칭할 수 있다. 예를 들어, 기판(50)은 단결정 실리콘 기판일 수 있다. 주변 회로 구조물(80)은 도 3에서 설명한 로우 디코더(2), 페이지 버퍼(3), 및 컬럼 디코더(4)중 적어도 하나를 포함할 수 있다.
주변 회로 구조물(80)은 주변 트랜지스터들(PTR), 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있는 주변 배선 구조물(66), 및 주변 트랜지스터들(PTR) 및 주변 배선 구조물(66)을 덮는 하부 절연층(70)을 포함할 수 있다. 하부 절연층(70)은 실리콘 산화층으로 형성될 수 있다. 주변 트랜지스터들(PTR)은 기판(50)에서 필드 영역들(55f)에 의해 한정될 수 있는 활성 영역들 (55a)과, 활성 영역들(55a) 상에 형성되는 주변 게이트들(PG)을 포함할 수 있다. 주변 배선 구조물(66)은 하부 주변 배선들(62) 및 하부 주변 배선들(62) 상의 상부 주변 배선들(64)을 포함할 수 있다.
상부 주변 배선들(64) 및 하부 주변 배선들(62)은 텅스텐 또는 구리 등과 같은 금속성 물질로 형성될 수 있다. 일부 실시예에서, 상부 주변 배선들(64)은 하부 주변 배선들(62)의 두께보다 큰 두께를 가질 수 있다. 주변 회로 구조물(80) 상에 반도체층(103)이 배치될 수 있다. 일부 실시예에서, 반도체층(103)은 실리콘층이나 폴리실리콘층일 수 있다. 일부 실시예에서, 반도체층(103)은 상부 기판이라 칭할수 있다. 반도체층(103)은 서로 이격된 복수개의 중간 절연층들(104)를 포함할 수 있다. 중간 절연층들(104)은 반도체층(103)을 패터닝하여 개구부를 형성한 후, 개구부 내에 절연층을 매립하여 형성할 수 있다. 중간 절연층들(104)은 실리콘 산화물로 형성될 수 있다.
반도체층(103) 및 중간 절연층들(104) 상에 적층 구조물(173)이 배치될 수 있다. 적층 구조물(173)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)을 포함할 수 있다. 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 제1 영역(A1) 내에서 수직 방향(Z)으로 서로 이격되면서 적층되고, 제1 영역(A1)으로부터 제2 영역(A2) 내로 제1 수평 방향(X)으로 연장되어 계단 모양으로 배열되는 패드 영역들(P)을 포함할 수 있다. 패드 영역들(P)은 도면에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다.
수직 방향(Z)은 반도체층(103)의 상부면(103s)과 수직한 방향일 수 있고, 제1 수평 방향(X)은 반도체층(103)의 상부면(103s)과 평행 또는 수평한 방향일 수 있다. 일부 실시예에서, 제1 영역(A1)은 도 2 및 도 3에서 설명한 셀 어레이(1)가 위치하는 셀 어레이 영역일 수 있다.
일부 실시예에서, 제2 영역(A2)은 제1 영역(A1)의 어느 한 측 또는 양 측에 위치할 수 있다. 예컨대, 제2 영역(A2)는 제1 영역(A1)의 우측 및 좌측에 각각 위치할 수 있다. 제2 영역(A2)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)이 제1 영역(A1)으로부터 연장되어 패드 영역들(P)이 형성되는 영역일 수 있다. 제2 영역(A2)은 셀 어레이 영역(즉, 제1 영역(A1))과 전기적으로 연결되는 연장 영역(extended region)일 수 있다. 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)이 형성되지 않는 반도체층(103) 상의 제3 영역(B)은 주변 영역으로 지칭할 수 있다.
게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 하부 게이트 수평 패턴(170L), 하부 게이트 수평 패턴(170L) 상의 상부 게이트 수평 패턴(170U), 하부 게이트 수평 패턴(170L)과 상부 게이트 수평 패턴(170U) 사이의 중간 게이트 수평 패턴들(170M1, 170M2)을 포함할 수 있다. 도 8에서는 편의상 중간 게이트 수평 패턴들(170M1, 170M2)을 각각 4개 적층하여 도시하였으나, 필요에 따라서 수십개 또는 수백개 적층될 있다.
게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 제1 영역(A1) 내에 배치되며 제1 영역(A1)으로부터 제2 영역(A2) 내로 연장될 수 있다. 패드 영역들(P)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)중에서 상대적으로 상부에 위치하는 수평 패턴들과 중첩하지 않는 영역으로 정의할 수 있다.
일부 실시예에서, 패드 영역들(P)은 도 8에 도시한 바와 같이 제1 수평 방향(X)으로 보았을 때, 제1 영역(A1)으로부터 멀어지면서 복수개의 계단들이 차례로 배열되는 형태로 구성될 수 있다. 패드 영역들(P)는 도 9에서와 같이 제2 수평 방향(Y)으로 보았을 때, 어느 하나의 분리 구조물(184)을 기준으로 하여 양측으로 계단들이 배열되는 형태로 구성될 수 있다. 제2 수평 방향(Y)은 반도체층(103)의 상부면(103s)과 평행 또는 수평하며 제1 수평 방향(X)과 수직할 수 있다. 패드 영역들(P)은 도 8 및 도 9에 도시되는 계단 모양뿐만 아니라 다양한 형태로 변형되어 배열될 수 있다.
중간 게이트 수평 패턴들(170M1, 170M2)은 제1 중간 게이트 수평 패턴들(170M1) 및 제1 중간 게이트 수평 패턴들(170M1) 상의 제2 중간 게이트 수평 패턴들(170M2)을 포함할 수 있다. 일부 실시예에서, 도 8에 도시한 바와 같이 중간 게이트 수평 패턴들(170M1, 170M2)의 중간 부분, 즉 제1 중간 게이트 수평 패턴들(170M1) 및 제2 중간 게이트 수평 패턴들(170M2)이 접하는 부분에서 제1 수평 방향(X)의 폭을 서로 다르게 구성하였으나, 동일하게 구성할 수도 있다. 제1 영역(A1) 및 제2 영역(A2)에서 상부 게이트 수평 패턴들(170U)는 제2 수평 방향(Y방향)으로 절연성 패턴(133)에 의해 분리될 수 있다. 절연성 패턴(133)은 실리콘 산화물로 형성될 수 있다.
게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 게이트 전극들일 수 있다. 하부 게이트 수평 패턴(170L)은 도 2에서 설명한 접지 선택 라인(GSL)일 수 있다. 상부 게이트 수평 패턴(170U)은 도 2에서 설명한 스트링 선택 라인(SSL)일 수 있다. 일부 실시예에서, 중간 게이트 수평 패턴들(170M1, 170M2)은 도 1 및 도 2에서 설명한 워드라인(WL)들일 수 있다.
적층 구조물(173)은 층간 절연층들(112)을 포함할 수 있다. 층간 절연층들(112)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 교대로 반복적으로 적층될 수 있다. 예를 들어, 각각의 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 하부에 층간 절연 층들(112)이 배치될 수 있다. 층간 절연층들(112)은 실리콘 산화물로 형성될 수 있다.
제1 영역(A1), 제2 영역(A2) 및 제3 영역(B) 상에 제1 상부 절연층(120) 및 제2 상부 절연층(125, 125')이 배치될 수 있다. 제1 상부 절연층(120) 및 제2 상부 절연층(125, 125')은 실리콘 산화물로 형성될 수 있다. 제1 및 제2 상부 절연층들(120, 125, 125')은 상부면이 동일 평면을 가질 수 있다.
제1 상부 절연층(120)은 제1 영역(A1) 내에 배치될 수 있고, 제2 상부 절연층(125, 125')은 제1 영역(A1) 이외의 영역, 즉 제2 영역(A2) 및 제3 영역(B) 내에 배치될 수 있다. 제1 영역(A1) 내의 적층 구조물(173)은 제1 상부 절연층(120)에 의해 덮일 수 있고, 제2 영역(A2) 내의 적층 구조물(173)은 제2 상부 절연층(125', 125)에 의해 덮일 수 있다. 제3 영역(A3) 상에는 제2 상부 절연층(125)만이 덮여 있다.
제2 영역(A2) 내에서, 제2 상부 절연층(125') 및 몰드 구조물(112', 114')를 포함하는 제1 관통 영역(320)이 배치될 수 있다. 광의적으로 제1 관통 영역(320)은 중간 절연층(104)을 포함할 수 있다. 몰드 구조물(112', 114')은 층간 절연층(112') 및 몰드 절연층(114)을 포함할 수 있다. 제1 관통 영역(320) 내의 제1 주변 콘택 비아 구조물(183a)은 제2 상부 절연층(125'), 몰드 구조물(112', 114') 및 중간 절연층(104)을 관통하며 수직 방향(Z)으로 연장될 수 있다. 제1 관통 영역(320)은 실리콘 산화물을 포함할 수 있다. 제1 관통 영역(320) 내의 제2 상부 절연층(125')의 두께는 T1일 수 있다.
제1 및 제2 상부 절연층들(120, 125. 125') 상에 복수의 캐핑 절연층들이 배치될 수 있다. 복수의 캐핑 절연층들은 차례로 적층되는 제1 캐핑 절연층(148, 148'), 제2 캐핑 절연층(185) 및 제3 캐핑 절연층(187)을 포함할 수 있다. 제1 내지 제3 캐핑 절연 층들(148, 148', 185, 187)의 각각은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 광의적으로 제1 관통 영역(320)은 층간 절연층(112'), 몰드 절연층(114), 제2 상부 절연층(125') 및 제1 캐핑 절연층(148')을 포함할 수 있다.
제1 영역(A1) 내에서, 적층 구조물(173)을 관통하는 수직 채널 구조물들(146c)이 배치될 수 있다. 수직 채널 구조물들(146c)은 적층 구조물(173)을 관통하며 수직 방향(Z)으로 연장되어 제1 상부 절연층(120)을 관통할 수 있다. 상부 주변 배선(64)의 제1 주변 패드 부분(64a) 상에 제1 주변 콘택 비아 구조물(183a)이 배치될 수 있다.
제1 관통 영역(320) 내에 배치되는 제1 주변 콘택 비아 구조물(183a)은 상부 주변 배선(64)의 제1 주변 패드 부분(64a)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 반도체층(103), 몰드 구조물(112', 114'), 제2 상부 절연층(125') 및 제1 캐핑 절연층(148')을 차례로 관통할 수 있다.
제3 영역(B) 내에서 제2 상부 절연층(125)을 포함하는 제2 관통 영역(322)이 배치될 수 있다. 제2 관통 영역(322)은 제1 관통 영역(320)과 제1 수평 방향으로 떨어져 배치될 있다. 제2 관통 영역(322) 내에 배치된 제2 주변 콘택 비아 구조물(183b)은 제2 상부 절연층(125) 및 중간 절연층(104)을 관통하며 수직 방향(Z)으로 연장될 수 있다. 제2 관통 영역(322) 내의 제2 상부 절연층(125)의 두께는 앞서 T1보다 큰 T2일 수 있다. 제2 관통 영역(320)은 실리콘 산화물을 포함할 수 있다.
앞서 설명한 바와 같이 제2 관통 영역(320) 내에 제2 주변 콘택 비아 구조물(183b)이 배치될 수 있다. 제2 주변 콘택 비아 구조물(183b)은 상부 주변 배선(64)의 제2 주변 패드 부분(64b) 상에 배치될 수 있다. 제2 주변 콘택 비아 구조물(183b)은 상부 주변 배선(64)의 제2 주변 패드 부분(64b)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 중간 절연층(104), 제2 상부 절연층(125) 및 제1 캐핑 절연층(148)을 차례로 관통할 수 있다.
제1 주변 콘택 비아 구조물(183a) 및 제2 주변 비아 콘택 구조물(183b)은 서로 동일한 단면 구조 및 서로 동일한 평면 모양을 가질 수 있다. 예를 들어, 제1 주변 콘택 비아 구조물(183a) 및 제2 주변 콘택 비아 구조물(183b)의 각각은 관통 비아(through via, 180) 및 관통 비아(180)의 측면을 둘러싸는 콘택 스페이서(157)를 포함할 수 있다. 관통 비아(180)는 도전성 기둥일 있다. 관통 비아(180)는 TiN 등과 같은 금속 질화물 및/또는 텅스텐 등과 같은 금속으로 형성될 수 있다. 콘택 스페이서(157)는 실리콘 산화물로 형성될 수 있다.
제1 주변 콘택 비아 구조물(183a) 및 제2 주변 콘택 비아 구조물(183b)은 상부면이 동일 평면을 가질 수 있다. 제1 주변 콘택 비아 구조물(183a) 및 제2 주변 콘택 비아 구조물(183b)의 상면들은 반도체층(103)의 상부면(103s)으로부터의 높이가 서로 동일할 수 있다.
제1 주변 콘택 비아 구조물(183a)는 제1 주변 콘택홀(150a) 내에 위치할 수 있다. 제1 주변 콘택홀(150a)은 제1 관통 영역(320)을 구성하는 제1 캐핑 절연층(148') 및 제2 상부 절연층(125')과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다. 제2 주변 콘택 비아 구조물(183b)는 제2 주변 콘택홀(150b) 내에 위치할 수 있다. 제2 주변 콘택홀(150b)은 제2 관통 영역(322)을 구성하는 제1 캐핑 절연층(148) 및 제2 상부 절연층(125)과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다.
제1 주변 콘택홀(150a) 및 제2 주변 콘택홀(153b)는 제조공정상 동시에 형성할 수 있다. 본 발명은 제1 주변 콘택홀(150a) 및 제2 주변 콘택홀(153b) 내에 각각 형성되는 제1 주변 콘택 비아 구조물(183a) 및 제2 주변 콘택 비아 구조물(183b)의 임계 치수들(critical dimension)의 차이로 정의되는 스큐(skew)를 제1 관통 영역(320) 및 제2 관통 영역(322)을 구성하는 물질층들에 따라 서로 다르게 구성한다.
다시 말해, 본 발명은 제2 주변 콘택 비아 구조물(183b)의 제2 임계 치수(second critical dimension(CD), CD2)와 제1 주변 콘택 비아 구조물(183a)의 제1 임계 치수(first critical dimension (CD), CD1)의 차이로 정의되는 스큐(skew)를 제1 임계 치수나 제2 임계 치수를 기준으로 할 때 10% 이하로 조절한다. 이렇게 할 경우, 본 발명의 3차원 반도체 메모리 장치(100)의 신뢰성을 향상시킬 수 있다. 임계 치수와 관련한 내용은 후에 보다 더 자세하게 설명한다.
한편, 제1 영역(A1) 내에서, 적층 구조물(173)을 관통하는 수직 채널 구조물들(146c)이 배치될 수 있다. 수직 채널 구조물(146c)은 하부 수직 영역(146L), 하부 수직 영역(146L) 상의 상부 수직 영역(146U), 및 상기 하부 수직 영역(146L)과 상기 상부 수직 영역(146U) 사이의 폭 변동 영역(146V)을 포함할 수 있다.
각각의 상기 하부 수직 영역(146L) 및 상부 수직 영역(146U)은 상기 상부 기판(103)의 상기 상부면(103s)으로부터 수직 방향(Z)으로 멀어질수록 폭이 증가하는 경향을 가질 수 있다. 따라서, 하부 수직 영역(146L)의 상부 영역은 상부 수직 영역(146U)의 하부 영역 보다 큰 폭을 가질 수 있다. 폭 변동 영역(146V)은 하부 수직 영역(146L)의 상부영역의 상대적으로 큰 폭에서 상기 상부 수직 영역(146U)의 하부 영역의 상대적으로 작은 폭으로 변화하는 영역일 수 있다.
상기 수직 채널 구조물(146c)은 채널 반도체층(140) 및 채널 반도체 층(140)과 적층 구조물(173) 사이에 배치되는 게이트 유전체 구조물(138)을 포함할 수 있다. 게이트 유전체 구조물(138)은 터널 유전체층(138a), 정보 저장층(138b) 및 블로킹 유전체층(138c)을 포함할 수 있다. 터널 유전체층(138a)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 블로킹 유전체층(138c)은 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 정보 저장 층(138b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
수직 채널 구조물들(146c)은 적층 구조물(173)을 관통하며, 수직 방향(Z)으로 연장되어 제1 상부 절연층(120)을 관통할 수 있다. 반도체층(103) 상에 분리 구조물들(184)이 배치될 수 있다. 일부 실시예에서, 분리 구조물들(184)은 적층 구조물(173)을 관통할 수 있다.
분리 구조물들(184)은 제1 영역(A1) 내에서 적층 구조물(173)을 관통하며 수직 방향(Z)으로 연장되어 제1 상부 절연층(120) 및 제1 캐핑 절연층(148)을 관통할 수 있다. 분리 구조물들(184)은 제1 수평 방향(X)으로 연장되어 적층 구조물(173)을 제2 수평 방향(Y)으로 분리 또는 이격시킬 수 있다.
제1 영역(A1) 및 제2 영역(A2)을 가로지르는 분리 구조물들(184) 사이에서, 적층 구조물(173)은 제2 영역(A2) 내의 제1 관통 영역(320)에 의해 완전히 절단되지 않고 제1 관통 영역(320) 주위의 연결 영역(173i)을 통하여 연속적으로 이어질 수 있다. 예를 들어, 제2 영역(A2) 내에서 패드 영역들을 갖는 게이트 수평 패턴들, 즉 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2) 및 하부 게이트 수평 패턴(170L)은 패드 영역들(P)로부터 제1 관통 영역(320) 주위, 즉 연결 영역(173i)을 지나서 제1 영역(A1) 내로 연속적으로 연장될 수 있다.
분리 구조물들(184)의 각각은 분리 코어 패턴(181) 및 분리 코어 패턴(181)의 측면 상의 분리 스페이서(175)를 포함할 수 있다. 분리 코어 패턴(181)은 도전성 물질로 형성될 수 있다. 일 실시예에서, 분리 코어 패턴(181)은 공통 소스 라인일 수도 있다. 분리 스페이서(175)는 절연성 물질로 형성될 수 있다. 예를 들어, 분리 스페이서(175)는 실리콘 산화물로 형성될 수 있다.
적층 구조물(173)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 상부면 및 하부면을 덮으며, 일부 측면으로 연장될 수 있는 유전체층(168)을 포함할 수 있다. 유전체층(168)은 알루미늄 산화물 등과 같은 고유전체(high-k dielectric)으로 형성될 수 있다.
수직 채널 구조물들(146c) 상의 비트 라인 콘택 플러그들(191), 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 패드 영역들(P) 상의 게이트 콘택 플러그들(189), 제1 주변 콘택 비아 구조물(183a) 상의 제1 주변 콘택 플러그(192a) 및 제2 주변 콘택 구조물(183b) 상의 제2 주변 콘택 플러그(192b)가 배치될 수 있다. 제3 캐핑 절연층(187) 상에 비트 라인들(193b), 스트링 선택 게이트 연결 배선(193s), 워드 라인 연결 배선들(193w), 접지 선택 게이트 연결 배선(193g), 제1 주변 연결 배선(194a), 및 제2 주변 연결 배선(194b)이 배치될 수 있다.
비트 라인들(193b)은 비트 라인 콘택 플러그들(191)을 통하여 수직 채널 구조물들(146c)과 전기적으로 연결될 수 있다. 스트링 선택 게이트 연결 배선(193s)은 상부 게이트 수평 패턴(170U)의 패드 영역(P) 상의 게이트 콘택 플러그(189)를 통하여 상부 게이트 수평 패턴(170U)과 전기적으로 연결될 수 있다.
워드 라인 연결 배선들(193w)은 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2) 상의 게이트 콘택 플러그들(189)을 통하여 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2)과 전기적으로 연결될 수 있다. 접지 선택 게이트 연결 배선(193g)은 하부 게이트 수평 패턴(170L)의 패드 영역(P) 상의 게이트 콘택 플러그(189)를 통하여 하부 게이트 수평 패턴(170L)과 전기적으로 연결될 수 있다.일부 실시예에서, 상부 게이트 수평 패턴(170U)에 연결되는 게이트 콘택 플러그(189)는 더미 게이트 콘택 플러그(189d)일 수 있다.
제1 주변 연결 배선(194a)은 스트링 선택 라인 연결 배선(193s) 및 워드라인 연결 배선들(193w)중 적어도 일부와 연결될 수 있다. 제2 주변 연결 배선(194b)은 접지 선택 라인 연결 배선(193g) 및 워드 라인 연결 배선들(193w)중 적어도 일부와 연결될 수 있다. 워드 라인 연결 배선들(193w)은 제1 주변 연결 배선(194a) 및 제2 주변 연결 배선(194b)을 통하여 주변 회로 구조물(80)에 연결될 수 있다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이고, 도 11은 도 10의 IV-IV'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 12는 도 10의 V-V'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
구체적으로, 3차원 반도체 메모리 장치(100-1)은 도 5 내지 도 9의 3차원 반도체 메모리 장치(100)과 비교할 때 제1 영역(A1)에 제3 관통 영역(420)이 더 형성된 것을 제외하고는 동일할 수 있다. 도 10 내지 도 12에서, 도 5 내지 도 9에서 설명한 내용은 동일하므로 간단히 설명하거나 생략한다.
3차원 반도체 메모리 소자(100-1)은 제1 영역(A1) 내에 제3 관통 영역(420)이 배치될 수 있다. 제3 관통 영역(420)은 제1 상부 절연층(120') 및 몰드 구조물(112', 114')을 포함할 수 있다. 제3 관통 영역(420)은 중간 절연층(104)를 포함할 수 있다. 몰드 구조물(112', 114')은 층간 절연층(112') 및 몰드 절연층(114')을 포함할 수 있다. 광의적으로, 제3 관통 영역(420)은 제1 캡핑 절연층(148')을 포함할 수 있다.
제3 관통 영역(420) 내에는 제3 주변 콘택 비아 구조물(183c)이 배치될 수 있다. 제3 주변 콘택 비아 구조물(183c)는 상부 주변 배선(64)의 제3 주변 패드 부분(64c) 상에 배치될 수 있다. 제3 주변 콘택 비아 구조물(183c)은 상부 주변 배선(64)의 제3 주변 패드 부분(64c)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 중간 절연층(104), 제1 상부 절연층(120') 및 제1 캐핑 절연층(148')을 차례로 관통할 수 있다.
제1 관통 영역(320)은 앞서 설명한 바와 같이 제2 영역(A2)에 배치될 수 있다. 제2 관통 영역(320)은 제2 영역(A2) 내에서, 제2 상부 절연층(125'), 몰드 구조물(112', 114') 및 중간 절연층(104)을 관통하여 수직 방향으로 연장될 수 있다. 몰드 구조물(112', 114')은 층간 절연층(112') 및 몰드 절연층(114)을 포함할 수 있다.
제1 관통 영역(320) 내에 제1 주변 콘택 비아 구조물(183a)이 배치될 수 있다. 제1 주변 콘택 비아 구조물(183a)은 상부 주변 배선(64)의 제1 주변 패드 부분(64a)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 중간 절연층(104), 몰드 구조물(112', 114'), 제2 상부 절연층(125') 및 제1 캐핑 절연층(148')을 차례로 관통할 수 있다.
제3 주변 콘택 비아 구조물(183c) 및 제1 주변 콘택 비아 구조물(183a)은 상부면이 동일 평면을 가질 수 있다. 제3 주변 콘택 비아 구조물(183c) 및 제1 주변 콘택 비아 구조물(183a)의 상면들은 반도체층(103)의 상부면(103s)으로부터의 높이가 서로 동일할 수 있다.
제3 주변 콘택 비아 구조물(183c)는 제3 주변 콘택홀(150c) 내에 위치할 수 있다. 제3 주변 콘택홀(150c)은 제3 관통 영역(420)을 구성하는 제1 캐핑 절연층(148'), 제1 상부 절연층(120') 및 몰드 구조물(112'. 114')과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다.
앞서 설명한 바와 같이 제1 주변 콘택 비아 구조물(183a)는 제1 주변 콘택홀(150a) 내에 위치할 수 있다. 제1 주변 콘택홀(150a)은 제1 관통 영역(320)을 구성하는 제1 캐핑 절연층(148'), 제2 상부 절연층(125') 및 몰드 구조물(112, 114')과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다.
제3 주변 콘택홀(150c) 및 제1 주변 콘택홀(150a)는 제조공정상 동시에 형성할 수 있다. 본 발명은 제3 주변 콘택홀(150c) 및 제1 주변 콘택홀(153a) 내에 각각 형성되는 제3 주변 콘택 비아 구조물(183c) 및 제1 주변 콘택 비아 구조물(183a)의 임계 치수들(critical dimension)의 차이로 정의되는 스큐(skew)를 제3 관통 영역(420) 및 제1 관통 영역(320)을 구성하는 물질층들에 따라 서로 다르게 구성한다.
다시 말해, 본 발명은 제3 주변 콘택 비아 구조물(183c)의 제3 임계 치수(third critical dimension(CD), CD3)와 제1 주변 콘택 비아 구조물(183a)의 제1 임계 치수(first critical dimension (CD), CD1)의 차이로 정의되는 스큐(skew)를 제1 임계 치수나 제3 임계 치수를 기준으로 할 때 10% 이하로 조절한다. 이렇게 할 경우, 본 발명의 3차원 반도체 메모리 장치(100-1)의 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 개념적인 평면도이고, 도 14는 도 13의 VI-VI'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
구체적으로, 3차원 반도체 메모리 장치(100-2)은 도 5 내지 도 9의 3차원 반도체 메모리 장치(100)과 비교할 때 제1 수평 방향(X 방향)으로 제2 영역(A2)의 중간 부분에 제1 관통 영역(320')이 더 형성된 것을 제외하고는 동일할 수 있다. 도 13 및 도 14에서, 도 5 내지 도 9에서 설명한 내용은 동일하므로 간단히 설명하거나 생략한다.
3차원 반도체 메모리 소자(100-2)은 제1 수평 방향(X 방향)으로 제2 영역(A2)의 중간 부분에 제1 관통 영역(320')이 배치될 수 있다. 제1 관통 영역(320')은 제2 상부 절연층(125') 및 몰드 구조물(112', 114')을 포함할 수 있다. 광의적으로 제1 관통 영역(320')은 중간 절연층(104)를 포함할 수 있다. 제1 관통 영역(320') 내의 제2 상부 절연층(125')의 두께는 T3일 수 있다.
제2 상부 절연층(125')의 두께(T3)는 앞서 도 8의 제1 관통 영역(320) 내의 제2 상부 절연층(125')의 두께(T1)보다 크고 제2 관통 영역(322)의 두께(T2)보다 작을 수 있다. 제2 상부 절연층(125')의 두께(T3)는 제1 수평 방향(X 방향)으로 제2 영역(A2) 내의 제1 관통 영역(320')의 위치에 따라 달라질 수 있다. 몰드 구조물(112', 114')은 층간 절연층(112') 및 몰드 절연층(114')을 포함할 수 있다. 광의적으로, 제1 관통 영역(320')은 제1 캡핑 절연층(148')을 관통하는 영역일 수 있다.
제1 관통 영역(320') 내에는 제1 주변 콘택 비아 구조물(183a')이 배치될 수 있다. 제1 주변 콘택 비아 구조물(183a')는 상부 주변 배선(64)의 제1 주변 패드 부분(64a) 상에 배치될 수 있다. 제1 주변 콘택 비아 구조물(183a')은 상부 주변 배선(64)의 제1 주변 패드 부분(64a)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 중간 절연층(104), 몰드 구조물(112', 114'), 제1 상부 절연층(125') 및 제1 캐핑 절연층(148')을 차례로 관통할 수 있다.
제2 관통 영역(322)은 앞서 설명한 바와 같이 제3 영역(B)에 배치될 수 있다. 제3 관통 영역(322) 내의 제2 주변 콘택 비아 구조물(183b)은 제3 영역(B) 내에서, 제2 상부 절연층(125)을 관통하여 수직 방향으로 연장될 수 있다.
제2 관통 영역(322) 내에 제2 주변 콘택 비아 구조물(183b)이 배치될 수 있다. 제2 주변 콘택 비아 구조물(183b)은 상부 주변 배선(64)의 제2 주변 패드 부분(64b)과 접촉하며, 수직 방향(Z)으로 연장되어 하부 절연층(70), 중간 절연층(104), 제2 상부 절연층(125) 및 제1 캐핑 절연층(148)을 차례로 관통할 수 있다.
제1 주변 콘택 비아 구조물(183a') 및 제2 주변 콘택 비아 구조물(183b)은 상부면이 동일 평면을 가질 수 있다. 제1 주변 콘택 비아 구조물(183a') 및 제2 주변 콘택 비아 구조물(183b)의 상면들은 반도체층(103)의 상부면(103s)으로부터의 높이가 서로 동일할 수 있다.
제1 주변 콘택 비아 구조물(183a')는 제1 주변 콘택홀(150a') 내에 위치할 수 있다. 제2 주변 콘택홀(150b)은 제2 관통 영역(322)을 구성하는 제1 캐핑 절연층(148'), 제2 상부 절연층(125)과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다.
앞서 설명한 바와 같이 제1 주변 콘택 비아 구조물(183a')는 제1 주변 콘택홀(150a') 내에 위치할 수 있다. 제1 주변 콘택홀(150a')은 제1 관통 영역(320)을 구성하는 제1 캐핑 절연층(148'), 제2 상부 절연층(125') 및 몰드 구조물(112, 114')과, 중간 절연층(104) 및 하부 절연층(70)을 선택적으로 식각하여 형성할 수 있다.
제1 주변 콘택홀(150a') 및 제2 주변 콘택홀(150b)는 제조공정상 동시에 형성할 수 있다. 본 발명은 제1 주변 콘택홀(150a') 및 제2 주변 콘택홀(150b) 내에 각각 형성되는 제1 주변 콘택 비아 구조물(183a') 및 제2 주변 콘택 비아 구조물(183b)의 임계 치수들(critical dimension)의 차이로 정의되는 스큐(skew)를 제1 관통 영역(320') 및 제2 관통 영역(3220)을 구성하는 물질층들에 따라 서로 다르게 구성한다.
다시 말해, 본 발명은 제1 주변 콘택 비아 구조물(183a')의 제1 임계 치수(third critical dimension(CD), CD1')와 제2 주변 콘택 비아 구조물(183b)의 제2 임계 치수(first critical dimension (CD), CD2)의 차이로 정의되는 스큐(skew)를 제1 임계 치수나 제2 임계 치수를 기준으로 할 때 10% 이하로 조절한다. 이렇게 할 경우, 본 발명의 3차원 반도체 메모리 장치(100-2)의 신뢰성을 향상시킬 수 있다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 의한 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 개념적인 단면도들이다.
구체적으로, 도 15a 내지 도 15c는 주변 콘택 비아 구조물들(183a, 183a', 183a'', 183b, 183c)의 형성 과정을 설명하기 위하여 제공되는 것이며, 수직 채널 구조물들 등은 편의상 도시하지 않는다.
도 15a를 참조하면, 기판(50) 상에 주변 회로 구조물(80)을 형성한다. 기판(50)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(B)을 포함할 수 있다. 제1 영역(A1)은 앞서 설명한 셀 어레이가 위치하는 셀 어레이 영역일 수 있다. 제2 영역(A2)은 셀 어레이 영역(즉, 제1 영역(A1))과 전기적으로 연결되는 연장 영역(extended region)일 수 있다. 제3 영역(B)은 제2 영역(A2)의 일측에 위치하는 주변 영역일 수 있다.
앞서 설명한 바와 같이 기판(50)은 필드 영역들(55f)에 의해 한정되는 활성 영역들(55a), 주변 게이트들(PG), 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 회로 구조물(80) 상에 반도체층(103) 및 중간 절연층들(104)를 형성한다. 앞서 설명한 바와 같이 중간 절연층들(104)은 반도체층(103)을 패터닝하여 개구부를 형성한 후, 개구부 내에 절연층을 매립하여 형성할 수 있다. 중간 절연층들(104)은 실리콘 산화물로 형성될 수 있다.
반도체층(103) 및 중간 절연층(104) 상에 층간 절연층(112) 및 몰드 절연층(114)을 순차적으로 복수개의 증착한 후 패터닝하여, 복수개의 평탄 구조물들(FP1, FP2, FP3, FP4, FP5) 및 복수개의 계단식 구조물들(Sa, Sb, Sc, Sd)을 형성한다.
평탄 구조물들(FP1, FP2, FP3, FP4, FP5)은 제1 수평 방향(X 방향)으로 폭이 동일하다. 평탄 구조물들(FP1, FP2, FP3, FP4, FP5) 각각은 주변 회로 구조물(80) 상에서 멀어지더라도 폭은 동일하다. 계단식 구조물들(Sa, Sb, Sc, Sd)은 주변 회로 구조물(80) 상에서 멀어질수록 제1 수평 방향(X 방향)으로 폭이 좁아진다. 제2 영역(A2)에서 계단식 구조물들(Sa, Sb, Sc, Sd) 사이에 평탄 구조물들(FP2, FP3, FP4)이 위치할 수 있다. 평탄 구조물들(FP1, FP2, FP3, FP4, FP5) 및 계단식 구조물들(Sa, Sb, Sc, Sd)의 개수는 많을 수 있으나, 편의상 5개 및 4개만 도시한다.
도 15b를 참조하면, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(B)의 계단식 구조물들(Sa, Sb, Sc, Sd) 및 평탄 구조물들(FP1, FP2, FP3, FP4, FP5) 상에 제1 상부 절연층(120) 및 제2 상부 절연층(125)을 형성한다.
제1 영역(A1)의 평탄 구조물들(FP1)은 제1 상부 절연층(120)에 의해 덮일 수 있고, 제2 영역(A2) 및 제3 영역(B)의 평탄 구조물들(FP2, FP3, FP4, FP5) 및 계단식 구조물들(Sa, Sb, Sc, Sd)은 제2 상부 절연층(125)에 의해 덮여 있다. 제1 및 제2 상부 절연층들(120, 125)의 상부면은 동일 평면을 가질 수 있다.
도 15c를 참조하면, 제2 영역(A2) 내에서 제2 상부 절연층(125), 몰드 구조물(112, 114) 및 중간 절연층(104)을 관통하는 제1 주변 콘택 비아 구조물들(183a, 183a', 183a")을 형성한다. 제1 주변 콘택 비아 구조물들(183a, 183a', 183a")은 평탄 구조물들(FP2, FP3, FP4) 내에 형성될 수 있다.
제1 주변 콘택 비아 구조물들(183a, 183a', 183a")은 제2 상부 절연층(125), 몰드 구조물(112, 114) 및 중간 절연층(104)을 선택적으로 식각하여 형성할 수 있다. 제1 주변 콘택 비아 구조물들(183a, 183a', 183a") 각각은 식각되는 제2 상부 절연층(125) 및 몰드 구조물(112, 114)의 두께가 다를 수 있다.
제3 영역(B) 내에서 제2 상부 절연층(125) 및 중간 절연층(104)을 관통하는 제2 주변 콘택 비아 구조물(183b)을 형성한다. 제2 주변 콘택 비아 구조물(183b)은 제2 상부 절연층(125) 및 중간 절연층(104)을 선택적으로 식각하여 형성한다.
제1 영역(A1) 내에서, 제1 상부 절연층(120), 몰드 구조물(112, 114) 및 중간 절연층(104)을 관통하는 제3 주변 콘택 비아 구조물(183c)를 형성한다. 제3 주변 콘택 비아 구조물(183c)은 제1 상부 절연층(120), 몰드 구조물(112, 114) 중간 절연층(104)을 선택적으로 식각하여 형성한다.
제1 주변 콘택 비아 구조물들(183a, 183a', 183a"), 제2 주변 콘택 비아 구조물(183b) 및 제3 주변 콘택 비아 구조물들(183c)는 동시에 형성한다. 제1 주변 콘택 비아 구조물들(183a, 183a', 183a"), 제2 주변 콘택 비아 구조물(183b) 및 제3 주변 콘택 비아 구조물들(183c)을 동시에 형성할 때, 선택적으로 식각되는 식각 물질층들이 다르기 때문에 제1 주변 콘택 비아 구조물들(183a, 183a', 183a"), 제2 주변 콘택 비아 구조물(183b) 및 제3 주변 콘택 비아 구조물들(183c)의 임계치수들이 달라 신뢰성이 떨어질 수 있다.
이에 따라, 본 발명은 앞서 설명한 바와 같이 제1 주변 콘택 비아 구조물(183a, 183a', 183a")의 제1 임계 치수들. 제2 주변 콘택 비아 구조물(183b)의 제2 임계 치수 및 제3 주변 콘택 비아 구조물(183c)의 제3 임계 치수를 각각 식각 물질층들의 두께나 종류에 따라 다르게 구성하여 신뢰성을 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 관통 영역들에 배치될 수 있는 주변 콘택 비아 구조물의 모양을 설명하기 위한 개념적인 단면도이다.
구체적으로, 도 16의 (b) 부분은 앞서 설명한 바와 같이 제2 영역(A2)의 제1 관통 영역(320)에 형성된 제1 주변 콘택 비아 구조물(183a)에 해당할 수 있다. 제1 관통 영역(320)은 몰드 구조물(112. 114') 및 T1 두께의 제2 상부 절연층(125')을 포함할 수 있다. 제1 주변 콘택 비아 구조물(183a)은 제2 상부 절연층(125') 및 몰드 구조물(112. 114')과, 중간 절연층(104) 및 하부 절연층(70)을 관통하여 상부 주변 배선(64)과 연결될 수 있다.
제1 주변 콘택 비아 구조물(183a)의 제1 임계 치수는 CD1일 수 있다. 제1 임계 치수(CD1)는 제1 주변 콘택 비아 구조물(183a)의 하부 부분의 제1 하부 임계 치수(CD1(B)), 중간 부분의 제1 중간 임계 치수(CD1(M)), 및 상부 부분의 제1 상부 임계 치수(CD1(T))를 포함할 수 있다.
도 16의 (c) 부분은 앞서 설명한 바와 같이 제3 영역(B)의 제2 관통 영역(322)에 형성된 제2 주변 콘택 비아 구조물(183b)에 해당할 수 있다. 제2 관통 영역(322)은 T2 두께의 제2 상부 절연층(125)을 포함할 수 있다. 제2 주변 콘택 비아 구조물(183b)은 제2 상부 절연층(125)과, 중간 절연층(104) 및 하부 절연층(70)을 관통하여 상부 주변 배선(64)과 연결될 수 있다.
제2 주변 콘택 비아 구조물(183b)의 제2 임계 치수는 CD2일 수 있다. 제2 임계 치수(CD2)는 제2 주변 콘택 비아 구조물(183b)의 하부 부분의 제2 하부 임계 치수(CD2(B)), 중간 부분의 제2 중간 임계 치수(CD2(M)), 및 상부 부분의 제2 상부 임계 치수(CD2(T))를 포함할 수 있다. 제2 주변 콘택 비아 구조물(183b)은 중간 부분에 바우잉부(bowing portion BP)를 포함하여 제2 중간 임계 치수(CD2(M)는 제2 상부 임계 치수(CD2(T)보다 클 수 있다.
도 16의 (a) 부분은 앞서 설명한 바와 같이 제1 영역(A1)의 제3 관통 영역(420)에 형성된 제3 주변 콘택 비아 구조물(183c)에 해당할 수 있다. 제3 관통 영역(420)은 몰드 구조물(112. 114')을 포함할 수 있다. 제3 주변 콘택 비아 구조물(183c)은 몰드 구조물(112. 114')과, 중간 절연층(104) 및 하부 절연층(70)을 관통하여 상부 주변 배선(64)과 연결될 수 있다.
제3 주변 콘택 비아 구조물(183c)의 제2 임계 치수는 CD3일 수 있다. 제3 임계 치수(CD3)는 제3 주변 콘택 비아 구조물(183c)의 하부 부분의 제3 하부 임계 치수(CD3(B)), 중간 부분의 제3 중간 임계 치수(CD3(M)), 및 상부 부분의 제3 상부 임계 치수(CD3(T))를 포함할 수 있다. 제1 중간 임계 치수(CD1(M)), 제2 중간 임계 치수(CD2(M)), 및 제3 중간 임계 치수(CD3(M))은 상부에서 하부 방향으로 중간 부분에서 가장 큰 임계치수를 의미할 수 있다.
앞서 설명한 바와 같이 제1 주변 콘택 비아 구조물(183a)의 제1 임계 치수(CD1). 제2 주변 콘택 비아 구조물(183b)의 제2 임계 치수(CD2) 및 제3 주변 콘택 비아 구조물(183c)의 제3 임계 치수(CD3)를 각각 제1 관통 영역(320), 제2 관통 영역(322) 및 제3 관통 영역(420)을 구성하는 물질층들에 따라 다르게 구성한다.
일부 실시예에서, 제2 임계 치수(CD2)를 제1 임계 치수(CD1)보다 크게 구성한다. 제3 임계 치수(CD3)를 제1 임계 치수(CD1) 및 제2 임계 치수(CD2)보다 작게 구성한다. 제1 임계 치수(CD1), 제2 임계 치수(CD2) 및 제3 임계 치수(CD3)간의 비교는 각각 제1 상부 임계 치수(CD1(T)), 제2 상부 임계 치수(CD2(T)) 및 제3 상부 임계 치수(CD3(T))간의 비교를 통해 확인할 수 있다.
결과적으로, 본 발명은 제1 임계 치수(CD1), 제2 임계 치수(CD2) 및 제3 임계 치수(CD3)간의 차이로 정의되는 스큐(skew)는 제1 관통 영역(320), 제2 관통 영역(322) 및 제3 관통 영역(420)을 구성하는 물질층들에 따라 다르게 구성될 수 있다. 일부 실시예에서, 제1 임계 치수(CD1), 제2 임계 치수(CD2) 및 제3 임계 치수(CD3)간의 차이로 정의되는 스큐(skew)는 제1 임계 치수(CD1), 제2 임계 치수(CD2), 및 제3 임계 치수(CD3)를 기준으로 할 때 10% 이하로 조절할 수 있다. 이에 대해서는 후에 보다 더 자세히 설명한다.
도 17은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 관통 영역들에 배치될 수 있는 주변 콘택 비아 구조물의 모양을 설명하기 위한 개념적인 단면도이다.
구체적으로, 도 17의 (a) 부분은 앞서 설명한 바와 같이 제2 영역(A2)의 제1 관통 영역(320)에 형성된 제1 주변 콘택 비아 구조물(183a)에 해당할 수 있다. 제1 관통 영역(320)은 몰드 구조물(112. 114') 및 T1 두께의 제2 상부 절연층(125')을 포함할 수 있다.
도 17의 (b) 부분은 제2 영역(A2)의 제1 관통 영역(320')에 형성된 제1 주변 콘택 비아 구조물(183a')에 해당할 수 있다. 제1 관통 영역(320')은 몰드 구조물(112. 114') 및 T3 두께의 제2 상부 절연층(125')을 포함할 수 있다.
도 17의 (c) 부분은 제2 영역(A2)의 제1 관통 영역(320")에 형성된 제1 주변 콘택 비아 구조물(183a")에 해당할 수 있다. 제1 관통 영역(320")은 몰드 구조물(112. 114') 및 T3 두께의 제2 상부 절연층(125')을 포함할 수 있다.
제1 주변 콘택 비아 구조물(183a, 183a', 183a")은 제2 상부 절연층(125') 및 몰드 구조물(112. 114')과, 중간 절연층(104) 및 하부 절연층(70)을 관통하여 상부 주변 배선(64)과 연결될 수 있다.
제1 주변 콘택 비아 구조물(183a, 183a', 183a")은 제1 임계 치수들(CD1, CD1', CD")을 가질 수 있다. 제1 임계 치수들(CD1, CD1', CD")는 제1 주변 콘택 비아 구조물(183a. 183a', 183")의 하부 부분의 제1 하부 임계 치수(CD1(B), CD1'(B), CD1"(B)), 중간 부분의 제1 중간 임계 치수(CD1(M), CD1'(M), CD1"(M)), 및 상부 부분의 제1 상부 임계 치수(CD1(T), CD1'(T), CD1"(T))를 포함할 수 있다.
앞서 설명한 바와 같이 제1 주변 콘택 비아 구조물(183a, 183a, 183a")의 제1 임계 치수들(CD1, CD1', CD1")을 각각 제1 관통 영역들(320, 320', 320") 을 구성하는 물질층들, 예컨대 제2 상부 절연층(125')의 두께에 따라 다르게 구성한다.
일부 실시예에서, 제1 임계 치수(CD1")를 제1 임계 치수(CD1)보다 크게 구성한다. 제1 임계 치수(CD1")를 제1 임계 치수(CD1) 및 제2 임계 치수(CD1")보다 작게 구성한다. 제1 임계 치수들(CD1, CD1', CD1") 간의 비교는 제1 상부 임계 치수(CD1(T), CD1'(T), CD1"(T))들의 비교를 통해 확인할 수 있다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 주변 콘택 비아 구조물들을 형성하기 위한 마스크 레이아웃을 설명하기 위한 평면도이다.
구체적으로, 비교예의 주변 콘택 비아 구조물들의 마스크 패턴들(CM1, CM1', CM1", CM2, CM3)은 모든 영역(A1, A2, B)에서 임계 치수들(CDS1, CDS2, CDS3)을 동일하게 배치한다. 다시 말해, 제2 영역(A2)의 임계 치수들(CDS1)은 제1 영역(A1) 및 제3 영역(C)의 임계 치수들(CDS3, CDS3)과 동일하게 배치한다.
이에 반해, 본 발명의 주변 콘택 비아 구조물들의 마스크 패턴들(M1, M1', M1", M2, M3)은 영역(A1, A2, B)별로 임계 치수들(CDT1, CDT1', CDT1", CDT2, CDT3)로 다르게 배치한다. 다시 말해, 제2 영역(A2)의 마스크 패턴들(M1, M1')의 임계 치수들(CDT1, CDT1')은 제2 영역(A2)의 마스크 패턴들(M1'")의 임계 치수들(CDT1")보다 클 수 있다.
제1 영역(A1)의 마스크 패턴들(M3)의 임계 치수들(CDT3)은 제2 영역(A2)의 마스크 패턴들(M1, M1', M1'")의 임계 치수들(CDT1, CDT', CDT1")보다 클 수 있다. 제3 영역(B)의 마스크 패턴들(M2)의 임계 치수들(CDT2)은 제2 영역(A2)의 마스크 패턴들(M1, M1', M1'")의 임계 치수들(CDT1, CDT', CDT1")보다 작을 수 있다.
이렇게 될 경우, 본 발명의 주변 콘택 비아 구조물들은 제1 영역(A1), 제2 영역(A2), 제3 영역(B) 내의 관통 영역의 물질층의 종류나 두께에 따라 임계 치수를 다르게 구성할 수 있고, 더욱더 주변 콘택 비아 구조물들을 신뢰성 있게 형성할 수 있다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 영역별로 주변 콘택 비아 구조물들의 임계 치수의 차이를 설명하기 위한 도면이다.
구체적으로, 도 19에서, 참조부호 SV는 도 18의 비교예의 마스크 패턴들(CM1, CM1', CM1", CM2, CM3)을 이용하여 주변 콘택 비아 구조물들을 형성한 경우이다. 참조부호 MV는 도 18의 본 발명의 마스크 패턴들(M1, M1', M2, M3)을 이용하여 주변 콘택 비아 구조물들을 형성한 경우이다.
도 19에 보시는 바와 같이 제1 영역(A1)에서는 주변 콘택 비아 구조물의 임계 치수(CD3)가 비교예보다 큰 것을 알 수 있다. 또한, 제3 영역(B)에서는 주변 콘택 비아 구조물의 임계 치수(CD2)가 비교예보다 작아짐을 알 수 있다. 이를 통해, 본 발명의 제1 영역과 제3 영역간의 주변 콘택 비아 구조물의 임계 치수 차이는 작아짐을 알 수 있다.
정량적으로 본 발명의 제3 영역(B)에서의 주변 콘택 비아 구조물의 제2 임계 치수(CD2)와 제1 영역(A1)에서의 주변 콘택 비아 구조물의 제3 임계 치수(CD3)의 차이로 정의되는 스큐(skew)를 제2 임계 치수나 제1 임계 치수를 기준으로 할 때 10% 이하로 조절하는 것이 바람직할 수 있다.
또한, 본 발명의 제2 영역(A2a, A2b)에서의 주변 콘택 비아 구조물의 제1 임계 치수(CD1, CD1')와 제2 영역(B)에서의 주변 콘택 비아 구조물의 제2 임계 치수(CD2)의 차이로 정의되는 스큐(skew)를 제1 임계 치수나 제2 임계 치수를 기준으로 할 때 10% 이하로 조절하는 것이 바람직할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 3차원 반도체 메모리 장치, 메모리 블록들: BLK0-BLKn, MCR: 셀 어레이 영역

Claims (10)

  1. 주변 회로 구조물;
    상기 주변 회로 구조물의 상부에 위치하는 셀 어레이 구조물;
    상기 셀 어레이 구조물과 상기 주변 회로 구조물을 연결하는 복수의 주변 콘택 비아 구조물들을 포함하되,
    상기 복수의 주변 콘택 비아 구조물들은,
    상기 주변 회로 구조물 상의 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물 및 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 떨어진 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물을 포함하고,
    상기 제2 주변 콘택 비아 구조물의 제2 임계 치수(second critical dimension(CD))와 상기 제1 주변 콘택 비아 구조물의 제1 임계 치수(first critical dimension (CD))의 차이로 정의되는 스큐(skew)는 상기 제2 관통 영역 및 제1 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2 주변 콘택 비아 구조물의 제2 임계 치수와 상기 제2 주변 콘택 비아 구조물의 제1 임계 치수의 차이로 정의되는 스큐(skew)는 제1 임계 치수나 제2 임계 치수를 기준으로 할 때 10% 이하인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 임계 치수는 상기 제1 주변 콘택 비아 구조물의 하부 부분의 제1 하부 임계 치수, 중간 부분의 제1 중간 임계 치수, 및 상부 부분의 제1 상부 임계 치수를 포함하고,
    상기 제2 임계 치수는 상기 제2 주변 콘택 비아 구조물의 하부 부분의 제2 하부 임계 치수, 중간 부분의 제2 중간 임계 치수, 및 상부 부분의 제2 상부 임계 치수를 포함하고,
    상기 스큐는 상기 제2 상부 임계 치수와 제1 상부 임계 치수의 차이로 정의되고,
    상기 제2 주변 콘택 비아 구조물은 중간 부분에 바우잉부(bowing portion)를 포함하여 상기 제2 중간 임계 치수는 상기 제2 상부 임계 치수보다 큰 것을 특징으로 하는 3차원 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 관통 영역은 층간 절연층 및 몰드 절연층이 복수개 증착된 몰드 구조물 및 상기 몰드 구조물 상에 위치하는 제1 상부 절연층을 포함하고,
    상기 제2 관통 영역은 제2 상부 절연층을 포함하고, 상기 제1 관통 영역과 동일한 두께로 구성되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  5. 주변 회로 구조물;
    상기 주변 회로 구조물의 상부에 위치하는 셀 어레이 구조물;
    상기 셀 어레이 구조물과 상기 주변 회로 구조물을 연결하는 복수의 주변 콘택 비아 구조물들을 포함하되,
    상기 복수의 주변 콘택 비아 구조물들은,
    상기 주변 회로 구조물 상의 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물. 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 일측 방향으로 떨어진 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물, 및 상기 주변 회로 구조물 상의 상기 제1 관통 영역과 타측 방향으로 떨어진 제3 관통 영역에 형성된 제3 주변 콘택 비아 구조물을 포함하고,
    상기 제1 주변 콘택 비아 구조물, 제2 주변 콘택 비아 구조물 및 제3 주변 콘택 비아 구조물은 각각 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수를 가지며, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들 서로 간의 차이로 정의되는 스큐(skew)는 상기 제1 관통 영역, 제2 관통 영역 및 제3 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들의 서로간의 차이로 정의되는 스큐(skew)는 상기 제1 임계 치수 내지 제3 임계 치수를 기준으로 할 때 10% 이하인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제1 관통 영역은 층간 절연층 및 몰드 절연층이 복수개 증착된 몰드 구조물 및 상기 몰드 구조물 상에 위치하는 제1 상부 절연층을 포함하고,
    상기 제2 관통 영역은 제2 상부 절연층을 포함하면서 상기 제1 관통 영역과 동일 두께로 형성되고,
    상기 제3 관통 영역은 상기 몰드 구조물을 포함하면서 상기 제1 관통 영역 및 제2 관통 영역과 동일 두께로 구성되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  8. 기판 상에 위치하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 위치하고, 서로 이격된 중간 절연층들을 구비하는 반도체층;
    상기 반도체층 및 중간 절연층 상에 위치하고, 셀 어레이 영역, 상기 셀 어레이 영역의 일측에 상기 셀 어레이 영역과 연결되는 연장 영역 및, 상기 연장 영역의 일측에 위치하는 주변 영역을 포함하는 셀 어레이 구조물; 및
    상기 셀 어레이 구조물 및 중간 절연층을 관통하여 상기 주변 회로 구조물과 전기적으로 연결되는 복수의 주변 콘택 비아 구조물들을 포함하되,
    상기 복수의 주변 콘택 비아 구조물들은,
    상기 연장 영역에 위치하는 제1 관통 영역에 형성된 제1 주변 콘택 비아 구조물. 제1 관통 영역과 일측 방향으로 떨어지고 상기 주변 영역에 위치하는 제2 관통 영역에 형성된 제2 주변 콘택 비아 구조물, 및 상기 제1 관통 영역과 타측 방향으로 떨어지고 상기 셀 어레이 영역에 위치하는 제3 관통 영역에 형성된 제3 주변 콘택 비아 구조물을 포함하고,
    상기 제1 주변 콘택 비아 구조물, 제2 주변 콘택 비아 구조물 및 제3 주변 콘택 비아 구조물은 각각 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수를 가지며, 상기 제1 임계 치수, 제2 임계 치수 및 제3 임계 치수들 서로 간의 차이로 정의되는 스큐(skew)는 상기 제1 관통 영역, 제2 관통 영역 및 제3 관통 영역을 구성하는 물질층들에 따라 다르게 구성되어 있는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2 임계 치수 및 제3 임계 치수의 차이로 정의되는 스큐(skew)는 상기 제2 임계 치수 또는 제3 임계 치수를 기준으로 할 때 10% 이하인 것을 특징으로 하는 3차원 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 연장 영역은 상기 주변 회로 구조물 상에서 멀어질수록 폭이 좁은 제1 계단식 구조물, 상기 제1 계단식 구조물과 떨어져 있는 제2 계단식 구조물, 및 상기 제1 계단식 구조물과 제2 계단식 구조물 사이에 위치하는 평탄 구조물을 포함하고, 상기 제1 관통 영역은 상기 평탄 구조물에 위치하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
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