KR20230137733A - 반도체 메모리 장치 - Google Patents

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KR20230137733A
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cell array
conductive patterns
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박유진
이남재
최은석
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에스케이하이닉스 주식회사
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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치는 반도체 기판 상의 주변회로구조; 상기 주변회로구조에 접속된 도전라인; 상기 도전라인에 연결된 주변회로측 본딩 도전패턴; 상기 주변회로측 본딩 도전패턴으로부터 이격된 주변회로측 보조 본딩 도전패턴; 상기 주변회로측 본딩 도전패턴에 접촉된 셀 어레이측 본딩 도전패턴; 상기 주변회로측 보조 본딩 도전패턴에 접촉된 셀 어레이측 보조 본딩 도전패턴; 및 상기 셀 어레이측 본딩 도전패턴에 접속된 메모리 셀 어레이를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 본딩구조를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 주변회로구조를 포함할 수 있다. 메모리 셀 어레이는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 주변회로구조는 메모리 셀의 다양한 동작을 제어하도록 구성될 수 있다.
메모리 셀 어레이 및 주변회로구조는 개별적으로 제조되어 본딩구조를 통해 서로 전기적으로 연결될 수 있다.
본 발명의 실시 예는 본딩구조의 안정성을 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판 및 상기 반도체 기판 상의 제1 어레이층에 형성된 주변회로구조; 상기 제1 어레이층 상의 제2 어레이층에 배치되고, 상기 주변회로구조에 접속된 도전라인; 상기 제2 어레이층 상의 제3 어레이층에 배치되고, 상기 도전라인에 연결된 주변회로측 본딩 도전패턴; 상기 제3 어레이층에 배치되고, 상기 주변회로측 본딩 도전패턴으로부터 이격된 주변회로측 보조 본딩 도전패턴; 상기 제3 어레이층 상의 제4 어레이층에 배치되고, 상기 주변회로측 본딩 도전패턴에 접촉된 셀 어레이측 본딩 도전패턴; 상기 제4 어레이층에 배치되고, 상기 주변회로측 보조 본딩 도전패턴에 접촉된 셀 어레이측 보조 본딩 도전패턴; 및 상기 제4 어레이층 상에 배치되고, 상기 셀 어레이측 본딩 도전패턴에 접속된 메모리 셀 어레이를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 수평방향으로 연장되고, 수직방향을 향하는 상면을 갖는 반도체 기판; 상기 반도체 기판 위에 상기 수직방향으로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트 적층체, 상기 복수의 도전패턴들을 관통하도록 연장된 채널구조 및 상기 채널구조와 상기 게이트 적층체 사이의 메모리막을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이와 상기 반도체 기판 사이의 제1 본딩 어레이층에서 서로 이격된 복수의 주변회로측 본딩 도전패턴들 및 복수의 주변회로측 보조 본딩 도전패턴들; 상기 제1 본딩 어레이층과 상기 메모리 셀 어레이 사이의 제2 본딩 어레이층에서 서로 이격된 복수의 셀 어레이측 본딩 도전패턴들 및 복수의 셀 어레이측 보조 본딩 도전패턴들; 및 상기 제1 본딩 어레이층과 상기 반도체 기판 사이의 레벨에 배치되고, 상기 복수의 주변회로측 본딩 도전패턴들에 각각 접속된 복수의 도전라인들을 포함할 수 있다.
본 기술의 실시 예들은 본딩 도전패턴이 배치된 층에서 여분의 영역에 보조 본딩 도전패턴을 배치함으로써 영역별 패턴 밀도차를 줄일 수 있으므로, 제조공정의 안정성을 향상시킬 수 있다.
본 기술의 실시 예들은 서로 다른 층에 배치된 보조 본딩 도전패턴들끼리 서로 접촉되도록 함으로써, 보조 본딩 도전패턴과 본딩 절연막간 접촉면적을 줄일 수 있다. 이로써, 본 기술의 실시 예들은 본딩구조의 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 개략적인 배열을 나타낸다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 6a, 도 6b 및 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b 및 도 11c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용되며, 구성 요소들의 순서나 개수가 상기 용어들에 의해 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타낸다.
도 1을 참조하면, 반도체 메모리 장치는 제1 회로 구조체(10) 및 제1 회로 구조체(10)에 중첩된 제2 회로 구조체(20)를 포함할 수 있다. 제1 회로 구조체(10) 및 제2 회로 구조체(20) 중 하나는 제1 메모리 셀 어레이를 구성할 수 있고, 나머지 하나는 제2 메모리 셀 어레이 또는 주변회로구조를 구성할 수 있다. 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이 각각은 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 다양한 구조로 구성될 수 있다. 일 실시 예로서, 각각의 메모리 셀은 낸드 플래시 메모리 셀 등과 같은 비휘발성 메모리 셀 일 수 있다. 주변회로구조는 메모리 셀들의 동작을 제어하기 위한 복수의 트랜지스터들을 포함할 수 있다.
반도체 메모리 장치는 제1 회로 구조체(10)와 제2 회로 구조체(20) 사이에 배치된 제1 절연막(11), 제1 본딩 절연막(15), 제2 본딩 절연막(25) 및 제2 절연막(21)을 포함할 수 있다. 제1 절연막(11)은 제1 회로 구조체(10)와 제1 본딩 절연막(15) 사이에 배치될 수 있다. 제2 본딩 절연막(25)은 제1 본딩 절연막(15)과 제2 회로 구조체(20) 사이에 배치될 수 있다. 제2 절연막(21)은 제2 본딩 절연막(25)과 제2 회로 구조체(20) 사이에 배치될 수 있다.
제1 회로 구조체(10)와 제2 회로 구조체(20)는 복수의 인터커넥션들(IC1, IC2)을 통해 서로 전기적으로 연결될 수 있다. 복수의 인터커넥션들(IC1, IC2)은 상호 본딩된 제1 회로측 인터커넥션(IC1) 및 제2 회로측 인터커넥션(IC2)을 포함할 수 있다. 제1 회로측 인터커넥션(IC1)은 제1 회로 구조체(10)에 전기적으로 연결될 수 있고, 제2 회로측 인터커넥션(IC2)은 제2 회로 구조체(20)에 전기적으로 연결될 수 있다.
제1 회로측 인터커넥션(IC1)은 제1 절연막(11)을 관통하는 제1 회로측 도전패턴(13) 및 제1 본딩 절연막(15)을 관통하는 제1 본딩 도전패턴(17)을 포함할 수 있다. 제1 본딩 도전패턴(17)은 제1 회로측 도전패턴(13)에 중첩된 제1 본딩 절연막(15)의 일부를 관통할 수 있다. 제1 본딩 도전패턴(17)은 제2 회로 구조체(20)를 향하는 제1 회로측 도전패턴(13)의 표면에 연결될 수 있다. 제1 본딩 도전패턴(17)은 본딩면을 형성할 수 있다.
제2 회로측 인터커넥션(IC2)은 제2 절연막(21)을 관통하는 제2 회로측 도전패턴(23) 및 제2 본딩 절연막(25)을 관통하는 제2 본딩 도전패턴(27)을 포함할 수 있다. 제2 본딩 도전패턴(27)은 제2 본딩 절연막(25)을 관통할 수 있다. 제2 본딩 도전패턴(27)은 제1 본딩 도전패턴(17)에 접촉될 수 있다. 제2 본딩 도전패턴(27)은 제1 회로 구조체(10)를 향하는 제2 회로측 도전패턴(23)의 표면에 연결될 수 있다. 제2 본딩 도전패턴(27)은 본딩면을 형성할 수 있다.
제1 본딩 도전패턴(17) 및 제2 본딩 패턴(27) 중 적어도 하나는 본딩면을 형성할뿐 아니라, 회로 구조체의 배선을 형성할 수 있다.
반도체 메모리 장치는 제1 보조 본딩 도전패턴(19) 및 제2 보조 본딩 도전패턴(29)을 포함할 수 있다. 제1 보조 본딩 도전패턴(19)은 제1 회로측 도전패턴(13)에 비중첩된 제1 본딩 절연막(15)의 일부를 관통할 수 있다. 제1 보조 본딩 도전패턴(19)은 제1 본딩 절연막(15)에 의해 제1 본딩 도전패턴(17)으로부터 이격될 수 있다. 제2 보조 본딩 도전패턴(29)은 제2 회로측 도전패턴(23)에 비중첩된 제2 본딩 절연막(25)의 일부를 관통할 수 있다. 제2 보조 본딩 도전패턴(29)은 제2 본딩 절연막(25)에 의해 제2 본딩 도전패턴(27)으로부터 이격될 수 있다. 제2 보조 본딩 도전패턴(29)은 제1 보조 본딩 도전패턴(19)에 접촉될 수 있다.
제1 본딩 절연막(15) 및 제2 본딩 절연막(25) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다. 제1 본딩 도전패턴(17), 제2 본딩 도전패턴(27), 제1 보조 본딩 도전패턴(19)과 제2 보조 본딩 도전패턴(29)은 구리, 구리합금 또는 동종의 금속을 포함할 수 있다. 제1 회로 구조체(10)와 제2 회로 구조체(20)는 제1 본딩 절연막(15) 및 제2 본딩 절연막(25) 간 본딩 및 제1 본딩 도전패턴(17)과 제2 본딩 도전패턴(27) 간 본딩 뿐 아니라 제1 보조 본딩 도전패턴(19)과 제2 보조 본딩 도전패턴(29)간 본딩에 의해 구조적으로 서로 연결될 수 있다. 제1 보조 본딩 도전패턴(19)과 제2 보조 본딩 도전패턴(29)은 제1 본딩 도전패턴(17)과 제2 본딩 도전패턴(27)이 배치되지 않는 영역에 배치될 수 있다. 제1 보조 본딩 도전패턴(19)과 제2 보조 본딩 도전패턴(29)은 상호 접촉됨으로써, 절연물과 금속간 본딩면적을 감소시킬 수 있다. 이에 따라, 금속간 본딩보다 본딩 강도가 상대적으로 약한 절연물과 금속간 본딩을 줄일 수 있으므로 본딩구조의 안정성을 향상시킬 수 있다. 제1 본딩 도전패턴(17)과 제2 본딩 도전패턴(27) 중 적어도 하나는 서로 본딩되어 본딩면을 형성할 뿐 아니라, 회로 구조체의 배선으로 이용됨으로써, 반도체 메모리 장치의 구조 및 제조공정이 단순화될 수 있다.
이하, 3차원 낸드 플래시 메모리 소자의 주변회로구조 및 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 예로 들어, 본 발명의 실시 예들을 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 주변회로구조(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변회로구조(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증동작(verify operation), 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 독출동작(read operation) 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거동작(erase operation)을 수행하도록 구성될 수 있다. 주변회로구조(190)는 입출력 회로(180), 제어회로(150), 전압생성회로(130), 로우 디코더(120), 컬럼 디코더(170), 페이지 버퍼(160) 및 소스라인 드라이버(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 셀 별로 싱글비트 또는 2비트 이상의 멀티비트의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 메모리 셀 스트링들을 구성할 수 있다. 각각의 메모리 셀 스트링은 채널막을 통해 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 채널막은 복수의 비트라인들(BL) 중 그에 대응하는 비트라인(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
입출력 회로(180)는 반도체 메모리 장치(100)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(150)에 전달할 수 있다. 입출력 회로(180)는 외부장치 및 컬럼 디코더(170)와 데이터(DATA)를 주고받을 수 있다.
제어회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 검증동작, 독출동작 및 소거동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(120)는 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)에 전달할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(170)는 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(160)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 제어신호(PB_S)에 응답하여 복수의 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 독출동작 시 복수의 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(140)는 소스라인 제어신호(SL_S)에 응답하여 소스라인 드라이버(140)로부터 공급된 소스전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다.
도 3은 도 2에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 3을 참조하면, 도 2에 도시된 메모리 셀 어레이(110)는 제1 메모리 셀 어레이(110A) 및 제2 메모리 셀 어레이(110B)을 포함할 수 있다. 제1 메모리 셀 어레이(110A) 및 제2 메모리 셀 어레이(110B) 각각은 소스막(SL) 및 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS1, MS2)을 포함할 수 있다.
각각의 메모리 셀 스트링(MS1 또는 MS2)은 직렬로 연결된 복수의 메모리 셀들(MC), 적어도 하나의 소스 셀렉트 트랜지스터(SST) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 각각의 메모리 셀 스트링(MS1 또는 MS2)은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 다른 실시 예로서, 각각의 메모리 셀 스트링(MS1 또는 MS2)은 복수의 메모리 셀들(MC)과 소스막(CSL) 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 일 실시 예로서, 각각의 메모리 셀 스트링(MS1 또는 MS2)은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 각각의 메모리 셀 스트링(MS1 또는 MS2)은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 소스막(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 비트라인(BL)에 접속될 수 있다.
복수의 메모리 셀 스트링들(MS1, MS2)은 제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2)를 포함할 수 있다.
제1 메모리 셀 스트링(MS1)은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있고, 제2 메모리 셀 스트링(MS2)은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 제1 드레인 셀렉트 라인(DSL1)은 제1 메모리 셀 스트링(MS1)를 구성하는 드레인 셀렉트 트랜지스터(DST)의 게이트로 이용될 수 있다. 제2 드레인 셀렉트 라인(DSL2)은 제2 메모리 셀 스트링(MS2)을 구성하는 드레인 셀렉트 트랜지스터(DST)의 게이트로 이용될 수 있다.
제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2)은 복수의 워드라인들(WL)에 접속될 수 있다. 복수의 워드라인들(WL)은 제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2) 각각을 구성하는 복수의 메모리 셀들(MC)의 복수의 게이트들로 이용될 수 있다.
제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2)은 소스 셀렉트 라인(SSL)에 접속될 수 있다. 소스 셀렉트 라인(SSL)은 제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2) 각각을 구성하는 소스 셀렉트 트랜지스터(SST)의 게이트로 이용될 수 있다.
각각의 워드라인(WL)에 공통으로 접속된 제1 메모리 셀 스트링(MS1) 및 제2 메모리 셀 스트링(MS2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)에 의해 개별적으로 선택될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 개략적인 배열을 나타낸다.
도 4를 참조하면, 반도체 메모리 장치는 수평방향으로 연장되고, 수직방향을 향하는 상면(TS)을 갖는 반도체 기판(201)을 포함할 수 있다. 이하에서, 수평방향은 서로 교차하는 축들이 향하는 제1 방향(D1) 및 제2 방향(D2)으로 정의될 수 있고, 수직방향은 제3 방향(D3)으로 정의될 수 있다. 일 실시 예로서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 X축, Y축 및 Z축이 향하는 방향들에 각각 대응될 수 있다.
반도체 메모리 장치는 반도체 기판(201) 상에 제3 방향(D3)으로 배열된 제1 어레이층(L1), 제2 어레이층(L2), 제3 어레이층(L3), 제4 어레이층(L4), 제5 어레이층(L5), 제6 어레이층(L6) 및 메모리 셀 어레이(110)를 포함할 수 있다.
도 2에 도시된 주변회로구조(190)는 복수의 트랜지스터들을 포함할 수 있다. 주변회로구조(190)의 복수의 트랜지스터들은 반도체 기판(201) 및 제1 어레이층(L1)에 형성될 수 있다. 주변회로구조(190)와 메모리 셀 어레이(110)를 전기적으로 연결하기 위한 복수의 구성들이 제1 어레이층(L1), 제2 어레이층(L2), 제3 어레이층(L3), 제4 어레이층(L4), 제5 어레이층(L5) 및 제6 어레이층(L6)에 배치될 수 있다. 제2 어레이층(L2)과 제5 어레이층(L5) 사이의 제3 어레이층(L3) 및 제4 어레이층(L4)은 본딩구조를 위한 복수의 구성들을 포함할 수 있다. 제3 어레이층(L3)은 제1 본딩 어레이층으로 정의될 수 있으며, 제4 어레이층(L4)은 제2 본딩 어레이층으로 정의될 수 있다. 제3 어레이층(L3)의 구성과 제4 어레이층(L4)의 구성은 본딩면(BS)을 형성할 수 있다.
도 5a, 도 5b 및 도 5c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 5a는 도 4에 도시된 제2 어레이층(L2)과 제3 어레이층(L3) 각각의 일부 구성들을 나타낸다.
도 4 및 도 5a를 참조하면, 제2 어레이층(L2)은 제1 어레이층(L1) 상에 배치될 수 있다. 제2 어레이층(L2)에 복수의 도전라인들(250L1, 250L2, 250L3)이 배치될 수 있다. 복수의 도전라인들(250L1, 250L2, 250L3)은 도 6a, 도 6b 및 도 6c에 도시된 바와 같이 제1 어레이층(L1)에 배치된 복수의 하부 인터커넥션들(210)을 경유하여 도 2에 도시된 주변회로구조(190)에 전기적으로 연결될 수 있다. 복수의 도전라인들(250L1, 250L2, 250L3)은 제2 어레이층(L2)에서 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 복수의 도전라인들(250L1, 250L2, 250L3)은 도 2에 도시된 페이지 버퍼(160)에 접속된 복수의 제1 도전라인들(250L1) 및 도 2에 도시된 로우 디코더(120)에 접속된 복수의 제2 도전라인들(250L2) 뿐 아니라, 페이지 버퍼(160) 및 로우 디코더(120)를 제외한 주변회로구조(190)의 나머지 구성들 중 적어도 하나에 접속된 복수의 제3 도전라인들(250L3)을 포함할 수 있다.
반도체 기판(201)은 서로 이격된 복수의 게이트 중첩영역들(OLA), 비트라인 콘택영역(BCTA) 및 패스 트랜지스터 영역(PTA)을 포함할 수 있다. 비트라인 콘택영역(BCTA)은 제1 방향(D1)으로 연장될 수 있다. 복수의 게이트 중첩영역들(OLA)은 제2 방향(D2)으로 이격된 제1 게이트 중첩영역(OLA1) 및 제2 게이트 중첩영역(OLA2)을 포함할 수 있다. 비트라인 콘택영역(BCTA)은 제1 게이트 중첩영역(OLA1) 및 제2 게이트 중첩영역(OLA2) 사이에 배치될 수 있다. 패스 트랜지스터 영역(PTA)은 제2 게이트 중첩영역(OLA2)의 일측에 이웃하여 배치될 수 있으며, 비트라인 콘택영역(BCTA) 및 제1 게이트 중첩영역(OLA1)에 이웃하도록 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 중첩영역(OLA1) 및 제2 게이트 중첩영역(OLA2) 각각은 셀 어레이 중첩영역(OLA[CA]) 및 게이트 콘택 중첩영역(OLA[CT])을 포함할 수 있다. 게이트 콘택 중첩영역(OLA[CT])은 셀 어레이 중첩영역(OLA[CA])으로부터 패스 트랜지스터영역(PTA)을 향해 연장될 수 있다.
복수의 제1 도전라인들(250L1)은 반도체 기판(201)의 비트라인 콘택영역(BCTA)에 중첩될 수 있다. 복수의 제2 도전라인들(250L2)은 반도체 기판(201)의 게이트 콘택 중첩영역(OLA[CT])에 중첩될 수 있으며, 패스 트랜지스터 영역(PTA)을 향해 연장될 수 있다. 복수의 제3 도전라인들(250L3)은 복수의 제1 도전라인들(250L1) 및 복수의 제2 도전라인들(250L2)로부터 이격된 위치에 서로 이격되어 배치될 수 있다.
복수의 주변회로측 본딩 도전패턴들(250P1, 250P2) 및 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 제2 어레이층(L2) 상의 제3 어레이층(L3)에 배치될 수 있다. 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2) 및 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 서로 이격될 수 있다. 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2)은 복수의 제1 주변회로측 본딩 도전패턴들(250P1) 및 복수의 제2 주변회로측 본딩 도전패턴들(250P2)을 포함할 수 있다.
복수의 제1 주변회로측 본딩 도전패턴들(250P1)은 복수의 제1 도전라인들(250L1)에 각각 연결될 수 있다. 이하, 서로 연결된 제1 주변회로측 본딩 도전패턴(250P1)과 제1 도전라인(250L1)을 제1 주변회로측 인터커넥션(251I1)으로 정의한다.
복수의 제2 주변회로측 본딩 도전패턴들(250P2)은 복수의 제2 도전라인들(250L2)에 각각 연결될 수 있다. 이하, 서로 연결된 제2 주변회로측 본딩 도전패턴(250P2)과 제2 도전라인(250L2)을 제2 주변회로측 인터커넥션(251I2)으로 정의한다.
복수의 주변회로측 보조 본딩 도전패턴들(250D)은 복수의 제1 도전라인들(250L1), 복수의 제2 도전라인들(250L2) 및 복수의 제3 도전라인들(250L3)로부터 이격될 수 있다. 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 반도체 메모리 장치의 동작에 관여하지 않는 구성일 수 있다. 본 발명의 실시 예와 다르게, 제3 어레이층(L3)에서 복수의 주변회로측 보조 본딩 도전패턴들(250D)이 생략될 수 있다. 이 경우, 제3 어레이층(L3)에서 패턴들의 영역별 배치밀도 차이는 복수의 주변회로측 보조 본딩 도전패턴들(250D)를 포함하는 본 발명의 실시 예에 비해 증가된다. 이에 비해, 제3 어레이층(L3)에 복수의 제1 주변회로측 본딩 도전패턴들(250P1) 및 복수의 제2 주변회로측 본딩 도전패턴들(250P2) 이외에 복수의 주변회로측 보조 본딩 도전패턴들(250D)을 추가 배치하는 경우, 제3 어레이층(L3)에서 영역별 패턴들의 배치밀도 차이를 줄일 수 있다. 영역별 패턴들의 배치밀도 차이를 줄일수록, 반도체 메모리 장치를 제조하는 동안 공정의 안정성을 향상시킬 수 있다.
도 5b는 도 4에 도시된 제4 어레이층(L4) 및 메모리 셀 어레이(110) 각각의 일부 구성들을 나타낸다.
도 4 및 도 5b를 참조하면, 메모리 셀 어레이(110)는 제4 어레이층(L4) 상의 복수의 게이트 적층체들(GST) 및 각각의 게이트 적층체(GST)를 관통하는 복수의 셀 플러그들(CPL)을 포함할 수 있다. 게이트 적층체들(GST) 각각의 내부에 셀렉트 라인 분리막(325)이 매립될 수 있다. 게이트 적층체들(GST) 각각은 복수의 더미 플러그들(DPL)에 의해 관통될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 복수의 더미 플러그들(DPL)은 생략될 수 있다.
복수의 게이트 적층체들(GST)은 제2 방향(D2)으로 이격된 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 포함할 수 있다. 제1 게이트 적층체(GST1)는 도 5a를 참조하여 설명한 반도체 기판(201)의 제1 게이트 중첩영역(OLA1)에 중첩될 수 있다. 제2 게이트 적층체(GST2)는 도 5a를 참조하여 설명한 반도체 기판(201)의 제2 게이트 중첩영역(OLA2)에 중첩될 수 있다.
제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)는 반도체 기판(201)의 비트라인 콘택영역(BCTA) 양측에 배치될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 셀 어레이 영역(CAR) 및 게이트 콘택영역(GCTA)을 포함할 수 있다. 셀 어레이 영역(CAR)은 도 5a를 참조하여 설명한 반도체 기판(201)의 셀 어레이 중첩영역(OLA[CA])에 대응될 수 있다. 게이트 콘택영역(GCTA)은 도 5a를 참조하여 설명한 반도체 기판(201)의 게이트 콘택 중첩영역(OLA[CT])에 대응될 수 있다.
복수의 셀 플러그들(CPL) 및 복수의 더미 플러그들(DPL)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각의 셀 어레이 영역(CAR)을 관통할 수 있다. 복수의 셀 플러그들(CPL)은 셀렉트 라인 분리막(325)의 양측에 배치될 수 있다. 복수의 더미 플러그들(DPL)은 셀렉트 라인 분리막(325)에 중첩될 수 있고, 셀렉트 분리막(325)의 연장방향을 따라 일렬로 배열될 수 있다. 일 실시 예로서, 셀렉트 라인 분리막(325)은 제1 방향(D1)으로 연장될 수 있고, 복수의 더미 플러그들(DPL)은 제1 방향(D1)을 따라 일렬로 배열될 수 있다.
제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)의 게이트 콘택영역(GCTA)은 계단형 구조로 형성될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 도 6a 및 도 6c에 도시된 바와 같이 제3 방향(D3)으로 서로 이격되어 적층된 복수의 도전패턴들(313)을 포함할 수 있다.
복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)은 메모리 셀 어레이(110)에 전기적으로 연결될 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)은 제4 어레이층(L4)에 배치될 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)은 서로 이격된 복수의 비트라인들(360BL) 및 복수의 연결패턴들(360C)을 포함할 수 있다.
복수의 비트라인들(360BL)은 복수의 셀 플러그들(CPL)에 중첩될 수 있다. 일 실시 예로서, 각각의 비트라인(360BL)은 제2 방향(D2)으로 일렬로 배열된 셀 플러그들(CPL)에 중첩될 수 있다. 비트라인들(BL) 각각은 그에 대응하는 셀 플러그(CPL)의 채널구조(도 6a에 도시된 317 참조)에 전기적으로 연결될 수 있다.
복수의 연결패턴들(360C)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각의 게이트 콘택영역(GCTA)에 중첩될 수 있다. 연결패턴들(360C) 각각은 그에 대응하는 도전패턴(도 6c에 도시된 313 참조)에 전기적으로 연결될 수 있다.
제4 어레이층(L4)에 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 뿐 아니라, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)이 배치될 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 및 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 제4 어레이층(L4)에서 서로 이격될 수 있다.
복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 반도체 메모리 장치의 동작에 관여하지 않는 구성일 수 있다. 본 발명의 실시 예와 다르게, 제4 어레이층(L4)에서 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)이 생략될 수 있다. 본 발명의 실시 예는 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)이 생략된 경우에 비해 제4 어레이층(L4)에서 영역별 패턴들의 배치밀도 차이를 줄일 수 있다.
도 5c는 도 5a에 도시된 구성들과 도 5b에 도시된 구성들간 중첩관계를 나타낸다.
도 5c를 참조하면, 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2)은 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)에 각각 대응될 수 있다. 일 실시 예로서, 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2)은 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)에 각각 중첩될 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 중 비트라인(360BL)은 그에 대응하는 제1 주변회로측 본딩 도전패턴(250P1)에 본딩되어 제1 도전라인(250L1)에 접속될 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 중 연결패턴(360C)은 그에 대응하는 제2 주변회로측 본딩 도전패턴(250P2)에 본딩되어 제2 도전라인(250L2)에 접속될 수 있다.
복수의 주변회로측 보조 본딩 도전패턴들(250D)은 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)에 각각 대응될 수 있다. 일 실시 예로서, 주변회로측 보조 본딩 도전패턴들(250D)은 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)에 각각 중첩될 수 있다. 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)에 각각 본딩될 수 있다.
본 발명의 실시 예에 따르면, 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2)에 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)을 본딩시킴으로써 주변회로구조와 메모리 셀 어레이를 전기적으로 연결할 수 있을 뿐 아니라, 주변회로구조와 메모리 셀 어레이를 구조적으로 결합시킬 수 있다. 본 발명의 실시 예에 따르면, 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)이 본딩면을 형성할 뿐 아니라, 메모리 셀 어레이에 접속된 배선들로 이용되므로, 본딩면을 위한 패턴과 배선을 위한 패턴을 별도로 형성하는 경우보다 제조공정을 단순화할 수 있다.
도 4에 도시된 제3 어레이층(L3) 및 제4 어레이층(L4) 각각은 여분의 영역을 포함할 수 있다. 제3 어레이층(L3)의 여분의 영역은 복수의 제1 도전라인들(L1), 복수의 제2 도전라인들(L2) 및 복수의 제3 도전라인들(L3)에 중첩되지 않으며, 복수의 제1 주변회로측 본딩 도전패턴들(250P1) 및 복수의 제2 주변회로측 본딩 도전패턴들(250P2)이 배치되지 않는 영역으로 정의될 수 있다. 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 제3 어레이층(L3)의 여분의 영역에 배치될 수 있다. 제4 어레이층(L4)의 여분의 영역은 복수의 비트라인들(360BL) 및 복수의 연결패턴들(360C)이 배치되지 않는 영역으로 정의될 수 있다. 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 제4 어레이층(L4)의 여분의 영역에 배치될 수 있다.
복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 중첩될 수 있다. 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 본딩될 수 있다. 본 발명의 실시 예에 따르면, 반도체 메모리 소자의 동작에 관여하지 않는 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)과 복수의 주변회로측 보조 본딩 도전패턴들(250D) 간 본딩에 의해 본딩구조의 안정성을 향상시킬 수 있다. 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 주변회로측 보조 본딩 도전패턴들(250D)에 교차되는 방향으로 연장될 수 있다. 이로써, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)과 복수의 주변회로측 보조 본딩 도전패턴들(250D) 간 정렬마진을 향상시킬 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 주변회로측 보조 본딩 도전패턴들(250D)과 동일한 방향으로 연장될 수 있다.
도 6a, 도 6b 및 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 6a는 도 5a 내지 도 5c 각각에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도를 나타내고, 도 6b는 도 5a 내지 도 5c 각각에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면도를 나타내고, 도 6c는 도 5a 내지 도 5c 각각에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 메모리 장치의 단면도를 나타낸다.
도 4, 도 6a, 도 6b 및 도 6c를 참조하면, 도 2에 도시된 주변회로구조(190)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 각각의 트랜지스터(TR)는 게이트 절연막(205), 게이트 전극(207) 및 접합영역들(junctions: 201J)을 포함할 수 있다. 게이트 절연막(205) 및 게이트 전극(207)은 반도체 기판(201)의 활성영역 상에 적층될 수 있다. 즉, 게이트 절연막(205) 및 게이트 전극(207)은 제1 어레이층(L1)에 배치될 수 있다. 반도체 기판(201)의 활성영역은 반도체 기판(201) 내부에 매립된 소자 분리막(203; isolation layer)에 의해 구획될 수 있다. 접합영역들(201J)은 게이트 전극(207) 양측에서 반도체 기판(201)의 활성영역 내부에 n형 불순물 및 p형 불순물 중 적어도 어느 하나가 주입된 영역으로 정의될 수 있다. 접합영역들(201J)은 그에 대응하는 트랜지스터(TR)의 소스 영역 및 드레인 영역으로서 제공될 수 있다. 복수의 트랜지스터들(TR)은 페이지 버퍼(160)를 구성하는 복수의 제1 트랜지스터들(TR11, TR12) 및 로우 디코더(160)를 구성하는 복수의 제2 트랜지스터들(TR2)을 포함할 수 있다. 복수의 제1 트랜지스터들(TR11, TR12)은 도 5a 내지 도 5c에 도시된 반도체 기판(201)의 비트라인 콘택영역(BCTA)에 중첩될 수 있다. 복수의 제2 트랜지스터들(TR2) 각각은 블록 선택 신호에 응답하여 도 2에 도시된 전압생성회로(130)로부터 공급되는 동작 신호(OP_S)를 메모리 셀 어레이(110)에 전송하도록 구성된 패스 트랜지스터들일 수 있다. 복수의 제2 트랜지스터들(TR2)은 도 5a 내지 도 5c에 도시된 반도체 기판의 패스 트랜지스터 영역(PTA)에 중첩될 수 있다.
제1 어레이층(L1)에 하부 절연구조(231) 및 복수의 하부 인터커넥션들(210)이 배치될 수 있다. 하부 절연구조(231)는 2중층 이상의 절연막들을 포함할 수 있다. 하부 절연구조(231)는 반도체 기판(201), 복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2)을 덮을 수 있다. 복수의 하부 인터커넥션들(210)은 하부 절연구조(231) 내부에 배치될 수 있다. 복수의 하부 인터커넥션들(210)은 복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2)에 접속될 수 있다.
각각의 하부 인터커넥션(210)은 제3 방향(D3)으로 적층된 2중층 이상의 도전패턴들을 포함할 수 있다. 일 실시 예로서, 각각의 하부 인터커넥션(210)은 접합영역(201J) 또는 게이트 전극(207)에 접속된 제1 도전패턴(211), 제1 도전패턴(211) 상의 제2 도전패턴(213) 및 제2 도전패턴(213) 상의 제3 도전패턴(215)을 포함할 수 있다.
제2 어레이층(L2)에 제1 절연막(241)이 배치될 수 있다. 제1 절연막(241)은 하부 절연구조(231)를 덮도록 연장될 수 있다. 제1 절연막(241)은 제1 도전라인(250L1) 및 제2 도전라인(250L2)에 의해 관통될 수 있다. 또한, 제1 절연막(241)은 도 5a에 도시된 제3 도전라인(250L3)에 의해 관통될 수 있다.
제1 도전라인(250L1)은 복수의 하부 인터커넥션들(210) 중 그에 대응하는 하부 인터커넥션을 경유하여 그에 대응하는 제1 트랜지스터(예를 들어, TR11)의 접합영역(201J)에 접속될 수 있다. 제2 도전라인(250L2)은 복수의 하부 인터커넥션들(210) 중 그에 대응하는 하부 인터커넥션을 경유하여 그에 대응하는 제2 트랜지스터(TR2)의 접합영역(201J)에 접속될 수 있다.
제3 어레이층(L3)에 제1 본딩 절연막(243)이 배치될 수 있다. 제1 본딩 절막(243)은 제1 절연막(241)을 덮을 수 있다. 제1 본딩 절연막(243)은 복수의 제1 주변회로측 본딩 도전패턴들(250P1), 복수의 제2 주변회로측 본딩 도전패턴들(250P2) 및 복수의 주변회로측 보조 본딩 도전패턴들(250D)을 상호 절연시킬 수 있다. 복수의 제1 주변회로측 본딩 도전패턴들(250P1), 복수의 제2 주변회로측 본딩 도전패턴들(250P2) 및 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 구리, 구리합금 또는 동종의 금속을 포함할 수 있다.
각각의 제1 주변회로측 본딩 도전패턴(250P1)은 그에 대응하는 제1 도전라인(250L1) 상에 배치될 수 있다. 각각의 제2 주변회로측 본딩 도전패턴(250P2)은 그에 대응하는 제2 도전라인(250L2) 상에 배치될 수 있다. 이하, 서로 연결된 제1 도전라인(250L1)과 제1 주변회로측 본딩 도전패턴(250P1)은 제1 주변회로측 인터커넥션(251I1)으로 정의하고, 서로 연결된 제2 도전라인(250L2)과 제2 주변회로측 본딩 도전패턴(250P2)은 제2 주변회로측 인터커넥션(251I2)으로 정의한다. 복수의 주변회로측 보조 본딩 도전패턴들(250D)은 제1 절연막(241)에 중첩될 수 있다. 각각의 주변회로측 보조 본딩 도전패턴들(250D)은 제1 절연막(241) 및 제1 본딩 절연막(243)에 의해 제1 주변회로측 인터커넥션(251I1) 및 제2 주변회로측 인터커넥션(251I2)으로부터 절연될 수 있다.
상술한 구조에 따르면, 제1 절연막(241)은 반도체 기판(201)을 향하는 복수의 주변회로측 보조 본딩 도전패턴들(250D) 각각의 일면과 제1 본딩 절연막(243)의 일면을 따라 연장된 것으로 여겨질 수 있다.
제4 어레이층(L4)에 제2 본딩 절연막(351)이 배치될 수 있다. 제2 본딩 절연막(351)은 제1 본딩 절연막(243)에 본딩될 수 있다. 제1 본딩 절연막(243) 및 제2 본딩 절연막(351) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다. 제2 본딩 절연막(351)은 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 및 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)을 서로 절연시킬 수 있다. 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C) 및 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 구리, 구리합금 또는 동종의 금속을 포함할 수 있다.
복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)은 복수의 제1 주변회로측 본딩 도전패턴들(250P1)에 각각 접촉된 복수의 비트라인들(360BL) 및 복수의 제2 주변회로측 본딩 도전패턴들(250P2)에 각각 접촉된 복수의 연결패턴들(360C)을 포함할 수 있다. 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)은 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 각각 접촉될 수 있다. 본 발명의 실시 예와 다르게, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D) 또는 복수의 주변회로측 보조 본딩 도전패턴들(250D)을 생략하거나, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)을 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 중첩되지 않도록 배치할 수 있다. 이 경우, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)이 제1 본딩 절연막(243)에 접촉되는 면적 또는 복수의 주변회로측 보조 본딩 도전패턴들(250D)이 제2 본딩 절연막(351)에 접촉되는 면적이 본 발명의 실시 예에 비해 증가될 수 있다. 또한, 도전물간 본딩면적이 본 발명의 실시 예에 비해 감소될 수 있다. 절연물과 도전물간 접촉면적이 증가될수록 본딩구조의 안정성이 저하될 수 있다. 본 발명의 실시 예는 절연물과 도전물간 접촉면적이 감소되도록, 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)을 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 중첩시킬 수 있다. 이로써, 본 발명의 실시 예는 도전물간 본딩면적을 증가시킬 수 있으므로, 본딩구조의 안정성을 향상시킬 수 있다.
제5 어레이층(L5)에 제2 절연막(345)이 배치될 수 있다. 제2 절연막(345)은 제2 본딩 절연막(351)을 덮을 수 있다.
제6 어레이층(L6)은 제5 어레이층(L5)과 메모리 셀 어레이(110) 사이에 배치된 적어도 한층의 개재 절연막(intervening insulating layer)을 포함할 수 있다. 일 실시 예로서, 제6 어레이층(L6)은 제5 어레이층(L5)과 메모리 셀 어레이(110) 사이의 제1 개재 절연막(331) 및 제1 개재 절연막(331)과 제5 어레이층(L5) 사이의 제2 개재 절연막(341)을 포함할 수 있다. 본 발명은 이에 제한되지 않는다.
제6 어레이층(L6)은 제1 개재 절연막(331) 및 제2 개재 절연막(341) 중 적어도 하나를 관통하는 복수의 제1 도전성 비아패턴들(343A) 및 복수의 제2 도전성 비아패턴들(343B)을 포함할 수 있다. 제5 어레이층(L5)은 제2 절연막(345)을 관통하는 복수의 제3 도전성 비아패턴들(347A) 및 복수의 제4 도전성 비아패턴들(347B)을 포함할 수 있다.
복수의 제1 도전성 비아패턴들(343A)은 복수의 제3 도전성 비아패턴들(347A)에 각각 연결될 수 있고, 복수의 제2 도전성 비아패턴들(343B)은 복수의 제4 도전성 비아패턴들(347B)에 각각 연결될 수 있다. 복수의 제3 도전성 비아패턴들(347A)은 복수의 비트라인들(360BL)에 각각 연결될 수 있고, 복수의 제4 도전성 비아패턴들(347B)은 복수의 연결패턴들(360C)에 각각 연결될 수 있다. 이하, 서로 연결된 제1 도전성 비아패턴(343A), 제3 도전성 비아패턴(347A) 및 비트라인(360BL)은 제1 셀 어레이측 인터커넥션(361I1)로 정의하고, 서로 연결된 제2 도전성 비아패턴(343B), 제4 도전성 비아패턴(347B) 및 연결패턴(360C)은 제2 셀 어레이측 인터커넥션(361I2)으로 정의한다.
제1 셀 어레이측 인터커넥션(361I1) 및 제2 셀 어레이측 인터커넥션(361I2)은 제2 본딩 절연막(351)에 의해 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)으로부터 절연될 수 있다.
상술한 구조에 따르면, 제2 절연막(345)은 반도체 기판(201)을 향하는 방향과 상반된 제3 방향(D3)을 향하는 복수의 셀 어레이측 보조 본딩 도전패턴들(360D) 각각의 일면과 제2 본딩 절연막(351)의 일면을 따라 연장된 것으로 여겨질 수 있다.
메모리 셀 어레이(110)의 게이트 적층체(GST)는 게이트 분리 구조(321)에 의해 구획될 수 있다. 게이트 적층체(GST)는 복수의 층간 절연막들(311) 및 복수의 도전패턴들(313)을 포함할 수 있다. 복수의 층간 절연막들(311) 및 복수의 도전패턴들(313)은 제3 방향(D3)으로 교대로 적층될 수 있다.
복수의 도전패턴들(313)은 복수의 층간 절연막들(311)에 의해 서로 절연될 수 있으며, 제3 방향(D3)으로 서로 이격될 수 있다. 복수의 도전패턴들(313)은 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL) 및 소스 셀렉트 라인(SSL)을 형성할 수 있다. 드레인 셀렉트 라인(DSL)은 복수의 도전패턴들(313) 중 비트라인(360BL)에 인접한 적어도 한층의 도전패턴으로 형성될 수 있다. 소스 셀렉트 라인은 복수의 도전패턴들(313) 중 비트라인(360BL)으로부터 가장 멀리 배치된 적어도 한층의 도전패턴으로 형성될 수 있다. 각각의 워드라인(WL)은 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 도전패턴으로 형성될 수 있다.
복수의 도전패턴들(313)의 복수의 단부들은 계단형 구조(SW)를 형성할 수 있다. 예를 들어, 복수의 도전패턴들(313)은 반도체 기판(201)으로부터 멀어질수록 반도체 기판(201)의 상면(TS)에 나란한 평면에서 측부로 더 길게 연장됨으로써 계단형 구조(SW)를 형성할 수 있다. 계단형 구조(SW)와 제1 개재 절연막(331) 사이에 충진 절연막(323)이 배치될 수 있다. 충진 절연막(323)은 게이트 적층체(GST)와 제1 개재 절연막(331) 사이로 연장될 수 있다.
각각의 셀 플러그(CPL)는 충진 절연막(323)에 의해 둘러싸인 단부를 포함할 수 있다. 각각의 셀 플러그(CPL)는 메모리막(315), 채널구조(317) 및 코어 절연막(319)을 포함할 수 있다.
채널구조(317)는 게이트 적층체(GST)의 복수의 층간 절연막들(311) 및 복수의 도전패턴들(313)을 관통할 수 있다. 메모리 셀 스트링의 채널영역으로 이용될 수 있도록, 채널구조(317)는 실리콘등의 반도체막으로 형성될 수 있다. 채널구조(317)는 게이트 적층체(GST) 및 메모리막(315)보다 제3 방향(D3)으로 돌출될 수 있다. 일 실시 예로서, 채널구조(317)는 제1 부분(P1), 제2 부분(P2) 및 제3 부분(P3)을 포함할 수 있다. 제1 부분(P1)은 게이트 적층체(GST) 및 메모리막(315) 각각보다 제3 방향(D3)으로 돌출된 부분으로 정의될 수 있다. 제2 부분(P2)은 제1 부분(P1)으로부터 반도체 기판(201)을 향해 연장된 부분으로 정의될 수 있다. 제2 부분(P2)은 관형으로 형성될 수 있다. 관형의 제2 부분(P2)은 코어 절연막(319)의 측벽을 감쌀 수 있다. 코어 절연막(319)은 메모리막(315)보다 제3 방향(D3)으로 돌출될 수 있으며, 채널구조(317)의 제1 부분(P1)으로 감싸일 수 있다. 채널구조(317)는 제2 부분(P2)으로부터 반도체 기판(201)을 향해 연장된 제3 부분(P3)을 포함할 수 있다. 채널구조(317)의 제3 부분(P3)은 도전형 불순물로 도핑될 수 있다. 일 실시 예로서, 채널구조(317)의 제3 부분(P3)은 n형 불순물로 도핑될 수 있다. 채널구조(317)의 제3 부분(P3)은 게이트 적층체(GST)로 감싸이는 영역과 충진 절연막(323)으로 감싸이는 영역을 포함할 수 있다. 제3 부분(P3)은 디자인 룰에 따라 제3 방향(D3)으로 다양한 길이로 설계될 수 있다. 채널구조(317)의 제3 부분(P3)은 반도체 기판(201)을 향하는 코어 절연막(319) 표면을 따라 연장될 수 있다.
각각이 드레인 셀렉트 라인(DSL)으로 이용되는 도전패턴들(313)은 셀렉트 라인 분리막(325)에 의해 동일레벨에서 서로 절연될 수 있다. 셀렉트 라인 분리막(325)은 충진 절연막(323) 및 적어도 하나의 층간 절연막(311)을 관통할 수 있다.
메모리막(315)은 게이트 적층체(GST)와 채널구조(317) 사이에 배치될 수 있으며, 채널구조(317)의 측벽을 감쌀 수 있다. 도면에 도시되진 않았으나, 메모리막(315)은 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 각각의 도전패턴(313)과 채널구조(317) 사이에 배치될 수 있고, 데이터 저장막은 블로킹 절연막과 채널구조(317) 사이에 배치될 수 있고, 터널 절연막은 데이터 저장막과 채널구조(317) 사이에 배치될 수 있다. 데이터 저장막은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 구성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명은 이에 제한되지 않으며, 데이터 저장막은 나노 닷, 상변화 물질막등 다양한 물질들로 구성될 수 있다. 터널 절연막은 전하 터널링이 가능한 절연물로 구성될 수 있다.
채널구조(317)와 워드라인들(WL)의 교차부들에 메모리 셀들이 형성될 수 있고, 채널구조(317)와 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터가 형성될 수 있고, 채널구조(317)와 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터가 형성될 수 있다. 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀들은 채널구조(317)에 의해 직렬로 연결됨으로써, 도 3을 참조하여 설명한 메모리 셀 스트링(MS1 또는 MS2)을 구성할 수 있다.
채널구조(317)는 제1 도전성 비아패턴(343A) 및 제3 도전성 비아패턴(347A)을 경유하여 그에 대응하는 비트라인(360BL)에 접속될 수 있다. 각각의 도전패턴(313)은 제2 도전성 비아패턴(343B) 및 제4 도전성 비아패턴(347B)을 경유하여 그에 대응하는 연결패턴(360C)에 접속될 수 있다.
제1 도전성 비아패턴(343A)은 채널구조(317)에 접촉될 수 있고, 제1 개재 절연막(331) 및 제2 개재 절연막(341)을 관통할 수 있다. 제3 도전성 비아패턴(347A)은 제1 도전성 비아패턴(343A)에 접촉될 수 있고, 제2 절연막(345)을 관통할 수 있다. 제3 도전성 비아패턴(347A)은 비트라인(360BL)에 접촉될 수 있다.
상술한 구조에 따르면, 제1 트랜지스터(예를 들어, TR11)의 접합영역(101J)은 하부 인터커넥션(210), 제1 도전라인(250L1) 및 제1 주변회로측 본딩 도전패턴(250P1)을 경유하여 채널구조(317)에 접속된 비트라인(360BL)에 전기적으로 연결될 수 있다.
복수의 도전패턴들(313) 각각은 그에 대응하는 도전성 게이트 콘택(333)에 접촉될 수 있다. 도전성 게이트 콘택(333)은 계단형 구조(SW)를 형성하는 도전패턴(313)의 단부로부터 반도체 기판(201)을 향해 연장될 수 있다. 도전성 게이트 콘택(333)은 층간 절연막(311), 충진 절연막(323) 및 제1 개재 절연막(331)을 관통할 수 있다.
제2 도전성 비아패턴(343B)은 도전성 게이트 콘택(333)을 경유하여 그에 대응하는 도전패턴(313)에 접속될 수 있다. 제2 도전성 비아패턴(343B)은 도전성 게이트 콘택(333)에 접촉될 수 있고, 제2 개재 절연막(341)을 관통할 수 있다. 제4 도전성 비아패턴(347B)은 제2 도전성 비아패턴(343B)에 접촉될 수 있고, 제2 절연막(345)을 관통할 수 있다. 제4 도전성 비아패턴(347B)은 연결패턴(360C)에 접촉될 수 있다.
상술한 구조에 따르면, 제2 트랜지스터(TR2)의 접합영역(101J)은 하부 인터커넥션(210), 제2 도전라인(250L2), 제1 주변회로측 본딩 도전패턴(250P2) 및 연결패턴(360C)을 경유하여 도전패턴(313)에 접속된 도전성 게이트 콘택(333)에 전기적으로 연결될 수 있다.
반도체 메모리 장치는 메모리 셀 어레이(110) 상의 소스막(380)을 포함할 수 있다. 소스막(380)은 게이트 적층체(GST), 충진 절연막(323) 및 게이트 분리 구조(321)에 중첩되도록 연장될 수 있다. 소스막(380)은 채널구조(317)의 제1 부분(P1)을 감쌀 수 있다. 소스막(380)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함하는 도프트 반도체막으로 형성될 수 있다.
도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b 및 도 11c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하, 도 6a 내지 도 6c에 도시된 구성들과 동일한 구성들에 대한 중복되는 설명은 생략한다.
도 7a, 도 7b 및 도 7c는 제1 구조체(270)를 형성하는 단계를 나타내는 단면도들이다.
도 7a 내지 도 7c를 참조하면, 제1 구조체(270)를 형성하는 단계는 복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2)을 포함하는 주변회로구조를 형성하는 단계를 포함할 수 있다. 복수의 제1 트랜지스터들(TR11, TR12)은 주변회로구조의 페이지 버퍼(160)를 구성할 수 있고, 복수의 제2 트랜지스터들(TR2)은 주변회로구조의 로우 디코더(120)를 구성할 수 있다.
복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2)은 반도체 기판(201) 내부에 형성된 소자 분리막(203)에 의해 서로 절연될 수 있다. 복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2) 각각은 소자 분리막(203)에 의해 구획된 반도체 기판(201)의 활성영역에 형성될 수 있다.
제1 구조체(270)를 형성하는 단계는 하부 절연구조(231) 및 하부 인터커넥션들(210)을 형성하는 단계를 포함할 수 있다. 하부 절연구조(231)는 복수의 제1 트랜지스터들(TR11, TR12) 및 복수의 제2 트랜지스터들(TR2)을 덮도록 반도체 기판(201) 상에 형성될 수 있다.
각각의 하부 인터커넥션(210)을 구성하는 도전패턴들(예를 들어, 제1 내지 제3 도전패턴들(211, 213, 215))은 하부 절연구조(231) 내부에 매립될 수 있다. 일 실시 예로서, 하부 절연구조(231) 및 하부 인터커넥션들(210)을 형성하는 단계는 반도체 기판(201) 상에 제1 하부 절연막을 형성하는 단계, 제1 하부 절연막을 관통하는 제1 도전패턴(211)을 형성하는 단계, 제1 하부 절연막 상에 제2 하부 절연막을 형성하는 단계, 제2 하부 절연막을 관통하는 제2 도전패턴(213)을 형성하는 단계, 제2 하부 절연막 상에 제3 하부 절연막을 형성하는 단계 및 제3 하부 절연막을 관통하는 제3 도전패턴(215)을 형성하는 단계를 포함할 수 있다. 이 경우, 하부 절연구조(231)는 제1 하부 절연막, 제2 하부 절연막 및 제3 하부 절연막을 포함할 수 있다.
제1 구조체(270)를 형성하는 단계는 하부 절연구조(231) 및 복수의 하부 인터커넥션(210)을 덮도록 제1 절연막(241)을 형성하는 단계, 제1 절연막(241)을 관통하는 복수의 트렌치들을 형성하는 단계, 복수의 트렌치들 내부에 복수의 도전라인들(250L1, 250L2)을 형성하는 단계, 복수의 도전라인들(250L1, 250L2) 및 제1 절연막(241)을 덮는 제1 본딩 절연막(243)을 형성하는 단계, 제1 본딩 절연막(243)을 식각함으로써 복수의 도전라인들(250L1, 250L2)을 노출시키는 복수의 홈들과 복수의 홈들로부터 이격된 복수의 보조홈들을 형성하는 단계, 복수의 홈들 및 보수의 보조홈들을 도전물로 채우는 단계, 및 제1 본딩 절연막(243)이 노출되도록 도전물을 평탄화하는 단계를 포함할 수 있다. 이 때, 복수의 홈들을 채우는 도전물의 일부가 복수의 주변회로측 본딩 도전패턴들(250P1, 250P2)로 정의될 수 있고, 복수의 보조홈들을 채우는 도전물의 일부가 복수의 주변회로측 보조 본딩 도전패턴들(250D)로 정의될 수 있다. 제1 본딩 절연막(243) 내부에서 영역별 도전패턴들의 밀도차이는 복수의 주변회로측 보조 본딩 도전패턴들(250D)에 의해 감소될 수 있다. 이에 따라, 본 발명의 실시 예는 도전물을 화학적기계적연마(CMP: chemical mechanical polishing) 방식 등으로 평탄화함에 있어서, 도전패턴들의 밀도차이에 의해 유발될 수 있는 디싱(dishing) 현상을 줄일 수 있다.
복수의 주변회로측 본딩 도전패턴들(250P1,250P2)은 제1 주변회로측 본딩 도전패턴(250P1)과 제2 주변회로측 본딩 도전패턴(250P2)을 포함할 수 있다. 복수의 도전라인들(250L1, 250L2)은 제1 주변회로측 본딩 도전패턴(250P1)에 연결된 제1 도전라인(250L1) 및 제2 주변회로측 본딩 도전패턴(250P2)에 연결된 제2 도전라인(250L2)을 포함할 수 있다. 서로 연결된 제1 주변회로측 본딩 도전패턴(250P1)과 제1 도전라인(250L1)은 제1 주변회로측 인터커넥션(251I1)을 형성할 수 있고, 서로 연결된 제2 주변회로측 본딩 도전패턴(250P2)과 제2 도전라인(250L2)은 제2 주변회로측 인터커넥션(251I2)을 형성할 수 있다. 제1 주변회로측 인터커넥션(251I1)은 그에 대응하는 하부 인터커넥션(210)에 접촉될 수 있으며, 하부 인터커넥션(210)을 경유하여 페이지 버퍼(160)의 제1 트랜지스터(예를 들어, TR11)에 전기적으로 연결될 수 있다. 제2 주변회로측 인터커넥션(251I2)은 그에 대응하는 하부 인터커넥션(210)에 접촉될 수 있으며, 하부 인터커넥션(210)을 경유하여 로우 디코더(120)의 제2 트랜지스터(TR2)에 전기적으로 연결될 수 있다.
도 8a 내지 도 8c 및 도 9a 내지 도 9c는 제2 구조체(370)를 형성하는 단계를 나타내는 단면도들이다.
도 8a 내지 도 8c는 제2 구조체(370)의 메모리 셀 어레이를 형성하는 단계를 나타내는 단면도들이다.
도 8a 내지 도 8c를 참조하면, 희생기판(301)의 제1 면(S1) 상에 메모리 셀 어레이를 형성할 수 있다. 메모리 셀 어레이를 형성하는 단계는 희생기판(301) 상에 보호막(303)을 형성하는 단계, 보호막(303) 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각공정으로 복수의 제1 물질막들 및 복수의 제2 물질막들을 관통하고 희생기판(301) 내부로 연장된 홀(H)을 형성하는 단계, 홀(H) 내부에 예비 셀 플러그(CPL')를 형성하는 단계, 계단형 구조(SW)가 정의되도록 복수의 제1 물질막들 및 복수의 제2 물질막들 식각하는 단계, 복수의 제1 물질막들 및 복수의 제2 물질막들 뿐 아니라 보호막(303)을 관통하는 게이트 분리 구조(321)를 형성하는 단계, 마스크 패턴을 제거하는 단계, 계단형 구조(SW)를 덮도록 충진 절연막(323)을 형성하는 단계, 및 충진 절연막(323) 및 복수의 제1 물질막들 및 복수의 제2 물질막들을 관통하는 슬릿(미도시)을 형성하는 단계를 포함할 수 있다. 반도체 기판(201)은 제1 면(S1)과 상반된 방향을 향하는 제2 면(S2)을 포함할 수 있다. 보호막(303)은 반도체 기판(201)에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 일 실시 예로서, 반도체 기판(201)을 실리콘을 포함할 수 있고, 보호막(303)은 질화막을 포함할 수 있다.
예비 셀 플러그(CPL')를 형성하는 단계는 메모리막(315)을 형성하는 단계, 메모리막(315) 상에 라이너 반도체막을 형성하는 단계, 라이너 반도체막에 의해 개구된 홀(H)의 중심영역 일부를 코어 절연막(319)으로 채우는 단계 및 홀(H)의 중심영역의 나머지 일부를 도프트 반도체막으로 채우는 단계를 포함할 수 있다. 도프트 반도체막 및 라이너 반도체막은 채널구조(317)을 형성할 수 있다. 채널구조(317)는 메모리 셀 스트링의 채널영역으로 이용될 수 있다. 메모리막(315)은 홀(H)의 측벽 및 바닥면을 따라 연장되므로, 희생기판(301)과 채널구조(317) 사이에 메모리막(315)이 배치될 수 있다. 채널구조(317)는 희생기판(301) 및 보호막(303)이 배치된 레벨로 연장된 제1 부분(P1), 제1 부분(P1)으로부터 희생기판(301)에서 멀어지는 방향으로 연장된 제2 부분(P2) 및 제2 부분(P2)으로부터 코어 절연막(319) 상으로 연장된 제3 부분(P3)을 포함할 수 있다. 제3 부분(P3)은 도전형 불순물을 포함할 수 있으며, 일 실시 예로서 n형 불순물을 포함할 수 있다.
제1 물질막 및 제2 물질막은 다양한 물질로 형성될 수 있다. 일 실시 예로서, 제1 물질막은 복수의 층간 절연막들(311)과 동일한 절연물로 형성될 수 있으며, 제2 물질막은 상기 절연물에 대한 식각 선택비를 갖는 희생물로 형성될 수 있다. 일 실시 예로서, 제1 물질막은 실리콘 산화물로 형성될 수 있고, 제2 물질막은 실리콘 질화물로 형성될 수 있다. 이하, 제1 물질막이 절연물로 형성되고, 제2 물질막이 희생물로 형성된 실시 예를 기반으로 본 발명의 실시 예를 설명하나, 본 발명은 이에 제한되지 않는다.
메모리 셀 어레이를 형성하는 단계는 슬릿(미도시)을 통해 희생물로 형성된복수의 제2 물질막들을 선택적으로 제거하는 단계 및 복수의 제2 물질막들이 제거된 영역들을 복수의 도전패턴들(313)로 각각 채우는 단계를 더 포함할 수 있다. 메모리 셀 어레이를 형성하는 단계는 셀렉트 라인 분리 구조(325)를 형성하는 단계를 더 포함할 수 있다. 셀렉트 라인 분리 구조(325)는 복수의 도전패턴들(313) 중 희생기판(301)으로부터 가장 멀리 배치된 적어도 한층의 도전패턴(313)을 드레인 셀렉트 라인들(DSL)로 분리할 수 있다. 셀렉트 라인 분리 구조(325) 하부의 도전패턴들은 워드라인들(WL) 및 소스 셀렉트 라인(SSL)으로 정의될 수 있다.
상술한 공정에 의해, 메모리 셀 어레이의 게이트 적층체(GST)가 형성될 수 있다.
도 9a 내지 도 9c는 메모리 셀 어레이에 중첩된 제2 구조체(370)의 상부구조를 형성하는 단계를 나타내는 단면도들이다.
도 9a 내지 도 9c를 참조하면, 제2 구조체(370)를 형성하는 단계는 충진 절연막(323) 및 게이트 분리 구조(321) 상에 제1 개재 절연막(331)을 형성하는 단계 및 제1 개재 절연막(331)과 충진 절연막(323)을 관통하는 도전성 게이트 콘택(333)을 형성하는 단계를 포함할 수 있다. 제1 개재 절연막(331)은 예비 셀 플러그(CPL')를 덮도록 연장될 수 있다. 도전성 게이트 콘택(333)은 그에 대응하는 도전패턴(313)에 접촉되도록, 충진 절연막(323)과 도전패턴(313) 사이의 층간 절연막(311)을 관통할 수 있다.
제2 구조체(370)를 형성하는 단계는 제1 개재 절연막(331) 상에 제2 개재 절연막(341)을 형성하는 단계 및 제1 개재 절연막(331) 및 제2 개재 절연막(341) 중 적어도 어느 하나를 관통하는 제1 도전성 비아패턴(343A) 및 제2 도전성 비아패턴(343B)을 형성하는 단계를 포함할 수 있다. 제1 도전성 비아패턴(343A)은 예비 셀 플러그(CPL')에 중첩된 제1 개재 절연막(331) 및 제2 개재 절연막(341)을 관통함으로써, 예비 셀 플러그(CPL')에 접촉될 수 있다. 제2 도전성 비아패턴(343B)은 도전성 게이트 콘택(333)에 중첩된 제2 개재 절연막(341)을 관통함으로써, 도전성 게이트 콘택(333)에 접촉될 수 있다.
제2 구조체(370)를 형성하는 단계는 제2 개재 절연막(341) 상에 제2 절연막(345)을 형성하는 단계 및 제2 절연막(345)을 관통하는 제3 도전성 비아패턴(347A) 및 제4 도전성 비아패턴(347B)을 형성하는 단계를 포함할 수 있다. 제2 절연막(345)은 제1 도전성 비아패턴(343A) 및 제2 도전성 비아패턴(343B)에 중첩되도록 형성될 수 있다. 제3 도전성 비아패턴(347A)은 제1 도전성 비아패턴(343A)에 중첩된 제2 절연막(345)의 일부를 관통함으로써, 제1 도전성 비아패턴(343A)에 접촉될 수 있다. 제4 도전성 비아패턴(347B)은 제2 도전성 비아패턴(343B)에 중첩된 제2 절연막(345)의 일부를 관통함으로써, 제2 도전성 비아패턴(343B)에 접촉될 수 있다.
제2 구조체(370)를 형성하는 단계는 제2 절연막(345) 상에 제2 본딩 절연막(351)을 형성하는 단계, 제2 본딩 절연막(351)을 식각함으로써 복수의 트렌치들 및 복수의 보조홈들을 형성하는 단계, 복수의 트렌치들, 복수의 홈들 및 복수의 보조홈들을 도전물로 채우는 단계 및 제2 본딩 절연막(351)이 노출되도록 도전물을 평탄화하는 단계를 포함할 수 있다. 이 때, 복수의 트렌치들을 채우는 도전물의 일부가 복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)로 정의될 수 있고, 복수의 보조홈들을 채우는 도전물의 일부가 셀 어레이측 보조 본딩 도전패턴들(360D)로 정의될 수 있다. 제2 본딩 절연막(351) 내부에서 영역별 도전패턴들의 밀도차이는 복수의 셀 어레이측 보조 본딩 도전패턴들(360D)에 의해 감소될 수 있다. 이에 따라, 본 발명의 실시 예는 도전물을 화학적기계적연마(CMP: chemical mechanical polishing) 방식 등으로 평탄화함에 있어서, 도전패턴들의 밀도차이에 의해 유발될 수 있는 디싱(dishing) 현상을 줄일 수 있다.
복수의 셀 어레이측 본딩 도전패턴들(360BL, 360C)은 제3 도전성 비아패턴(347A)에 연결된 비트라인(360BL) 및 제4 도전성 비아패턴(347B)에 연결된 연결패턴(360C)을 포함할 수 있다. 서로 연결된 제1 도전성 비아패턴(343A), 제3 도전성 비아패턴(347A) 및 비트라인(360BL)은 제1 셀 어레이측 인터커넥션(361I1)으로 정의될 수 있다. 서로 연결된 제2 도전성 비아패턴(343B), 제4 도전성 비아패턴(347B) 및 연결패턴(360C)은 제2 셀 어레이측 인터커넥션(361I2)으로 정의될 수 있다. 제1 셀 어레이측 인터커넥션(361I1)은 예비 셀 플러그(CPL')의 채널구조(317)에 접속될 수 있다. 제2 셀 어레이측 인터커넥션(361I2)은 도전성 게이트 콘택(333)을 경유하여 그에 대응하는 도전패턴(313)에 접속될 수 있다.
도 10a 내지 도 10c는 도 7a 내지 도 7c에 도시된 제1 구조체(270)와 도 9a 내지 도 9c에 도시된 제2 구조체(370)를 서로 본딩하는 단계를 나타내는 단면도들이다.
도 10a 내지 도 10c를 참조하면, 개별적으로 제공된 제1 구조체(270)와 제2 구조체(370)는 본딩공정에 의해 상호 결합될 수 있다. 제1 구조체(270)의 제1 주변회로측 인터커넥션(251I1)과 제2 구조체(370)의 제1 셀 어레이측 인터커넥션(361I1)은 제1 주변회로측 본딩 도전패턴(250P1)과 비트라인(360BL) 간 본딩에 의해 서로 전기적으로 연결될 수 있다. 제1 구조체(270)의 제2 주변회로측 인터커넥션(251I2)과 제2 구조체(370)의 제2 셀 어레이측 인터커넥션(361I2)은 제2 주변회로측 본딩 도전패턴(250P2)과 연결패턴(360C) 간 본딩에 의해 서로 전기적으로 연결될 수 있다. 제1 구조체(270)의 주변회로측 보조 본딩 도전패턴(250D)은 제2 구조체(370)의 셀 어레이측 보조 본딩 도전패턴(360D)에 본딩될 수 있다. 이에 따라, 제1 구조체(270)와 제2 구조체(370)간 본딩구조의 안정성이 향상될 수 있다.
도 11a 내지 도 11c는 채널구조(317)의 제1 부분(P1)을 노출시키는 단계를 나타낸다.
도 11a 내지 도 11c를 참조하면, 도 10a 내지 도 10c에 도시된 희생기판(301)을 제거함으로써, 메모리막(315)의 일부를 노출시킬 수 있다. 도 10a 내지 도 10c에 도시된 희생기판(301)은 제2 면(S2)으로부터 제거될 수 있다. 희생기판(301)을 제거하는 동안, 도 10a 및 도 10c에 도시된 보호막(303)이 식각 정지막 역할을 할 수 있다. 이어서, 도 10a 및 도 10c에 도시된 보호막(303)을 제거할 수 있다.
이후, 메모리막(315)의 일부를 제거함으로써, 채널구조(317)의 제1 부분(P1)을 노출시킬 수 있다. 이어서, 도 6a 내지 도 6c에 도시된 소스막(380)을 형성할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 메모리 셀 어레이와 주변회로구조를 전기적으로 연결함과 아울러 상호 본딩시키기 위한 주변회로측 본딩 도전패턴과 셀 어레이측 본딩 도전패턴을 포함할 수 있다. 또한, 메모리 장치(1120)는 주변회로측 본딩 도전패턴이 배치된 레벨에 배치된 주변회로측 보조 본딩 도전패턴과 셀 어레이측 본딩 도전패턴이 배치된 레벨에 배치된 셀 어레이측 보조 본딩 도전패턴을 포함할 수 있다. 주변회로측 보조 본딩 도전패턴은 셀 어레이측 보조 본딩 도전패턴에 접촉될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 도 12를 참조하여 상술한 메모리 장치(1120)와 동일하게 구성될 수 있다.
메모리 컨트롤러(1211)는 도 12를 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
10: 제1 회로 구조체 20: 제2 회로 구조체
190: 주변회로 110: 메모리 셀 어레이
201: 반도체 기판 270: 제1 구조체
110A: 제1 메모리 셀 어레이 110B: 제2 메모리 셀 어레이
370: 제2 구조체 380: 소스막
BL, 360BL: 비트라인 WL: 워드라인
GST: 게이트 적층체 313: 도전패턴
360D: 셀 어레이측 보조 본딩 도전패턴 360C: 연결패턴
250P1, 250P2: 주변회로측 본딩 도전패턴 210: 하부 인터커넥션
250L1, 250L2, 250L3: 도전라인 315: 메모리막
250D: 주변회로측 보조 본딩 도전패턴 317: 채널구조
333: 도전성 게이트 콘택 TR11, TR12: 제1 트랜지스터
241 및 345: 제1 및 제2 절연막 TR2: 제2 트랜지스터
243 및 351: 제1 및 제2 본딩 절연막

Claims (13)

  1. 반도체 기판 및 상기 반도체 기판 상의 제1 어레이층에 형성된 주변회로구조;
    상기 제1 어레이층 상의 제2 어레이층에 배치되고, 상기 주변회로구조에 접속된 도전라인;
    상기 제2 어레이층 상의 제3 어레이층에 배치되고, 상기 도전라인에 연결된 주변회로측 본딩 도전패턴;
    상기 제3 어레이층에 배치되고, 상기 주변회로측 본딩 도전패턴으로부터 이격된 주변회로측 보조 본딩 도전패턴;
    상기 제3 어레이층 상의 제4 어레이층에 배치되고, 상기 주변회로측 본딩 도전패턴에 접촉된 셀 어레이측 본딩 도전패턴;
    상기 제4 어레이층에 배치되고, 상기 주변회로측 보조 본딩 도전패턴에 접촉된 셀 어레이측 보조 본딩 도전패턴; 및
    상기 제4 어레이층 상에 배치되고, 상기 셀 어레이측 본딩 도전패턴에 접속된 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제2 어레이층에 배치되고, 상기 도전라인에 의해 관통되는 제1 절연막;
    상기 주변회로측 본딩 도전패턴과 상기 주변회로측 보조 본딩 도전패턴 사이의 제1 본딩 절연막; 및
    상기 셀 어레이측 본딩 도전패턴과 상기 셀 어레이측 보조 본딩 도전패턴 사이의 제2 본딩 절연막을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 주변회로측 보조 본딩 도전패턴은 상기 제1 절연막에 중첩되고, 상기 제2 어레이층의 상기 도전라인으로부터 이격된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제4 어레이층 상에 서로 이격되어 적층된 복수의 도전패턴들;
    상기 복수의 도전패턴들을 관통하는 채널구조; 및
    상기 복수의 도전패턴들 각각과 상기 채널구조 사이의 메모리막을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 셀 어레이측 본딩 도전패턴은 상기 채널구조에 접속된 비트라인을 형성하고,
    상기 주변회로구조는 상기 반도체 기판 내에 형성된 접합영역을 갖는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 상기 접합영역은 상기 도전라인 및 상기 주변회로측 본딩 도전패턴을 경유하여 상기 비트라인에 전기적으로 연결된 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 복수의 도전패턴들 중 하나로부터 상기 제4 어레이층을 향해 연장된 도전성 게이트 콘택을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 셀 어레이측 본딩 도전패턴은 상기 도전성 게이트 콘택에 접속된 연결패턴을 형성하고,
    상기 주변회로구조는 상기 반도체 기판 내에 형성된 접합영역을 갖는 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 상기 접합영역은 상기 도전라인, 상기 주변회로측 도전패드 및 상기 연결패턴을 경유하여 상기 도전성 게이트 콘택에 전기적으로 연결된 반도체 메모리 장치.
  8. 수평방향으로 연장되고, 수직방향을 향하는 상면을 갖는 반도체 기판;
    상기 반도체 기판 위에 상기 수직방향으로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트 적층체, 상기 복수의 도전패턴들을 관통하도록 연장된 채널구조 및 상기 채널구조와 상기 게이트 적층체 사이의 메모리막을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 상기 반도체 기판 사이의 제1 본딩 어레이층에서 서로 이격된 복수의 주변회로측 본딩 도전패턴들 및 복수의 주변회로측 보조 본딩 도전패턴들;
    상기 제1 본딩 어레이층과 상기 메모리 셀 어레이 사이의 제2 본딩 어레이층에서 서로 이격된 복수의 셀 어레이측 본딩 도전패턴들 및 복수의 셀 어레이측 보조 본딩 도전패턴들; 및
    상기 제1 본딩 어레이층과 상기 반도체 기판 사이의 레벨에 배치되고, 상기 복수의 주변회로측 본딩 도전패턴들에 각각 접속된 복수의 도전라인들을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 셀 어레이측 본딩 도전패턴들은 상기 복수의 주변회로측 본딩 도전패턴들에 접촉되고,
    상기 복수의 셀 어레이측 보조 본딩 도전패턴은 상기 복수의 주변회로측 보조 본딩 도전패턴들에 접촉된 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 복수의 주변회로측 보조 본딩 도전패턴들은 상기 셀 어레이측 본딩 도전패턴들 및 상기 복수의 도전라인들로부터 이격되고,
    상기 복수의 셀 어레이측 보조 본딩 도전패턴들은 상기 주변회로측 본딩 도전패턴들로부터 이격된 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제1 본딩 어레이층에 배치되고, 상기 복수의 주변회로측 본딩 도전패턴들 및 상기 복수의 주변회로측 보조 본딩 도전패턴들에 의해 관통되는 제1 본딩 절연막;
    상기 반도체 기판을 향하는 상기 제1 본딩 절연막의 일면 및 상기 복수의 주변회로측 보조 본딩 도전패턴들 각각의 일면을 따라 연장되고, 상기 복수의 도전라인들 사이에 배치된 제1 절연막;
    상기 제2 본딩 어레이층에 배치되고, 상기 복수의 셀 어레이측 본딩 도전패턴들 및 상기 복수의 주변회로측 보조 본딩 도전패턴들에 의해 관통되는 제2 본딩 절연막; 및
    상기 메모리 셀 어레이를 향하는 상기 제2 본딩 절연막의 일면 및 상기 셀 어레이측 보조 본딩 도전패턴들 각각의 일면을 따라 연장된 제2 절연막을 더 포함하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 복수의 도전라인들 아래에 배치된 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은,
    상기 반도체 기판 상에 적층된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 양측의 상기 반도체 기판 내에 정의된 접합영역들을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 도전라인들은 상기 제1 트랜지스터의 상기 접합영역에 접속된 제1 도전라인 및 상기 제2 트랜지스터의 상기 접합영역에 접속된 제2 도전라인을 포함하고,
    상기 복수의 셀 어레이측 본딩 도전패턴들은 상기 채널구조에 접속된 비트라인 및 상기 복수의 도전패턴들 각각에 접속된 복수의 연결패턴들을 포함하는 반도체 메모리 장치.
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