JP2007281200A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 歪の少ない微細コンタクトホールを有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 第一の層間絶縁層１０ａ上に、第一の直線状開口パターン１４を有する第一のマスク層１３を形成し、第一の層間絶縁層１０ａ及び第一のマスク層１３上に、第一の直線状開口パターン１４と直交して配列される複数の第二の直線状開口パターン１６と、隣り合う第二の直線状開口パターン１６間のパターン残し部１７に近接して配列されるダミー開口パターン１８とを有する第二のマスク層１５を形成し、第一の直線状開口パターン１４と第二の直線状開口パターン１６との交差部下方の第一の層間絶縁層１０ａをエッチング加工してコンタクトホール１９を形成する。
【選択図】図４

Description

本発明は、半導体装置の製造方法、特に半導体装置において連続して配列される微細コンタクトホールの形成方法に関する。
近年、半導体装置の小型化・高機能化への要求に伴い、半導体装置の配線コンタクト等の微細化が進展している。半導体装置の製造におけるリソグラフィー工程においては、リソグラフィーの特性から、ホールパターンよりも直線状開口パターンの方が、より精緻な微細パターンを形成できることが知られている。従って、微細コンタクトホールを形成する際には、この特性を利用して、層間絶縁層等に直線状開口パターンが形成されたマスク層をその直線状開口パターンが互いに直交するように積層し、直交したパターンの開口交差部分下方の層間絶縁層等をエッチング加工してコンタクトホールを形成する、いわゆる２重転写露光技術あるいはクロスポイント露光技術が用いられる（例えば、特許文献１参照。）。
しかしながら、この技術を活かして半導体装置に微細コンタクトホールを形成する場合、有機膜等のレジストをマスクとしてエッチング加工する際に、微細コンタクトホールに歪みが生じるという問題が発生する場合がある。
特開２０００−３５７７３６（図３）
本発明は、上記問題点を解決するためになされたもので、歪みの少ない所望の形状の微細ホールを有する半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、第一の層間絶縁層上に、第一の直線状開口パターンを有する第一のマスク層を形成する工程と、前記第一のマスク層上に、前記第一の直線状開口パターンと交差して配列される複数の第二の直線状開口パターンと、隣り合う前記第二の直線状開口パターン間のパターン残し部に近接して配置されるダミー開口パターンとを有する第二のマスク層を形成する工程と、前記第一の直線状開口パターンと前記第二の直線状開口パターンとの交差部下方の前記第一の層間絶縁層をエッチング加工してホールを形成する工程を備えたことを特徴とする。
また本発明の別の態様の半導体装置の製造方法は、第一の層間絶縁層上に、第一の直線状開口パターンを有する第一のマスク層を形成する工程と、前記第一の直線状開口パターン下方の前記第一の層間絶縁層上及び前記第一のマスク層上に第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層上に、前記第一の直線状開口パターンと交差して配列される複数の配線溝開口パターンと、隣り合う前記配線溝開口パターン間のパターン残し部に近接して配置されるダミー開口パターンとを有する配線パターン形成用のマスク層を形成する工程と、前記配線溝開口パターン下方の前記第二の層間絶縁層をエッチング加工して配線溝を形成する工程と、前記第一の直線状開口パターンと前記配線溝開口パターンの交差部下方の前記第一の層間絶縁層をエッチング加工してホールを形成する工程を備えたことを特徴とする。
本発明によれば、歪の少ない所望の形状の微細ホールを有する半導体装置の製造方法を提供することができる。
本発明は、例えばＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等のような半導体装置において、並列に配置される複数の微細コンタクトホールの形成に特に有効に適用できる。そこで以下の実施形態では、ＮＡＮＤ型ＥＥＰＲＯＭのコンタクトホール、さらにはコンタクトプラグ及び配線層を形成する例を、図面を参照して詳細に説明する。
はじめに、ＮＡＮＤ型ＥＥＰＲＯＭの構造例を図１乃至図３を参照して説明する。図１はセルアレイの平面図であり、図２は図１の一点鎖線Ｉ―Ｉ’における断面図である。図３は、周囲の絶縁層等を除いて示したドレイン側のコンタクトプラグ１１ａと配線層１２ａの斜視図である。
図２に示すように、セルアレイは、シリコン基板１のｐ型ウェルに形成される。シリコン基板１のｐ型ウェル表層部にはｎ型拡散層３が形成され、ｎ型拡散層３は、複数の不揮発性メモリセルのソースあるいはドレインとして機能する。メモリセルは、浮遊ゲート４と制御ゲート５が電極間絶縁膜を介して積層されたゲート構造を有し、複数のメモリセルが互いに近接して直列に配置されてＮＡＮＤ型セルユニットを構成している。制御ゲート５は、図１に示すように、ワード線ＷＬとして一方向へ連続的にパターン形成される。ＮＡＮＤ型セルユニットの両端部には、選択トランジスタが形成され、そのゲート電極６は、ワード線ＷＬと平行する制御ゲート線ＳＳＬ、ＧＳＬとして一方向へ連続的にパターン形成される。
ＮＡＮＤ型セルユニットのドレイン側端部、ソース側端部のｎ型拡散層３はそれぞれ、第一の層間絶縁層１０ａに形成されたコンタクトプラグ１１ａ、１１ｂを介して、第二の層間絶縁層１０ｂに形成された配線層１２ａ、１２ｂに接続される。コンタクトプラグ１１ａ、１１ｂは、例えばアルミニウム、銅、タングステンあるいはリンイオン等の不純物を高濃度にドプした多結晶シリコン等の導電層がコンタクトホールに埋め込まれたものであり、また配線層１２ａ、１２ｂは、例えばアルミニウム、銅、タングステン等の導電層が埋め込まれている。
図３に示すように、配線層１２ａは、ビット線ＢＬ方向に長く伸びた直方体形状であり、ビット線ＢＬへの引き出し配線（中継配線）となり第三の層間絶縁層１０ｃ上に形成されるビット線ＢＬに接続される。また、このコンタクトプラグ１１ａ及び配線層１２ａは、図１に示す一点鎖線ＩＩ―ＩＩ’においてワード線ＷＬ方向に素子分離領域２を介して並列に複数配列されている。配線層１２ｂは、ワード線ＷＬ方向に延びる共通ソース線ＳＬとなり、ワード線ＷＬ方向に素子分離領域２を介して並列に複数配列されているソース側端部のｎ型拡散層３によって、コンタクトプラグ１１ｂを介して共有されている。
以上が、ＮＡＮＤ型ＥＥＰＲＯＭの簡略化した構造例である。ここで以下に、実施例１に係る半導体装置の製造方法により、上述したワード線ＷＬ方向に配列される複数のコンタクトプラグ１１ａ及び配線層１２ａを形成する方法を、それぞれ図４乃至図６を参照して説明する。図４乃至図６は、本実施例に係る半導体装置の製造方法による、図１の一点鎖線ＩＩ―ＩＩ’の一部における、微細コンタクトホール、コンタクトプラグ１１ａ及び配線層１２ａの形成工程を示す斜視図である。
まず、図４を参照して、微細コンタクトホールの形成工程を説明する。図４（ａ）に示すように、シリコン基板１のｐ型ウェル領域は、例えばＳＴＩ（Shallow Trench Isolation）法によって形成されたＳｉＯ２等からなる素子分離領域２により、幅９０ｎｍ程度の複数のストライプ状の素子領域に区画される。具体的には、シリコン基板１の素子領域を形成する部分をＳｉＯ２膜及びＳｉ３Ｎ４膜によりストライプ状にマスクして、ＲＩＥ（Reactive Ion Etching）によりシリコン基板１をトレンチエッチングする。次にＣＶＤ（Chemical Vapor Deposition）法により、ストライプ状に形成されたトレンチ部及びＳｉ３Ｎ４膜等が形成されたシリコン基板１上にＳｉＯ２膜を堆積し、さらにＣＭＰ（Chemical Mechanical Polishing）によりトレンチ部以外のＳｉＯ２膜及びＳｉ３Ｎ４膜を研磨除去することにより、シリコン基板１を露出して素子領域を形成する。ここでは、各素子領域は９０ｎｍ程度のピッチで並べられる。さらに、例えば図２に示すような積層ゲート構造を形成した後、積層ゲート構造の両側の各素子領域にリンイオン等を注入しｎ型拡散層３を形成する。
次に、図４（ｂ）に示すように、ｎ型拡散層３が形成されたシリコン基板１上に、バリア絶縁膜７を介して第一の層間絶縁層１０ａを形成する。バリア絶縁膜７は、コンタクトホール形成時にエッチング制御性が不足してコンタクトホールが素子分離領域２に落ち込み、シリコン基板１のｐ型ウェル部とコンタクトとの耐圧不良が生ずるのを防ぐためのエッチングストッパ層であり、第一の層間絶縁層１０ａに対するエッチング選択比を持つことが必要である。
バリア絶縁膜７には、例えばシリコン窒化膜やシリコン酸窒化膜、または酸化アルミニウム膜を用いることができる。また、バリア絶縁膜７を堆積する前に、バッファ絶縁膜として、シリコン基板の酸化またはＣＶＤ法によりシリコン酸化膜を作成しても良い。第一の層間絶縁層１０ａの材料は、シリコン酸化膜やＢＰＳＧ（ボロンリンシリケートガラス）、ＰＳＧ（リンシリケートガラス）なドのシリケートガラスや、ＨＳＱ（Hydrogen Silsesquioxane）やＳｉＬＫ（ダウ・ケミカル社製）等が使用される。
第一の層間絶縁層１０ａ上に更に、例えばシリコン窒化膜、シリコン酸窒化膜或いは酸化アルミニウム膜等を材料とする第一のマスク層１３が形成される。第一のマスク層１３は、第一の層間絶縁層１０ａをエッチングしてコンタクトホールを形成する際のマスクとして働くため、第一の層間絶縁層１０ａに対するエッチング選択比を持つことが必要となる。
また、第一のマスク層１３には、フォトリソグラフィー法等によりワード線ＷＬ方向に伸びる第一の直線状開口パターン１４が形成される。ここで図７に、第一の直線状開口パターン１４が形成された第一のマスク層１３の平面図を示す。第一の直線状開口パターン１４の幅は、形成される矩形状のコンタクトホールの対向する二辺間（ワード線ＷＬ方向に平行する二辺間）の幅となるため、所望の長さに合わせて設定する。本実施例では、この開口パターン幅を９０ｎｍ程度にする。
次に、図４（ｃ）に示すように、第一の層間絶縁層１０ａ及び第一のマスク層１３の上に、第二のマスク層１５となるフォトレジスト膜を形成する。第二のマスク層１５は、第一の層間絶縁層１０ａをエッチングしてコンタクトホールを形成する際のマスクとして働くため、第一の層間絶縁層１０ａ及び第一のマスク層１３に対するエッチング選択比を持つことが必要となる。
ここで、第二のマスク層１５には、フォトリソグラフィー法により第一の直線状開口パターン１４と直交する複数の第二の直線状開口パターン１６を並列して形成し、第二の直線状開口パターン１６間のパターン残し部１７の端部に近接してダミー開口パターン１８を形成する。
図８に、第二の直線状開口パターン１６及びダミー開口パターン１８が形成された第二のマスク層１５の平面図を示す。また、図８の破線部に示すように、隣接する第二の直線状開口パターン１６間の領域がパターン残し部１７を示している。第二の直線状開口パターン１６幅は、矩形状のコンタクトホールの対向する二辺間（ビット線ＢＬ方向に平行する二辺間）の幅となるため、所望の長さに合わせて設定される。本実施例では、このパターン幅を各素子領域の幅とほぼ同一とするため、９０ｎｍ程度とする。
また本実施例では、ダミー開口パターン１８は、第二の直線状開口パターン１６間のパターン残し部１７の端部の両側（ビット線ＢＬ方向の両端部側）に近接して、全ての第二の直線状開口パターン１６及び全てのパターン残し部１７を挟む一対の直線状開口パターン構造に形成されている。
次に、図４（ｄ）に示すように、ＲＩＥ等の異方性エッチングにより、第一のマスク層１３及び第二のマスク層１５によってマスキングされない、すなわち第一の直線状開口パターン１４と第二の直線状開口パターン１６との開口交差部下方の第一の層間絶縁層１０ａ及びバリア絶縁膜７をそれぞれ選択的にエッチング加工することにより、微細コンタクトホール１９を形成する。
ここで、本実施例に係る半導体装置の製造方法によれば、ダミー開口パターン１８が第二の直線状開口パターン１６間のパターン残し部１７に近接して形成されているため、このエッチング加工の際、第二のマスク層１５の熱膨張により第二の直線状開口パターン１６間のパターン残し部１７に集中する応力を、パターン残し部１７に近接するダミー開口パターン１８へ効果的に逃がすことができるため、第二の直線状開口パターン１６の歪みを防止することができ、歪の少ない所望の形状の微細コンタクトホール１９を得ることができる。
次に、コンタクトホール１９の形成に引き続き、図５を参照して、コンタクトプラグ１１ａの形成方法を示す。まず、図５（ａ）に示すように、第二のマスク層１５であるフォトレジスト膜を灰化除去（アッシング）した後、コンタクトホール１９内に、例えばＴｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタル（図示せず）を介して、例えばタングステン、アルミニウム、銅等の金属材料からなる導電層２０を埋め込む。バリアメタル及び導電層２０は、例えばＣＶＤ法、スパッタ法等により形成する。また、コンタクトホール１９に金属材料を埋め込むかわりに、リン等の不純物を高濃度にドプした多結晶シリコン等の導電層２０を埋め込むこともできる。
さらに図５（ｂ）に示すように、ＣＭＰにより、コンタクトホール１９の内部以外の導電層２０及び第一のマスク層１３を順次研磨除去して第一の層間絶縁層１０ａを露出させ、ワード線ＷＬ方向に微細間隔で配列するコンタクトプラグ１１ａを形成する。
さらに、図６を参照して、コンタクトプラグ１１ａとビット線ＢＬとの中継電極となる配線層１２ａの形成方法を示す。
まず、図６（ａ）に示すように、第一の層間絶縁層１０ａ上及びコンタクトプラグ１１ａ上に第二の層間絶縁層１０ｂを形成する。ここで第二の層間絶縁層１０ｂは、第一の層間絶縁層１０ａとエッチング選択比を有する材料によって構成される。さらに、第二の層間絶縁層１０ｂ上に配線パターン形成用のマスク層２１となるフォトレジスト膜を形成し、配線パターン形成用のマスク層２１に、複数の直線状の配線溝開口パターン２２を並列に形成する。このとき配線溝開口パターン２２は、コンタクトプラグ１１ａの上方に位置するように配置される。
また図６（ａ）に示すように、配線溝開口パターン２２間隔が非常に狭くなり配線溝開口パターン２２間のパターン残し部２３の応力耐性が劣化するため、配線溝開口パターン２２間のパターン残し部２３の端部に近接してダミー開口パターン１８を形成し、エッチング時にパターン残し部２３にかかる応力を緩和する。ここで、ダミー開口パターン１８は、配線溝開口パターン２２間のパターン残し部２３の両端部側に近接して、全ての配線溝開口パターン２２及び全てのパターン残し部２３を挟む一対の直線状開口パターン構造に形成する。
次に、図６（ｂ）に示すように、ＲＩＥ等の異方性エッチングにより、レジスト膜２１でマスキングされていない配線溝開口パターン２２下方の第二の層間絶縁層１０ｂ部分をエッチング加工して配線溝２４を形成した後、レジスト膜２１を除去する。さらに、図５（ａ）と同様に、第二の層間絶縁層１０ｂ及び露出した第一の層間絶縁層１０ａ、コンタクトプラグ１１ａ上に導電層を形成し、図５（ｂ）と同様に、ＣＭＰにより配線溝２４より上方の導電層を研磨除去して、第二の層間絶縁層１０ｂを露出することにより、コンタクトプラグ１１ａと電気的に接続される配線層１２ａを形成する。
またこのとき、配線パターン形成用のマスク層２１のダミー開口パターン１８下方に形成された第二の層間絶縁層１０ｂの溝２５には導電層が埋め込まれて導電層の埋め込み層２５ａが形成されているが、この埋め込み層２５ａは半導体装置の機能、特に電気的機能を有する部分ではない。従って、例えばこの埋め込み層２５ａ上を絶縁層で覆う等により、この埋め込み層２５ａを配線層１２ａやビット線ＢＬ等と電気的に絶縁されたフローティング層とする。
以上のように、本実施例にかかる半導体装置の製造方法によれば、以下の効果が得られる。即ち、従来技術では、層間絶縁層上に複数の直線状開口パターンが並列して形成されたマスク層をそのパターンが直交するように重ねて形成し、両パターンの開口交差部分下方の層間絶縁層をエッチングしてコンタクトホールを形成しているが、半導体装置の小型化が進展するにつれてコンタクトホールの間隔が狭くなり、そのためマスク層に形成された複数のパターン残し部の幅が非常に狭くなり、パターン残し部の応力耐性が非常に弱くなっている。
このため、エッチング加工時におけるマスク層の熱膨張等によりパターン残し部に応力が集中して負荷され、パターン残し部に歪みが生じてパターン形状が変形し、その結果、コンタクトホール形状が歪み、所望の微細コンタクトホール形状を得ることができなくなる。特に、パターン線幅が９０ｎｍ程度以下の場合に、このような傾向が顕著である。
これに対して、本実施例の半導体装置の製造方法では、微細間隔で並列配置された複数の直線状開口パターン１６を有する第二のマスク層１５には、その直線状開口パターン１６間のパターン残し部１７に近接してダミー開口パターン１８が形成されている。そのため、層間絶縁層のエッチング加工時に第二のマスク層１５の熱膨張によりパターン残し部１７に集中する応力を、近接するダミー開口パターン１８に逃がすことができる。
またさらに、複数の直線状の配線溝開口パターン２２を有する配線パターン形成用のマスク層２１にも、その配線溝開口パターン２２間のパターン残し部２３に近接して、そのパターン残し部２３にかかる応力を緩和する機能を持つダミー開口パターン１８が形成されている。そのため、層間絶縁層のエッチング加工時に配線パターン形成用のマスク層２１の熱膨張によりパターン残し部２３に集中する応力を、近接するダミー開口パターン１８に逃がすことができる。
従って、第一、第二の層間絶縁層１０ａ、１０ｂのエッチング加工時における第二のマスク層１５のパターン残し部１７及び配線パターン形成用のマスク層２１のパターン残し部２３にかかる応力を低減することにより、第二のマスク層１５の第二の直線状開口パターン１６及び配線パターン形成用のマスク層２１の配線溝開口パターン２２の歪みを抑制し、歪の少ない所望の形状の微細コンタクトホール１９、更にはコンタクトプラグ１１ａ及び配線層１２ａを形成することができる。特にＮＡＮＤ型ＥＥＰＲＯＭ等のような複数の微細コンタクトホール及び配線層が直線上に規則的に配列される半導体装置において、歪の少ない微細コンタクトホール、コンタクトプラグ及び配線層を形成することができる本実施例に係る半導体装置の製造方法は効果的である。
本発明の実施例２に係る半導体装置の製造方法により、微細コンタクトホール、コンタクトプラグ、配線層を形成する方法を、図面を参照して説明する。ただし本実施例では、上述した実施例１に係る半導体装置の製造方法と略同一の工程により微細コンタクトホール等が形成されるため、同様の工程については詳細な説明を省略する。
まず、実施例１と同様に図４を参照して、本実施例に係る半導体装置の製造方法により、微細コンタクトホールを形成する方法を説明する。図４（ａ）及び図４（ｂ）に示すように、ストライプ状のｎ型拡散層３を有するシリコン基板１に、バリア絶縁膜７を介して第一の層間絶縁層１０ａを形成する。さらに、第一の層間絶縁層１０ａ上に第一のマスク層１３としてフォトレジスト膜を形成し、このレジスト膜にリソグラフィー法により第一の直線状開口パターン１４を形成する。
次に、図４（ｃ）に示すように、第一のマスク層１３及び第一の層間絶縁層１０ａ上に、第二のマスク層１５としてフォトレジスト膜を形成する。第二のマスク層１５には、第一の直線状開口パターン１４と直交する複数の第二の直線状開口パターン１６を並列して形成し、さらに第二の直線状開口パターン１６間のパターン残し部１７の両端部に第二の直線状開口パターン１６と近接して直線状のダミー開口パターン１８を形成する。
ここで、第二の直線状開口パターン１６及びダミー開口パターン１８は、リソグラフィー法により形成されるが、このリソグラフィーによって、下層の第一のマスク層１３に第二の直線状開口パターン１６及びダミー開口パターン１８が形成されないようにする。例えば、第一のマスク層１３にはネガ型フォトレジスト膜、第二のマスク層１５にはポジ型フォトレジスト膜を用いる。
次に、図４（ｄ）に示すように、ＲＩＥ等の異方性エッチングにより、第一のマスク層１３及び第二のマスク層１５によってマスキングされない第一の層間絶縁層１０ａ及びバリア絶縁膜７をそれぞれ選択的にエッチング加工してコンタクトホール１９を形成する。このとき、第一の層間絶縁層１０ａ及びバリア絶縁膜７のエッチング加工に際して、第二の直線状開口パターン１６間のパターン残し部１７に集中する応力はダミー開口パターン１８により緩和されるため、第二の直線状開口パターン１６の歪みを防止することができる。
従って、ワード線ＷＬ方向に並列して形成される微細コンタクトホール１９を、所望の形状及びサイズに形成することができ、シリコン基板１にストライプ状に形成されている複数の素子領域に整合させることができる。
引き続き、コンタクトプラグ１１ａを形成する方法を、図９を参照して説明する。図９は、図１の一点鎖線ＩＩ−ＩＩ’の一部におけるコンタクトプラグ１１ａの形成方法を示す斜視図である。
まず、図９（ａ）に示すように、第一の層間絶縁層１０ａ上に形成した第一のマスク層１３及び第二のマスク層１５をそれぞれ灰化除去（アッシング）し、さらに図９（ｂ）に示すように、コンタクトホール１９にバリアメタル（図示せず）を介して導電層２０を埋め込む。ここでバリアメタルには、実施例１と同様に、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等が使用され、また導電層２０も、実施例１と同様にアルミニウム等の金属材料あるいは不純物がドプされた多結晶シリコン層が使用される。
さらに図９（ｃ）に示すように、ＣＭＰによりコンタクトホール１９以外の導電層２０を研磨除去し、第一の層間絶縁層１０ａを露出させることで、コンタクトプラグ１１ａが形成される。
なお、本実施例に係る半導体装置の製造方法による配線層１２ａの形成方法については、実施例１に示した配線層１２ａの形成方法と同様であるため省略する。
本実施例では、実施例１と異なり、第一のマスク層１３にフォトレジスト膜を使用している。従って、本実施例では、コンタクトプラグ１１ａの形成工程における第一のマスク層１３の除去を、実施例１のような研磨によって行う必要はなく、第二のマスク層１５と同様に灰化処理によって容易に行うことができる。つまり、本実施例では、コンタクトプラグ１１ａの形成工程における研磨は、コンタクトホール１９以外の導電層２０のみに行えばよいため、実施例１に比べて研磨量を低減することができ、容易にコンタクトプラグ１１ａを形成することが可能となる。
本発明の実施例３に係る半導体装置の製造方法により、微細コンタクトホール、コンタクトプラグ、配線層を形成する方法を、図面を参照して説明する。ただし本実施例では、上述した実施例１あるいは実施例２に係る半導体装置の製造方法と一部において同一の工程により微細コンタクトホール等が形成されるため、同様の工程については詳細な説明を省略する。
まず、図１０を参照して、実施例３に係る半導体装置の製造方法による微細コンタクトホールの形成工程を説明する。図１０は、図１の一点鎖線ＩＩ−ＩＩ’の一部におけるコンタクトホール及び配線溝の形成方法を示す斜視図である。
図１０（ａ）に示すように、ストライプ状のｎ型拡散層３を有するシリコン基板１に、バリア絶縁膜７を介して第一の層間絶縁層１０ａを形成する。さらに、第一の層間絶縁層１０ａ上にシリコン窒化膜等からなる第一のマスク層１３を形成し、第一のマスク層１３に、フォトリソグラフィー法等により、幅９０ｎｍ程度のワード線ＷＬ方向に伸びる第一の直線状開口パターン１４を形成する。このとき、第一のマスク層１３は第一の層間絶縁層１０ａに対するエッチング選択比を有している。
次に、図１０（ｂ）に示すように、第一の層間絶縁層１０ａ及び第一のマスク層１３上第二の層間絶縁層１０ｂを形成する。この第二の層間絶縁像１０ｂには、シリコン酸化膜やＢＰＳＧ（ボロンリンシリケートガラス）、ＰＳＧ（リンシリケートガラス）なドのシリケートガラスや、ＨＳＱ（Hydrogen Silsesquioxane）やＳｉＬＫ（ダウ・ケミカル社製）等が使用される。第二の層間絶縁層１０ｂのエッチング加工により、コンタクトホールを形成する際のマスクとして機能する第一のマスク層１３が除去されないようにするため、第二の層間絶縁層１０ｂには第一のマスク層１３に対するエッチング選択比を有する材料を使用する。
さらに、第二の層間絶縁層１０ｂ上に、配線パターン形成用のマスク層２１であるフォトレジスト層を形成し、この配線パターン形成用のマスク層２１には、リソグラフィー法により直線状開口パターン１４と直交する複数の直線状の配線溝開口パターン２２を並列して形成し、さらに配線溝開口パターン２２間のパターン残し部２３の両端部側にそれぞれ配線溝開口パターン２２に近接してダミー開口パターン１８を形成する。
続いて、図１０（ｃ）に示すように、ＲＩＥ等の異方性エッチングにより、配線パターン形成用のマスク層２１によってマスキングされない配線溝開口パターン２２下方の第二の層間絶縁層１０ｂをエッチング加工して配線溝２４を形成し、第一のマスク層１３及び配線パターン形成用のマスク層２１によってマスキングされない、すなわち直線状開口パターン１４と配線溝開口パターン２２との交差部分下方の第一の層間絶縁層１０ａ及びバリア絶縁膜７をエッチング加工し、コンタクトホール１９を形成する。
このとき、第二の層間絶縁層１０ｂに第一の層間絶縁層１０ａに対するエッチング選択比を有していない材料を使用することによって、第二の層間絶縁層１０ｂと第一の層間絶縁層１０ａを一括してエッチング加工することができ、第一の層間絶縁層１０ａ及び第二の層間絶縁層１０ｂを別々にエッチング加工する手間を省くことができる。
またこのエッチング工程において、配線溝開口パターン２２間のパターン残し部２３に集中する応力はダミー開口パターン１８によって緩和されるため、配線溝開口パターン２２の歪みを防止することができる。従って、ワード線ＷＬ方向に並列して形成される微細コンタクトホールを、所望のサイズに形成することができ、シリコン基板１にストライプ状に形成されている複数の素子領域に整合させることができる。
続いて、図１１を参照して、コンタクトプラグ及び配線層を形成する工程を説明する。図１１は、図１の一点鎖線ＩＩ−ＩＩ’の一部におけるコンタクトプラグ及び配線層の形成方法を示す斜視図である。
まず、図１１（ａ）に示すように、配線パターン形成用のマスク層２１を灰化除去（アッシング）した後、コンタクトホール１９、配線溝２４、第一のマスク層１３の露出部に、例えばＴｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタル（図示せず）を介して、例えばタングステン、アルミニウム、銅等の金属材料やリン等の不純物を高濃度にドプした多結晶シリコン等の導電層２０をＣＶＤ法等により埋め込む。
さらに、図１１（ｂ）に示すように、ＣＭＰにより配線溝２４上方の導電層２０を研磨除去して第二の層間絶縁層１０ｂを露出させ、ワード線ＷＬ方向に並列するコンタクトプラグ１１ａ及び配線層１２ａを同時に形成する。またこのとき、配線パターン形成用のマスク層２１のダミー開口パターン１８によりエッチングされた層間絶縁層１０ｂの溝２５には導電層２０が埋め込まれ導電層２０の埋め込み層２５ａが形成されているが、この埋め込み層２５ａは半導体装置の機能、特に電気的機能を有する部分ではない。従って、例えばこの埋め込み層２５ａ上を絶縁層で覆う等により、この埋め込み層２５ａを配線層１２ａやビット線ＢＬ等と電気的に絶縁されたフローティング層とする。
以上のように、本実施例にかかる半導体装置の製造方法によれば、特に、ＮＡＮＤ型ＥＥＰＲＯＭ等の複数のコンタクトホール及び配線層が直線上に規則的に配列される半導体装置において、歪の少ないコンタクトホール、さらにはコンタクトプラグ及び配線層を形成することができる。
さらに、コンタクトプラグ及び配線層を同時に形成することができるため、実施例１及び実施例２に比較して、容易にコンタクトプラグ及び配線層を形成することが可能となる。
本発明の実施例４に係る半導体装置の製造方法により、微細コンタクトホール、コンタクトプラグ、配線層を形成する方法を説明する。ただし本実施例では、上述した実施例１乃至実施例３に係る半導体装置の製造方法とは、第二及び配線パターン形成用のマスク層の構造が異なる以外は、同一の工程により微細コンタクトホール、コンタクトプラグ及び配線層が形成されるため、図１２を参照して、実施例１乃至実施例３と異なる第二のマスク層についてのみ説明する。図１２は、本実施例に係る半導体装置の製造方法における第二のマスク層を示す平面図である。
すなわち、実施例１及び実施例２では、第二のマスク層１５のダミー開口パターン１８は、全てのパターン残し部１７を挟む一対の直線状開口パターン構造に形成しているが、本実施例では、図１２に示すように、ダミー開口パターン１８を、例えば複数の直線状ダミー開口パターン１８ａ、１８ｂに分断した形状に変更する。このとき、ダミー開口パターンである直線状ダミー開口パターン１８ａ、１８ｂは、パターン残し部１７の端部に近接するように設けられる。
上述した実施例１及び実施例２に係る半導体装置の製造方法に用いた第二のマスク層１５を、図１２に示したダミー開口パターン１８ａ、１８ｂを有する第二のマスク層に置き換えても、第一の層間絶縁層１０ａ及びバリア絶縁膜７のエッチング加工等に際して、ダミー開口パターンである直線状開口パターン１８ａ、１８ｂがパターン残し部１７の端部に近接しているため、パターン残し部１７に集中する応力をダミー開口パターン１８ａ、１８ｂに逃がすことが可能であり、第二の直線状開口パターン１６の歪みを防止することができる。
また同様に、実施例１乃至実施例３に係る半導体装置の製造方法に用いた配線パターン形成用のマスク層２１の一対の直線状ダミー開口パターン１８を、上述したように分断した直線状ダミー開口パターン１８ａ、１８ｂに変更しても、配線溝開口パターン２２間のパターン残し部２３に近接するようにダミー開口パターンを配置すれば、パターン残し部２３に集中する応力が緩和され、配線溝開口パターン２２の歪みを防止することができる。
なお、各実施例におけるダミー開口パターン１８、１８ａ、１８ｂは、第二のマスク層１５または配線パターン形成用のマスク層２１のパターン残し部１７、２３の端部に近接するように設けられていればよく、さらに他の形状であってもよい。
例えば、図１３は配線パターン形成用のマスク層２１の例を示す平面図であるが、このように、隣り合う配線溝開口パターン２２の端部がビット線ＢＬ方向に互いにずれて形成される場合には、配線パターン形成用のマスク層２１のパターン残し部２３の端部に近接するように、配線パターン形成用のマスク層２１に曲線状のダミー開口パターン１８ｃを形成してもよい。
本発明は、上述した実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施できることは勿論である。
ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの平面図。 ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの断面図。 ＮＡＮＤ型ＥＥＰＲＯＭのコンタクトプラグ及び配線層の斜視図。 本発明の実施例１に係る半導体装置の製造方法を示す工程図。 本発明の実施例１に係る半導体装置の製造方法を示す工程図。 本発明の実施例１に係る半導体装置の製造方法を示す工程図。 本発明の実施例１に係る半導体装置の製造方法に使用する第一のマスク層の平面図。 本発明の実施例１に係る半導体装置の製造方法に使用する第二のマスク層の平面図。 本発明の実施例２に係る半導体装置の製造方法を示す工程図。 本発明の実施例３に係る半導体装置の製造方法を示す工程図。 本発明の実施例３に係る半導体装置の製造方法を示す工程図。 本発明の実施例４に係る半導体装置の製造方法におけるマスク層の平面図。 本発明の実施例４に係る半導体装置の製造方法におけるマスク層の平面図。
符号の説明
１０ａ 第一の層間絶縁層
１０ｂ 第二の層間絶縁層
１１ａ コンタクトプラグ
１２ａ 配線層
１３ 第一のマスク層
１４ 第一の直線状開口パターン
１５ 第二のマスク層
１６ 第二の直線状開口パターン
１７ 第二の直線状開口パターン間のパターン残し部
１８、１８ａ、１８ｂ、１８ｃ ダミー開口パターン
１９ コンタクトホール
２０ 導電層
２１ 配線パターン形成用のマスク層
２２ 配線溝開口パターン
２３ 配線溝開口パターン間のパターン残し部
２４ 配線溝
２５ 溝

Claims (5)

  1. 第一の層間絶縁層上に、第一の直線状開口パターンを有する第一のマスク層を形成する工程と、
    前記第一のマスク層上に、前記第一の直線状開口パターンと交差して配列される複数の第二の直線状開口パターンと、隣り合う前記第二の直線状開口パターン間のパターン残し部に近接して配置されるダミー開口パターンとを有する第二のマスク層を形成する工程と、
    前記第一の直線状開口パターンと前記第二の直線状開口パターンとの交差部下方の前記第一の層間絶縁層をエッチング加工してホールを形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記ホールを形成する工程の後に、
    前記第二のマスク層を除去する工程と、
    前記ホールに導電層を埋め込む工程と、
    前記ホール以外の前記導電層及び前記第一のマスク層を研磨除去する工程と、
    を更に備えたことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記ホールを形成する工程の後に、
    前記第一のマスク層及び前記第二のマスク層を除去する工程と、
    前記ホールに導電層を埋め込む工程と、
    前記ホール以外の前記導電層を研磨除去する工程と、
    を更に備えたことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 第一の層間絶縁層上に、第一の直線状開口パターンを有する第一のマスク層を形成する工程と、
    前記第一の直線状開口パターン下方の前記第一の層間絶縁層上及び前記第一のマスク層上に第二の層間絶縁層を形成する工程と、
    前記第二の層間絶縁層上に、前記第一の直線状開口パターンと交差して配列される複数の配線溝開口パターンと、隣り合う前記配線溝開口パターン間のパターン残し部に近接して配置されるダミー開口パターンとを有する配線パターン形成用のマスク層を形成する工程と、
    前記配線溝開口パターン下方の前記第二の層間絶縁層をエッチング加工して配線溝を形成する工程と、
    前記第一の直線状開口パターンと前記配線溝開口パターンの交差部下方の前記第一の層間絶縁層をエッチング加工してホールを形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記ダミー開口パターンは、前記パターン残し部を挟むように、前記パターン残し部の両端部に近接して配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
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