JP5341529B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置の製造方法に関する。
従来、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。これに対し、集積度をさらに向上するために、メモリセルを３次元的に集積する技術が提案されている。しかし、一般的な３次元デバイスは各層毎に数回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加が問題となる。
これに対し、一括加工型の３次元積層メモリが提案されている（例えば、特許文献１参照）。この技術においては、例えば、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通孔を一括加工により形成する。そして、貫通孔の側面上に電荷蓄積層を形成し、貫通孔の内部にシリコンを埋め込むことにより、シリコンピラー（柱状半導体）を形成する。これにより、各電極膜とシリコンピラーとが交差する部分に電荷蓄積層型のメモリセルが形成され、これらが一括して形成できるので、コストの問題が解決できるものとして期待されている。
このような構造の半導体装置は、例えばメモリセルを構成する第１層に設けられる第１ピラーと、第１層の上に形成される例えば選択ゲートトランジスタ部を構成する第２層に設けられる第２ピラーと、が直接連結される構造を有する。
この時、第１ピラー及び第２ピラーの形成におけるリソグラフィにおいて合わせずれが生じ、製造上の困難を伴う。これに対して、第１ピラーにおける第２ピラーとの接続部の径を大きくすることによって、この合わせずれの許容度を拡大する技術が提案されている（例えば、特許文献２参照）。しかしながら、この方法は工程が複雑であり、改善の余地がある。
また、例えば第２ピラーの形成の際に、第２ピラーとなる貫通孔が第１層のメモリセルの最上層にまで到達し、メモリセルのデバイス特性を劣化させる問題が生じる。
特開２００７−２６６１４３号公報 特開２００８−７２０５１号公報
本発明は、柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する不揮発性半導体記憶装置の製造方法を提供する。
本発明の別の一態様によれば、基板の上に複数の絶縁膜と複数の導電膜とを交互に積層して最上層が前記複数の絶縁膜の１つである第１層となる層を形成し、前記第１層となる前記層の上面から前記基板の側に向かって、前記上面に対して直交する方向に延在する第１孔を形成し、前記第１孔の内部に前記絶縁膜とは異なる材料の第３層を埋め込み、前記第１層の前記上面を後退させて前記第３層の側壁と、前記複数の絶縁膜のうちの前記１つと、を露出させ、前記露出した前記第３層の前記側壁及び前記複数の絶縁膜のうちの前記１つ上に、前記第３層と同じ材料の第４層を形成し、前記第１層、前記第３層及び前記第４層を覆うように第２層を形成し、前記第２層の上面から前記第２層を貫通し、前記第３層に到達する第２孔を形成し、前記第２孔を形成した後、前記複数の絶縁膜のうちの前記１つを残しつつ、前記第３層及び前記第４層を一括して除去し、前記第１孔及び前記第２孔の内部において露出する前記第１層の側壁及び前記第２層の側壁上に電荷蓄積層を形成し、前記第１孔及び前記第２孔の内部の残余の空間に一括して半導体材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法
が提供される。
本発明によれば、柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する不揮発性半導体記憶装置の製造方法が提供される。
本発明の第１の実施形態に係る半導体装置の要部の構成を例示する模式的断面図である。 本発明の第１の実施例に係る半導体装置の構成を例示する模式的断面図である。 本発明の第１の実施例に係る半導体装置の要部の構成を例示する模式的断面図である。 本発明の第１の実施例に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図４に続く工程順模式的断面図である。 図５に続く工程順模式的断面図である。 図６に続く工程順模式的断面図である。 第１の比較例の半導体装置の構成を例示する模式的断面図である。 第１の比較例の半導体装置の製造方法を例示する工程順模式的断面図である。 図９に続く工程順模式的断面図である。 第２及び第３の比較例の半導体装置の製造途中の状態を例示する模式的断面図である。 本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。 本発明の第２の実施例に係る半導体装置の要部の構成を例示する模式的断面図である。 本発明の第２の実施例に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図１４に続く工程順模式的断面図である。 第４の比較例の半導体装置の製造途中の状態を例示する模式的断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の要部の構成を例示する模式的断面図である。
図１に表したように、本発明の第１の実施形態に係る半導体装置１００は、基板１と、基板１の上に設けられた第１層５１と、第１層５１の基板１とは反対側の第１主面５１ａ（主面）の上に設けられた第２層５２と、第１主面５１ａを貫通して、第１層５１と第２層５２とに延在する導電性の柱状構造体６０と、を備える。
柱状構造体６０は、第１主面５１ａに対して直交する方向に延在している。そして、柱状構造体６０は、第１層５１に設けられた第１孔６１に埋め込まれた第１柱６１ａと、第２層５２に設けられた第２孔６２に埋め込まれた第２柱６２ａと、を有する。
同図に表したように、第１孔６１と第２孔６２とは別の工程で設けられ、それぞれの工程のリソグラフィにおける合わせずれに起因して、第１孔６１及び第２孔６２の延在する軸が、第１主面５１ａと平行な平面内でずれることがあるが、第１孔６１の内部に埋め込まれた第１柱６１ａと、第２孔６２の内部に埋め込まれた第２柱６２ａと、は、互いに連通しており、第１柱６１ａと第２柱６２ａとは電気的に導通可能である。このように、柱状構造体６０は、第１層５１と第２層５２との境界で、延在する軸がずれても良い。
なお、本具体例では、柱状構造体６０は、第１層５１及び第２層５２を貫通して設けられているが、本発明はこれに限らず、柱状構造体６０は、第１層５１の少なくとも一部と第２層５２の少なくとも一部に延在して設けられる。
第１層５１は、半導体層、導電層、絶縁層、及びそれらの積層膜の少なくともいずれかを含むことができる。また、第２層５２は、半導体層、導電層、絶縁層、及びそれらの積層膜の少なくともいずれかを含むことができる。
柱状構造体６０、すなわち、第１柱６１ａ及び第２柱６２ａは導電性を有し、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）及びタンタル（Ｔａ）等の各種の金属を含むことができ、さらに、不純物がドープされたポリシリコンやアモルファスシリコン等を用いることもでき、用いられる材料は任意である。また、第１柱６１ａ及び第２柱６２ａが同じ材料で形成されても良く、また異なる材料で形成されても良い。
そして、半導体装置１００は、第１主面５１ａの第２層５２の側において、柱状構造体６０の側壁に付設された側部８０をさらに備える。側部８０は、柱状構造体６０の側壁の少なくとも一部に設けられる。側部８０は、後述するように、第２柱６２ａの形成において、第２層５２に設けられる第２孔６２の形成の際に、第１層５１を保護するための機能、すなわちエッチングストッパの役目を果たす部分である。または、側部８０は、第１層５１を保護するための機能、すなわちエッチングストッパの役目を果たす部分が一旦除去されて、その部分に別の材料が埋め込まれた部分である。
側部８０には、例えば、窒化珪素、炭化珪素及び酸化アルミニウム等の絶縁性の材料を用いることができる。また、例えば、酸化珪素、窒化珪素及び酸化珪素の積層膜であっても良い。また、ポリシリコンやアモルファスシリコン等の導電性の材料を用いることができる。さらに、後述するように、側部８０は、空隙であっても良い。
すなわち、側部８０は、第２孔６２を形成する際のエッチングストッパとして機能する部分がエッチング工程の後に残存したものであっても良く、エッチング工程の後に除去されて、その部分に他の材料が埋め込まれたものであっても良く、さらに、エッチング工程の後に除去され、そのまま空隙となった構造であっても良い。
このような構成を有する半導体装置１００は、側部８０が第１層５１の第１主面５１ａの上に設けられているので、第２層５２に第２孔６２を形成する工程において、側部８０がエッチングストッパとして機能することで、第１層５１の上面にダメージを与えることがない。これにより、柱状構造体６０の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
なお、柱状構造体６０（すなわち、第１柱６１ａ及び第２柱６２ａ）と、側部８０と、が実質的に同じ材料で構成されても良く、この場合は、側部８０が柱状構造体６０に設けられた突出部と見なすことができる。
上記のような構造を有する本実施形態に係る半導体装置１００は、第１層５１と、その上に設けられた第２層５２と、それらに形成された柱状構造体６０を有している構造の任意の半導体装置とすることができる。特に、一括加工型の３次元積層メモリとすることができる。以下では、本実施形態の実施例として、一括加工型の３次元積層メモリについて説明する。
（第１の実施例）
図２は、本発明の第１の実施例に係る半導体装置の構成を例示する模式的断面図である。
図２に表したように、第１の実施例に係る半導体装置１００ａは一括加工型の３次元積層メモリである。すなわち、シリコンからなる基板１０１の上に電極膜と絶縁膜とが交互に積層された積層体が設けられ、この積層体に貫通孔が一括加工され、貫通孔の側面に電荷蓄積層となるＯＮＯ（Oxide Nitride Oxide）膜１７２が設けられ、貫通孔の内部に埋め込まれたシリコンによりシリコンピラーが形成される。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。同図中、右側の部分がメモリトランジスタ領域ＭＡであり、左側の部分が周辺回路領域ＰＡである。
メモリトランジスタ領域ＭＡにおいては、基板１０１の上に素子分離のためのＳＴＩ（Shallow Trench Isolation）１０２が設けられる。そして、基板１０１の上にＰウエル領域１０４が設けられ、その上にｎ＋拡散領域１０７が設けられる。その上にバリア層である窒化珪素膜１１８が設けられ、その上に平坦化膜であるＢＰＳＧ（Boron Phosphor Silicate Glass）膜１２４が設けられる。その上に配線となる導電膜１２６、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１２７、窒化珪素膜１２８が設けられ、そして、導電膜１２６と導通するように配線１４６ａが設けられ、その周囲が酸化珪素膜１４２で埋め込まれている。
そして、その上に、酸化珪素膜１４８が設けられ、その上にアモルファスシリコンやポリシリコンなどの導電膜からなる電極膜１５０、１５４、１５８及び１６２とコントロールゲート間の絶縁層である酸化珪素膜１５２、１５６、１６０及び１６４が交互に積層されて設けられている。そして、これらの周囲に層間絶縁膜としてＢＰＳＧ膜１８２が設けられている。
本具体例では、このＢＰＳＧ膜１８２及びＢＰＳＧ膜１８２よりも下の層（基板１０１の側の層）が第１層５１となる。
電極膜１５０、１５４、１５８及び１６２と酸化珪素膜１５２、１５６、１６０及び１６４の積層膜に第１孔６１が形成され、その側壁に電荷蓄積層となる酸化珪素膜、窒化珪素膜及び酸化珪素膜のＯＮＯ膜１７２が形成されている。そして、第１孔６１の内側に半導体材料が埋め込まれ半導体ピラー１９３が設けられている。これにより、電極膜１５０、１５４、１５８及び１６２のそれぞれと半導体ピラー１９３との交差部において、電荷蓄積層のＯＮＯ膜１７２を記憶部とするメモリセルが形成される。
さらに、ＢＰＳＧ膜１８２の上に、酸化珪素膜１８３、選択ゲート線となるポリシリコン膜１８４及び絶縁膜１８５が設けられる。
本具体例では、酸化珪素膜１８３、ポリシリコン膜１８４及び絶縁膜１８５が第２層５２となる。
酸化珪素膜１８３、ポリシリコン膜１８４及び絶縁膜１８５に第２孔６２が形成され、ポリシリコン膜１８４の内側の面に選択ゲートトランジスタのゲート絶縁膜となる熱酸化膜１８９が設けられ、第２孔６２の内部に選択トランジスタのチャネル部となる半導体材料が埋め込まれ半導体ピラー１９３が延在して設けられている。
このように、本具体例では、第１孔６１と第２孔６２とに同一の材料の半導体ピラー１９３が埋め込まれている。半導体ピラー１９３には、アモルファスシリコンやポリシリコンを用いることができる。半導体ピラー１９３が柱状構造体６０となる。
そして、酸化珪素膜１８３、ポリシリコン膜１８４及び絶縁膜１８５の周りに層間絶縁膜となる酸化珪素膜１８７が設けられ、接続プラグ１８８ｃと接続された電極１９０が設けられ、その上に層間絶縁膜となるＢＰＳＧ膜１９２が設けられ、その上に電極１９０と接続プラグ１９４ｂで接続された電極１９６ｂが設けられる。
なお、同図に例示したように、電極膜１５０、１５４、１５８及び１６２と酸化珪素膜１５２、１５６、１６０及び１６４の延在方向の長さは階段状に徐々に変化されており、電極膜１５０、１５４、１５８及び１６２のそれぞれが接続プラグ１８８ｄ、１８８ｅ、１８８ｆ及び１８８ｇによってそれぞれ電極１９０ｄ、１９０ｅ、１９０ｆ及び１９０ｇと接続されている。
一方、周辺回路領域ＰＡにおいては、基板１０１の上にＳＴＩ１０２が設けられ、周辺回路トランジスタ１１０が設けられ、その上に平坦化膜であるＢＰＳＧ膜１２４が設けられる。その上に配線となる配線１４６ａが設けられ、その周囲が酸化珪素膜１４２で埋め込まれている。そして、その上に、酸化珪素膜１４８が設けられる。
周辺回路領域ＰＡにおいては、上記の酸化珪素膜１４２及び酸化珪素膜１４８が第１層５１となる。
そして、酸化珪素膜１４２及び酸化珪素膜１４８を貫通するように、第１孔６１が設けられており、第１孔６１の内部には第１柱６１ａとして例えば金属が埋め込まれて、接続プラグ１８８ｈが形成されている。接続プラグ１８８ｈには任意の導電性の材料を用いることができる。
そして、酸化珪素膜１４８の上にＢＰＳＧ膜１８２が設けられ、その上に酸化珪素膜１８７が設けられ、その上に電極１９０、接続プラグ１９４ａ及びＢＰＳＧ膜１９２が設けられ、ＢＰＳＧ膜１９２の上に接続プラグ１９４ａと接続された電極１９０ａが設けられている。
周辺回路領域ＰＡにおいては、ＢＰＳＧ膜１８２及び酸化珪素膜１８７が第２層５２となる。そして、ＢＰＳＧ膜１８２及び酸化珪素膜１８７を貫通して、第２孔６２が設けられ、第２孔６２の内部には第２柱６２ａとして例えば金属が埋め込まれて、接続プラグ１８８ｉが形成されている。接続プラグ１８８ｉには任意の導電性の材料を用いることができる。
このように、半導体装置１００ａは、メモリトランジスタ領域ＭＡに一括加工型の３次元積層メモリを有する電荷蓄積層型の不揮発性記憶装置である。すなわち、半導体装置１００ａは、電極膜１５０、１５４、１５８及び１６２と酸化珪素膜１５２、１５６、１６０及び１６４がそれぞれ４層積層された４層型の不揮発性記憶装置である。すなわち、半導体装置１００ａにおいては、第１層５１は、それぞれ複数の電極膜と絶縁膜とが交互に積層された積層体を含む。この時、電極膜と絶縁膜の積層数は４層以上とすることができ、これにより、集積度をより向上できる。ただし、電極膜と絶縁膜の積層数は任意であり、例えば、４層よりも多くの層を積層しても良く、また、複数層であれば４層よりも少なくても良い。以下では、４層の積層構造の場合として説明する。
半導体装置１００ａにおいて、例えばメモリトランジスタ領域ＭＡのコンタクト部Ｃ１において、本実施形態を適用することができる。また、周辺回路領域ＰＡのコンタクト部Ｃ２においても本実施形態を適用することができ、これについては後述の第２の実施例として、説明する。
以下では、まず、コンタクト部Ｃ１に本実施形態を適用した例を説明する。
図３は、本発明の第１の実施例に係る半導体装置の要部の構成を例示する模式的断面図である。
図３に表したように、本実施例に係る半導体装置１００ｂは、基板１と、基板１の上に設けられた第１層５１と、第１層５１の基板１とは反対側の第１主面５１ａの上に設けられた第２層５２と、第１主面５１ａを貫通し、第１層５１と第２層５２とに延在する導電性の柱状構造体６０と、を備える。
基板１は図２に例示した基板１０１に相当する。
柱状構造体６０は、第１層５１に設けられた第１孔６１に埋め込まれた第１柱６１ａと、第２層５２に設けられた第２孔６２に埋め込まれた第２柱６２ａとを有する。
本具体例では、第１層５１は、導電性の複数の電極膜３と、複数の絶縁膜２が交互に積層された積層構造体及びその上に設けられた第１の層間シリコン酸化膜４を有する。電極膜３は、図２に例示した電極膜１５０、１５４、１５８及び１６２に対応し、絶縁膜２は、図２に例示した酸化珪素膜１４８、酸化珪素膜１５２、１５６、１６０及び１６４に対応する。そして、第１の層間シリコン酸化膜４は、図２に例示したＢＰＳＧ膜１８２に対応する。なお、第１層５１は、上記の積層構造体以外を含むこともできるが、ここでは省略して説明する。
そして、第１層５１を貫通する第１孔６１の側壁に電荷蓄積層となる酸化珪素膜、窒化珪素膜及び酸化珪素膜のＯＮＯ膜１７２が形成されている。第１孔６１の内部にシリコンが埋め込まれ、半導体ピラー１９３が形成されている。これにより、電極膜３のそれぞれと半導体ピラー１９３との交差部において、電荷蓄積層のＯＮＯ膜１７２を記憶部とするメモリセルが形成される。すなわち、第１層５１は基板１の主面に対して垂直方向に延在する半導体ピラー１９３に形成されるメモリセルを有するメモリ部である。
そして、第１層５１の上に設けられた第２層５２には、例えば、メモリセルを選択するための選択ゲートトランジスタやそれに接続された配線が形成される。本具体例では、第２層５２は、第１層５１の第１主面５１ａの上に設けられ、第２の層間シリコン酸化膜９と、その上に設けられた選択ゲート線となるポリシリコン層１０と、その上に設けられたシリコン酸化膜１１と、を有している。第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１は、それぞれ図２に例示した酸化珪素膜１８３、ポリシリコン膜１８４及び絶縁膜１８５に対応する。なお、図３では、選択ゲートトランジスタのゲート絶縁膜（図２に例示した熱酸化膜１８９）等は省略されている。
すなわち、本具体例では、第１柱６１ａと第２柱６２ａとに同じ材料が用いられており、柱状構造体６０は、第１層５１に設けられた第１孔６１及び第２層５２に設けられた第２孔６２の内部に設けられた半導体ピラー１９３である。
そして、半導体装置１００ｂにおいては、第１主面５１ａの第２層５２の側において、柱状構造体６０の側壁の少なくとも一部に、側部８０がさらに設けられている。
このような構造を有する半導体装置１００ｂは、例えば以下のようにして作製される。 図４は、本発明の第１の実施例に係る半導体装置の製造方法を例示する工程順模式的断面図である。
すなわち、同図（ａ）は最初の工程の図であり、同図（ｂ）、（ｃ）及び（ｄ）はそれぞれ前の工程に続く図である。
図５は、図４に続く工程順模式的断面図である。
図６は、図５に続く工程順模式的断面図である。
図７は、図６に続く工程順模式的断面図である。
図４（ａ）に表したように、基板１の上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化珪素からなる絶縁膜２及びポリシリコンからなる電極膜３を交互に４層堆積し、最後に第１の層間シリコン酸化膜４を堆積する。なお、基板１の上には、図２に例示したような各種の配線やプラグを含むことができるがここでは省略している。なお、絶縁膜２、電極膜３及び第１の層間シリコン酸化膜４が第１層５１となる。そして、本具体例では、第１の層間シリコン酸化膜４の表面は、第２主面５１ｂである。すなわち、後述するように、第１の層間シリコン酸化膜４の表面である第２主面５１ｂがエッチングされて、その結果として第１主面５１ａが形成される。
そして、図４（ｂ）に表したように、第１の層間シリコン酸化膜４の表面である第２主面５１ｂの上にレジスト５を設け、レジスト５にメモリセルとなる第１のホールパターンをリソグラフィ技術により形成する。
そして、図４（ｃ）に表したように、例えばドライエッチング技術を用いて第１の層間シリコン酸化膜４、積層された絶縁膜２及び電極膜３を順次加工した後、レジスト５をアッシング技術及びウェット洗浄技術を用いて除去する。これにより、第１孔６１が形成される。
そして、図４（ｄ）に表したように、例えばＣＶＤ技術を用いて第１孔６１にシリコン窒化膜８を埋め込む。
そして、図５（ａ）に表したように、例えば高温のリン酸処理により、第１孔６１の内部のシリコン窒化膜８を残しつつ、第１の層間シリコン酸化膜４の上面のシリコン窒化膜８を除去する。
そして、図５（ｂ）に表したように、例えば希フッ酸処理により、第１の層間シリコン酸化膜４をシリコン窒化膜８に対して選択的に一部除去する。すなわち、シリコン窒化膜８を残しつつ、第１の層間シリコン酸化膜４の表面である第２主面５１ｂを後退させて、第１層５１の第１主面５１ａを形成する。
そして、図５（ｃ）に表したように、第１の層間シリコン酸化膜４及びシリコン窒化膜８の上にシリコン窒化膜１６を例えばＣＶＤ技術により堆積する。
そして、図５（ｄ）に表したように、例えばＣＨ３Ｆガスを用いたドライエッチング処理により、第１の層間シリコン酸化膜４に対して選択比を取りながらシリコン窒化膜１６を加工して、シリコン窒化膜８の側面にシリコン窒化膜１６ａを残し、シリコン窒化膜８の側面以外の第１の層間シリコン酸化膜４の上面のシリコン窒化膜１６を除去する。
そして、図６（ａ）に表したように、例えばＣＶＤ技術を用いて第２の層間シリコン酸化膜９を堆積する。
そして、図６（ｂ）に表したように、必要に応じてＣＭＰ（Chemical Mechanical Polishing）技術によってシリコン窒化膜８の上に生じた段差を削り取り平坦化する。
そして、図６（ｃ）に表したように、例えばＣＶＤ技術を用いて選択ゲートとなるポリシリコン層１０、ハードマスクとなるシリコン酸化膜１１を堆積した後、その上にレジスト１２を設け、レジスト１２にリソグラフィ技術を用いて第２のホールパターンを形成する。なお、第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１が第２層５２となる。
そして、図６（ｄ）に表したように、ドライエッチング技術、アッシング技術、ウェット洗浄技術を用いてレジスト１２の第２のホールパターンをシリコン酸化膜１１に転写して、シリコン酸化膜１１を加工した後、レジスト１２を除去する。
そして、図７（ａ）に表したように、シリコン酸化膜１１をハードマスクとしてポリシリコン層１０及び第２の層間シリコン酸化膜９を加工した後、第１孔６１に埋め込まれたシリコン窒化膜８を露出させことにより、第２孔６２がシリコン窒化膜１６ａに到達する。このようにして第１孔６１及び第２孔６２が連結される。この時、リソグラフィの合わせずれによって第１孔６１と第２孔６２とは、互いに位置がずれているものの、シリコン窒化膜１６ａがエッチングストッパとなり、第１の層間シリコン酸化膜４がエッチングされることなく、第１の層間シリコン酸化膜４を残すことができる。
そして、図７（ｂ）に表したように、例えば高温のリン酸処理によりシリコン窒化膜８及びシリコン窒化膜１６ａを除去する。
そして、図７（ｃ）に表したように、第１孔６１及び第２孔６２の側壁に、電荷蓄積層となる酸化珪素膜、窒化珪素膜及び酸化珪素膜のＯＮＯ膜１３を堆積し、その中にポリシリコン層１４を埋め込む。これにより、電極膜３、ＯＮＯ膜１３及びポリシリコン層１４によって、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のメモリセルを形成することができる。ポリシリコン層１４が半導体ピラー１９３、すなわち、柱状構造体６０となる。
そして、必要に応じて、不要な部分のＯＮＯ膜１３及びポリシリコン層１４を除去して、図３に例示した半導体装置１００ｂが作製される。
第１の実施例の半導体装置１００ｂにおいては、側部８０は、半導体ピラー１９３（柱状構造体６０）の側面に形成されたシリコン窒化膜１６ａが存在した場所に埋め込まれたＯＮＯ膜１７２である。
ただし、図７（ｂ）に例示した工程において、シリコン窒化膜１６ａの大きさによっては、シリコン窒化膜１６ａが存在した場所にはＯＮＯ膜１７２だけでなく半導体ピラー１９３を構成するポリシリコンが埋め込まれることもある。この場合は、シリコン窒化膜１６ａが存在した場所において側部８０（ＯＮＯ膜１７２）が設けられ、さらに、半導体ピラー１９３が、シリコン窒化膜１６ａが存在した場所に向けて突出した突出部を有する構造となる。
すなわち、このように、シリコン窒化膜１６ａが存在した場所が大きい場合は、柱状構造体６０（半導体ピラー１９３）は、第１層５１の少なくとも一部と第２層５２の少なくとも一部とを貫通して第１主面５１ａに対して直交する方向に延在し、第１主面５１ａの第２層５２の側において、前記延在方向と直交する方向に突出した突出部を有する。そして、この場合も柱状構造体６０は導電性を有する。
なお、このような構造の場合において、半導体ピラー１９３が突出部を有しているのではなく、シリコン窒化膜１６ａが存在した場所にＯＮＯ膜１７２とポリシリコンが埋め込まれて、このＯＮＯ膜１７２及びこのポリシリコンを側部８０と見なしても良い。
半導体装置１００ｂにおいては、既に説明したように、図７（ａ）に例示した工程において、第２層５２に第２孔６２を形成する際に、シリコン窒化膜１６ａがエッチングストッパの役目を果たし、第１の層間シリコン酸化膜４がエッチングされることないので、その下の層である電極膜３に損傷を与えることがない。
すなわち、第１の層間シリコン酸化膜４が残り、その下の層である電極膜３の上面にはＯＮＯ膜１７２は形成されないので、ＯＮＯ膜１７２は、電極膜３の側面でのみにおいて電極膜３に接し、一番上層の電極膜３の上面は、第１の層間シリコン酸化膜４で覆われており、電極膜３の上面はＯＮＯ膜１７２とは直接接しない。このため、一番上層の電極膜３においてもＯＮＯ膜１７２に対向する電極膜３の面積は、下層の電極膜３と同じにでき、デバイス特性は均一であり、安定したメモリ動作が実現できる。
このように、本実施例に係る半導体装置１００ｂによれば、柱状構造体６０の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
（第１の比較例）
図８は、第１の比較例の半導体装置の構成を例示する模式的断面図である。
図８に表したように、第１の比較例の半導体装置２０１においては、側部８０が設けられない。このため、第２孔６２を形成する際に、第１の層間シリコン酸化膜４がエッチングされ、その下の層である電極膜３が露出する。このため、一番上層の電極膜３においては、電極膜３の上面がＯＮＯ膜１７２と接し、一番上層の電極膜３がＯＮＯ膜１７２と対応する面積が、下層の電極膜３とは異なってしまう。
第１の比較例の半導体装置２０１は、以下のようにして作製される。
図９は、第１の比較例の半導体装置の製造方法を例示する工程順模式的断面図である。 図１０は、図９に続く工程順模式的断面図である。
半導体装置１００ｂと同様に、第１の比較例の半導体装置２０１においても、基板１の上に、絶縁膜２及び電極膜３を交互に複数層堆積し、第１の層間シリコン酸化膜４を堆積して第１層５１を形成し、第１層５１に第１孔６１を形成して、第１孔６１にシリコン窒化膜８を埋め込み、第１の層間シリコン酸化膜４の上面のシリコン窒化膜８をウェットエッチング技術により除去する。
この後、第１の比較例の半導体装置２０１の場合は、図９（ａ）に表したように、第１層５１の第１主面５１ａの上に第２の層間シリコン酸化膜９を堆積する。
そして、図９（ｂ）に表したように、選択ゲートとなるポリシリコン層１０及びハードマスクとなるシリコン酸化膜１１を堆積し、リソグラフィ技術を用いて第２のホールパターンをレジスト１２に形成する。なお、この場合も、第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１が第２層５２である。
そして、図９（ｃ）に表したように、ドライエッチング技術、アッシング技術、ウェット洗浄技術を用いてレジスト１２の第２のホールパターンをシリコン酸化膜１１に転写する。
そして、図９（ｄ）に表したように、このシリコン酸化膜１１をハードマスクとしてポリシリコン層１０及び第２の層間シリコン酸化膜９を加工して、第２孔６２を形成し、第１孔６１に埋め込まれたシリコン窒化膜８を露出させことにより、第１孔６１及び第２孔６２が連結する。
このとき、第１孔６１と第２孔６２の位置は、リソグラフィにおける合わせずれによりずれる。このずれを完全に無くすことは不可能である。このため、第２孔６２において、第１孔６１よりもはみ出た部分が発生する。そして、この時、ポリシリコン層１０及び第２の層間シリコン酸化膜９をドライエッチングする際、ウェーハ面内のエッチングレートのばらつきや、ポリシリコン層１０及び第２の層間シリコン酸化膜９などの堆積膜のウェーハ間のばらつきを考慮して、オーバーエッチングが行われる。その時には、同図に例示したように、第１の層間シリコン酸化膜４もエッチングされてしまい、第１層５１の最上層の電極膜３が露出されてしまう。
そして、この後、図１０に表したように、シリコン窒化膜８を除去する。
そして、第１孔６１の側壁に、電荷蓄積層となる酸化珪素膜、窒化珪素膜及び酸化珪素膜のＯＮＯ膜１３を堆積し、その中にポリシリコン層１４を埋め込み、必要に応じて不要なＯＮＯ膜１３及びポリシリコン層１４を除去して、図８に例示した第１の比較例の半導体装置２０１が形成される。
このようにして作製される第１の比較例の半導体装置２０１においては、図８に関して既に説明したように、第１層５１の最上層の電極膜３の上面にもＯＮＯ膜１３が形成されるので、最上層のワードライン（電極膜３）におけるメモリセルの表面積が、他のワードライン（電極膜３）におけるメモリセルの表面積と異なってしまい、メモリセルの特性が他の層とは異なってしまう。これにより、不揮発性記憶装置のデバイスの特性が悪化してしまい、また、歩留りを低下させてしまう。
このように、第１の比較例の半導体装置２０１では、第１層５１の第１主面５１ａにおいて、第２層５２の第２孔６２を形成する際のエッチングストッパが設けられていないため、第１の層間シリコン酸化膜４もエッチングされてしまい、第１層５１の最上層の電極膜３が露出し、特性を劣化させる。
これに対し、第１の実施例に係る半導体装置１００ｂは、既に説明したように、第１層５１の第１孔６１の上部の第１主面５１ａにおいて、側部８０となるシリコン窒化膜１６ａが設けられ、このシリコン窒化膜１６ａが第２層５２の第２孔６２を形成する際のエッチングストッパとして機能するため、オーバーエッチングを行ったとしても第１の層間シリコン酸化膜４がエッチングされることがない。これにより、第１層５１の最上層の電極膜３は保護され、第１層５１の最上層の電極膜３の上面にＯＮＯ膜１７２が形成されることを防止できる。これにより、デバイスの特性が安定し、歩留りの低下を防止できる。
（第２及び第３の比較例）
図１１は、第２及び第３の比較例の半導体装置の製造途中の状態を例示する模式的断面図である。
すなわち、同図は、図１０に例示した、シリコン窒化膜８を除去して、第１孔６１と第２孔６２とが連通した状態を例示している。すなわち、第１の実施例に係る図７（ｂ）に対応する図である。
図１１（ａ）に表したように、第２の比較例の半導体装置２０２においては、第１層５１において、第１層間シリコン酸化膜４の上に、シリコン窒化膜からなるエッチングストッパ膜９ａを設けたものである。そして、第１層５１に、第１孔６１を形成してその中にシリコン窒化膜８を埋め込んだ後に、第１主面５１ａの上に第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１からなる第２層５２を堆積し、第２孔６２を形成する。この時、第２孔６２の形成時に、エッチングストッパ膜９ａによって、第１層間シリコン酸化膜４が保護され、その結果、その下の最上層の電極膜３の上面が露出することが防止できる。これにより、最上層の電極膜３においてメモリセルの表面積が他と異なる現象は抑制できる。
しかしながら、第２の比較例の半導体装置２０２の場合、第１層５１の上面の全面にエッチングストッパ膜９ａが設けられているので、半導体装置２０２における他の部分の加工とのプロセス整合性が劣化する。すなわち、例えば、図２に例示したように、電極膜１５０、１５４、１５８及び１６２は、接続プラグ１８８ｄ、１８８ｅ、１８８ｆ及び１８８ｇと接続されるが、電極膜１５０、１５４、１５８及び１６２の上部にエッチングストッパ膜９ａが形成されるので、この接続部を形成するプロセスが複雑化し、現実的ではない。
これに対し、第１の実施例に係る半導体装置１００ｂでは、エッチングストッパの機能を果たすシリコン窒化膜１６ａ（側部８０となる部分の膜）が、第１層５１の上面の全面ではなく、第１孔６１の側面に部分的に選択的に設けられるため、上記のプロセス整合性の劣化の問題はない。
一方、図１１（ｂ）に表したように、第３の比較例の半導体装置２０３は、第１層５１に、第１孔６１を形成してその中にシリコン窒化膜８を埋め込んだ後に、第１主面５１ａの上にエッチングストッパ膜９ｂを形成したものである。そして、その上に、第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１を堆積し、第２孔６２を形成する。この時、第２孔６２はエッチングストッパ膜９ｂを貫通して形成されるので、第１層間シリコン酸化膜４は保護されず、その結果、その下の最上層の電極膜３の上面が露出してしまう。このため、最上層の電極膜３においてメモリセルの表面積が不揮発性記憶装置のデバイスの特性が悪化してしまい、また、歩留りを低下させてしまう。
以上のように、本実施例に係る半導体装置１００ｂによれば、プロセスの整合性を悪化させることなく、柱状構造体６０の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
図１２は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
図１２（ａ）に例示したように、本実施形態に係る別の半導体装置１００ｄでは、元々シリコン窒化膜１６ａが存在した場所に、空隙１７が設けられている。すなわち、第１の実施例に係る半導体装置１００ｂではシリコン窒化膜１６ａが存在した場所に、ＯＮＯ膜１３（及びポリシリコン層１４）が埋め込まれているが、半導体装置１００ｄでは、その箇所が空隙１７となっている。そして、空隙１７が側部８０となる。このように、シリコン窒化膜１６ａが存在した場所が空隙１７であってもデバイス特性上問題がない。
このように、シリコン窒化膜１６ａが存在した場所が側部８０となるが、側部８０は、ＯＮＯ膜１３等のように、絶縁性の材料や、ポリシリコン層１４等のように導電性の材料で埋め込まれていても良く、また、空隙１７を含むことができる。
図１２（ｂ）に表したように、また、本実施形態に係る別の半導体装置１００ｅでは、半導体装置１００ｂにおいてシリコン窒化膜１６ａが設けられた場所に、例えばシリコンカーバイドや酸化アルミニウムからなる絶縁層１８が設けられている。この絶縁層１８が、第２孔６２を形成する際に、第１層５１を保護するエッチングストッパとして機能する。
この場合には、第１孔６１の上部の側壁に形成される絶縁層１８が、第２孔６２の形成後、すなわち、例えばＯＮＯ膜１３の堆積後も残る。そして、側部８０は絶縁層１８となる。このように、エッチングストッパとして機能した絶縁層１８が残存しても良い。
ところで、半導体装置１００ｂでは、第１層５１が、それぞれが複数の絶縁膜２及び電極膜３が交互に積層された積層体を含む例であるが、本発明はこれに限らない。すなわち、第１層５１及び第２層５２の少なくともいずれかが、それぞれ複数の絶縁膜２及び電極膜３が交互に積層された積層体を含むことができる。この時、絶縁膜２及び電極膜３の積層数は４以上とすることができる。これにより、集積度が向上できる。
（第２の実施例）
第２の実施例は、図２に例示した半導体装置１００のコンタクト部Ｃ２に本実施形態を適用した例である。
図１３は、本発明の第２の実施例に係る半導体装置の要部の構成を例示する模式的断面図である。
図１３に表したように、本実例に係る半導体装置１００ｃは、基板１と、基板１の上に設けられた第１層５１と、第１層５１の基板１とは反対側の第１主面５１ａ（主面）の上に設けられた第２層５２と、第１主面５１ａを貫通し、第１層５１と第２層５２とに延在する導電性の柱状構造体６０と、を備える。
第１層５１は、図２に例示した酸化珪素膜１４２及び酸化珪素膜１４８に対応する。そして、第２層５２は、図２に例示したＢＰＳＧ膜１８２及び酸化珪素膜１８７に対応する。
柱状構造体６０は、第１層５１に設けられた第１孔６１に埋め込まれた第１柱６１ａと、第２層５２に設けられた第２孔６２に埋め込まれた第２柱６２ａとを有する。第１柱６１ａ及び第２柱６２ａは、図２に例示した接続プラグ１８８ｈ及び接続プラグ１８８ｉ（第２柱６２ａ）にそれぞれ対応する。
また、第１柱６１ａには、バリアメタル２４及びタングステン膜２５が用いられている。また、第２柱６２ａには、ＴａＮ等のバリアメタル及びシードＣｕ膜の積層膜２９及びＣｕ膜３０が用いられている。このように、本具体例では、柱状構造体６０が、互いに異なる材料で構成された第１柱６１ａ及び第２柱６２ａで構成される。
そして、半導体装置１００ｃは、さらに、第１層５１の第１主面５１ａの第２層５２の側において、柱状構造体６０の側壁に付設された側部８０を備える。側部８０は、柱状構造体６０の側壁の少なくとも一部に設けられる。具体的には、側部８０は、第１層５１の第１主面５１ａの第２層５２の側において、第１柱６１ａの側面に設けられている。側部８０には、例えば、窒化珪素、炭化珪素及び酸化アルミニウム等の絶縁性の材料や各種の導電性の材料を用いることができるが、本具体例では第２孔６２を加工するプロセスにおいてエッチングストッパとなる窒化珪素が側部８０として用いられる。
このような構成を有する半導体装置１００ｃにおいては、柱状構造体６０の第２柱６２ａを形成する際に、側部８０がエッチングストッパとして機能することで、第１層５１に損傷が生じない。すなわち、第１層５１に損傷が与えられると電気的特性が劣化するが、側部８０によりこのようなデバイス特性の劣化を防止できる。これにより、リソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
半導体装置１００ｃは、例えば以下のようにして製造される。
図１４は、本発明の第２の実施例に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図１５は、図１４に続く工程順模式的断面図である。
図１４（ａ）に表したように、まず、基板１の上にＣＶＤ技術を用いて第１のシリコン酸化膜２２を堆積し、その上にレジスト２３を形成し、そのレジスト２３にリソグラフィ技術によって第１のホールパターンを形成する。
そして、図１４（ｂ）に表したように、例えばフルオロカーボン系のガスを用いたドライエッチング処理により、第１のホールパターンをレジスト２３から第１のシリコン酸化膜２２に転写し、アッシング技術及びウェット洗浄技術を用いてレジスト２３を除去する。これにより、第１孔６１が形成される。
そして、図１４（ｃ）に表したように、第１孔６１の内部に、Ｔｉ／ＴｉＮの積層膜からなるバリアメタル２４をスパッタリング技術により堆積し、さらにＣＶＤ技術を用いてタングステン膜２５を埋め込んだ後、ＣＭＰ技術を用いて第１のシリコン酸化膜２２の上のバリアメタル２４及びタングステン膜２５を除去する。これにより、柱状構造体６０の一部となる第１柱６１ａが形成される。すなわち、本具体例ではバリアメタル２４及びタングステン膜２５が第１柱６１ａとなる。
そして、図１４（ｄ）に表したように、例えばフルオロカーボン系のガスを用いたドライエッチング処理により、第１のシリコン酸化膜２２の第２主面５１ｂをエッチバックして第１主面５１ａを形成した後、第１のシリコン酸化膜２２、第１孔６１に埋め込まれたバリアメタル２４及びタングステン膜２５の上に、シリコン窒化膜２６を堆積する。
さらに、図１５（ａ）に表したように、例えばドライエッチング処理によってシリコン窒化膜２６の表面をエッチバックすることにより、第１主面５１ａにおいて、第１柱６１ａの側壁のみにシリコン窒化膜２６ａを残存させる。このシリコン窒化膜２６ａが側部８０となる。
そして、図１５（ｂ）に表したように、第１のシリコン酸化膜２２、シリコン窒化膜２６ａ、第１孔６１に埋め込まれたバリアメタル２４及びタングステン膜２５の上に、第２のシリコン酸化膜２７を例えばＣＶＤ技術を用いて堆積し、その上にレジスト２８を形成し、レジスト２８にリソグラフィ技術を用いて第２のホールパターンを形成する。
そして、図１５（ｃ）に表したように、第２のホールパターンをドライエッチング技術により第２のシリコン酸化膜２７に転写する。この時、第１柱６１ａの側壁にシリコン窒化膜２６ａが設けられているので、合わせずれが生じても第１のシリコン酸化膜２２まで削り込むことがない。このようにして、第２孔６２が形成される。
そして、図１５（ｄ）に表したように、第２孔６２の内部に、例えばＴａＮ等のバリアメタル及びシードＣｕ膜の積層膜２９を例えばスパッタリング法で形成した後、例えば、メッキ技術によってＣｕ膜３０を埋め込み、ＣＭＰ技術によって第２のシリコン酸化膜２７の上面の積層膜２９及びＣｕ膜３０を除去することにより、Ｃｕプラグとなる第２柱６２ａが形成される。なお、積層膜２９及びＣｕ膜３０が第２柱６２ａとなり、また、第１柱６１ａと第２柱６２ａとが柱状構造体６０となる。
このようにして、図１３に例示した第２の実施例に係る半導体装置１００ｃが作製される。
（第４の比較例）
図１６は、第４の比較例の半導体装置の製造途中の状態を例示する模式的断面図である。
すなわち、同図は、第２孔６２が形成され、その内部にＴａＮ等のバリアメタル及びシードＣｕ膜の積層膜２９を形成した時の状態を例示している。すなわち、第２の実施例に係る図１５（ｃ）から図１５（ｄ）に到る途中の工程に対応する図である。
図１６に表したように、第４の比較例の半導体装置２０４においては、側部８０（すなわち、シリコン窒化膜２６ａ）が設けられていない。このため、第２孔６２を形成する際に、第１層５１、すなわち、第１のシリコン酸化膜２２を削り込んでしまう。このため、第１のシリコン酸化膜２２を削り込んだ部分に細いスリット３１が形成されてしまう。そして、例えばスリット３１の底面部分には、バリアメタル及びシードＣｕ膜の積層膜２９堆積されず、第１のシリコン酸化膜２２が露出した状態となる。このような場合には、Ｃｕの埋め込み不良によるオープン不良や、Ｃｕの絶縁膜中への拡散によるデバイス特性の劣化など深刻な問題が発生する。
これに対し、既に説明したように、第２の実施例に係る半導体装置１００ｃにおいては、シリコン窒化膜２６ａからなる側部８０が設けられ、柱状構造体６０の第２柱６２ａを形成する際に、側部８０がエッチングストッパとして機能することで、第１層５１（第１のシリコン酸化膜２２）に損傷が生じない。これにより、スリット３１が形成されることもなく、良好なデバイス特性を得ることができる。このように、半導体装置１００ｃによれば、リソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
なお、本実施例に係る半導体装置１００ｃにおいて、シリコン窒化膜２６ａの代わりにＴｉＮやＴａＮなどのバリアメタル材料を用いることもできる。この場合にも、リソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置が提供できる。
（第２の実施の形態）
本発明の第２の実施形態に係る半導体装置の製造方法は、第１層５１と、第１層５１の主面の上に設けられた第２層５２と、第１層５１の前記主面を貫通し、第１層５１と第２層５２とに延在する導電性の柱状構造体６０と、を有する半導体装置の製造方法である。以下では、本実施形態に係る半導体装置の製造方法の特徴の部分について説明する。
図１７は、本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図１７に表したように、本発明の第２の実施形態に係る半導体装置の製造方法においては、まず、基板１の上に第１層５１となる層を形成する（ステップＳ１１０）。例えば、図４（ａ）や図１４（ａ）に関して説明した方法を採用することができる。
そして、第１層５１となる層の上面（基板１とは反対側の第２主面５１ｂ）から基板１の側に向かって、第２主面５１ｂに対して直交する方向に延在する第１孔６１を形成する（ステップＳ１２０）。これには、図４（ｂ）及び（ｃ）、並びに、図１４（ｂ）に関して説明した方法を採用することができる。なお、後述するように、第１層５１となる層の上面（第２主面５１ｂ）が後にエッチングされて、第１主面５１ａ（主面）となる。
そして、第１孔６１の内部に第３層を埋め込む（ステップＳ１３０）。
すなわち、図４（ｄ）に関して説明したように、第１孔６１の内部に第３層としてシリコン窒化膜８を埋め込む。また、図１４（ｃ）に関して説明したように、第１孔６１の内部に第３層となる、Ｔｉ／ＴｉＮの積層膜であるバリアメタル２４及びタングステン膜２５を埋め込み、第３層となる第１柱６１ａを形成する。
そして、第１層５１の第２主面を後退させて第３層の側壁を露出させる（ステップＳ１４０）。
すなわち、例えば、図５（ｂ）に関して説明したように、第１層５１の第２主面５１ｂを後退させて第１主面５１ａを形成し、第３層であるシリコン窒化膜８の側壁を露出させる。
また、図１４（ｄ）に関して説明したように、第１のシリコン酸化膜２２の第２主面５１ｂをエッチバックして第１主面５１ａを形成し、第３層である第１柱６１ａの側壁が露出される。
そして、露出した第３層の側壁に第４層を形成する（ステップＳ１５０）。
すなわち、例えば、図５（ｃ）及び（ｄ）に関して説明したように、シリコン窒化膜１６を形成した後エッチバックすることで、第３層であるシリコン窒化膜８の側壁の部分に、第４層となるシリコン窒化膜１６ａを形成する。
また、図１４（ｄ）及び図１５（ａ）に関して説明したように、シリコン窒化膜２６を体積した後、シリコン窒化膜２６をエッチバックすることにより、第１主面５１ａにおいて、第３層である第１柱６１ａの側壁のみに、第４層となるシリコン窒化膜２６ａを残存させる。
そして、第１層５１、第３層及び第４層を覆うように第２層５２を形成する（ステップＳ１６０）。
すなわち、例えば、図６（ａ）〜（ｃ）に関して説明したように、第２層５２となる第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１を形成する。
また、図１５（ｂ）に関して説明したように、第２層５２となる第２のシリコン酸化膜２７を形成する。
そして、第２層５２の上面（第１層５１とは反対側の主面）から第２層５２を貫通し、第３層に到達する第２孔６２を形成する（ステップＳ１７０）。
すなわち、例えば、図６（ｄ）及び図７（ａ）に関して説明したように、第２層５２となる第２の層間シリコン酸化膜９、ポリシリコン層１０及びシリコン酸化膜１１に、第３層（シリコン窒化膜８）に到達する第２孔６２を形成する。
また、図１５（ｃ）に関して説明したように、第２層５２となる第２のシリコン酸化膜２７に、第３層となる第１柱６１ａに到達する第２孔６２を形成する。
そして、第２孔６２の内部に導電性材料を埋め込む（ステップＳ１８０）。
すなわち、例えば、図７（ｂ）及び（ｃ）に関して説明したように、シリコン窒化膜８及びシリコン窒化膜１６ａを除去した後、第１孔６１及び第２孔６２の内部に、ＯＮＯ膜１３及びポリシリコン層１４を埋め込む。
また、図１５（ｄ）に関して説明したように、第２孔６２の内部に積層膜２９及びＣｕ膜３０を埋め込む。
このようにして、半導体装置１００ｂ及び１００ｃが形成できる。
本実施形態に係る半導体装置の製造方法によれが、第３層の側壁に第４層が設けられ、第２層５２に第２孔６２を形成する工程において、第４層がエッチングストッパとして機能することで、第１層５１の上面にダメージを与えることがない。これにより、柱状構造体６０の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置の製造方法が提供できる。
本実施形態に係る半導体装置の製造方法において、第２孔６２を形成した後、第３層及び第４層を除去し、その時、第２孔６２の内部への導電性材料の埋め込みは、第１孔６１及び第２孔６２に一括して（連続的に）導電性材料を埋め込んでも良い。すなわち、図７（ｂ）及び（ｃ）に関して説明したように、シリコン窒化膜８及びシリコン窒化膜１６ａを除去した後、第１孔６１及び第２孔６２の内部に、ＯＮＯ膜１３及びポリシリコン層１４を埋め込んでも良い。
また、上記のステップＳ１１０〜ステップＳ１８０において、技術的に可能な範囲で入れ替えが可能であり、また、同時に実施することもできる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置及びその製造方法を構成する基板、半導体層、絶縁層及び導電層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１ 基板
２ 絶縁膜
３ 電極膜
４ 第１の層間シリコン酸化膜
５ レジスト
８ シリコン窒化膜
９ 第２の層間シリコン酸化膜
９ａ、９ｂ エッチングストッパ膜
１０ ポリシリコン層
１１ シリコン酸化膜
１２ レジスト
１３ ＯＮＯ膜
１４ ポリシリコン層
１６、１６ａ シリコン窒化膜
１７ 空隙
１８ 絶縁層
２２ 第１のシリコン酸化膜
２３ レジスト
２４ バリアメタル
２５ タングステン膜
２６、２６ａ シリコン窒化膜
２７ シリコン酸化膜
２８ レジスト
２９ 積層膜
３０ Ｃｕ膜
３１ スリット
５１ 第１層
５１ａ 第１主面
５１ｂ 第２主面
５２ 第２層
６０ 柱状構造体
６１ 第１孔
６１ａ 第１柱
６２ 第２孔
６２ａ 第２柱
８０ 側部
１００、１００ａ〜１００ｅ、２０１〜２０４ 半導体装置
１０１ 基板
１０２ ＳＴＩ
１０４ Ｐウエル領域
１０７ ｎ＋拡散領域
１１０ 周辺回路トランジスタ
１１８ 窒化珪素膜
１２４ ＢＰＳＧ膜
１２６ 導電膜
１２７ ＴＥＯＳ膜
１２８ 窒化珪素膜
１４２ 酸化珪素膜
１４６ａ 配線
１４８ 酸化珪素膜
１５０、１５４、１５８、１６２ 電極膜
１５２、１５６、１６０、１６４ 酸化珪素膜
１７２ ＯＮＯ膜
１８２ ＢＰＳＧ膜
１８３ 酸化珪素膜
１８４ ポリシリコン膜
１８５ 絶縁膜
１８７ 酸化珪素膜
１８８ｃ〜１８８ｉ 接続プラグ
１８９ 熱酸化膜
１９０、１９０ａ、１９０ｄ〜１９０ｇ 電極
１９２ ＢＰＳＧ膜
１９３ 半導体ピラー
１９４ａ、１９４ｂ 接続プラグ
１９６ｂ 電極
Ｃ１、Ｃ２ コンタクト部
ＭＡ メモリトランジスタ領域
ＰＡ 周辺回路領域

Claims (3)

  1. 基板の上に複数の絶縁膜と複数の導電膜とを交互に積層して最上層が前記複数の絶縁膜の１つである第１層となる層を形成し、
    前記第１層となる前記層の上面から前記基板の側に向かって、前記上面に対して直交する方向に延在する第１孔を形成し、
    前記第１孔の内部に前記絶縁膜とは異なる材料の第３層を埋め込み、
    前記第１層の前記上面を後退させて前記第３層の側壁と、前記複数の絶縁膜のうちの前記１つと、を露出させ、
    前記露出した前記第３層の前記側壁及び前記複数の絶縁膜のうちの前記１つ上に、前記第３層と同じ材料の第４層を形成し、
    前記第１層、前記第３層及び前記第４層を覆うように第２層を形成し、
    前記第２層の上面から前記第２層を貫通し、前記第３層に到達する第２孔を形成し、
    前記第２孔を形成した後、前記複数の絶縁膜のうちの前記１つを残しつつ、前記第３層及び前記第４層を一括して除去し、
    前記第１孔及び前記第２孔の内部において露出する前記第１層の側壁及び前記第２層の側壁上に電荷蓄積層を形成し、前記第１孔及び前記第２孔の内部の残余の空間に一括して半導体材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 前記複数の絶縁膜は、酸化珪素膜であり、
    前記第３層及び前記第４層は、窒化珪素膜である請求項１記載の不揮発性半導体記憶装置の製造方法。
  3. 前記電荷蓄積層は、第１の酸化珪素膜と、第２の酸化珪素膜と、前記第１の酸化珪素膜と前記第２の酸化珪素膜との間に設けられた窒化珪素膜と、を含む請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
USRE46464E1 (en) 2010-12-14 2017-07-04 Lam Research Corporation Method for forming stair-step structures
US8535549B2 (en) 2010-12-14 2013-09-17 Lam Research Corporation Method for forming stair-step structures
US8329051B2 (en) 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
JP5603834B2 (ja) * 2011-06-22 2014-10-08 株式会社東芝 半導体記憶装置及びその製造方法
US9082555B2 (en) 2011-08-22 2015-07-14 Micron Technology, Inc. Structure comprising multiple capacitors and methods for forming the structure
US10504596B2 (en) 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9236395B1 (en) 2014-06-25 2016-01-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP5869079B2 (ja) * 2014-09-02 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2015046623A (ja) * 2014-11-04 2015-03-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9673057B2 (en) 2015-03-23 2017-06-06 Lam Research Corporation Method for forming stair-step structures
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
JP6375316B2 (ja) * 2016-01-06 2018-08-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9741563B2 (en) 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
JP6506197B2 (ja) * 2016-03-11 2019-04-24 東芝メモリ株式会社 半導体記憶装置
US9842854B2 (en) * 2016-05-12 2017-12-12 Toshiba Memory Corporation Manufacturing method of a semiconductor device and semiconductor device
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
JP6762897B2 (ja) * 2017-03-22 2020-09-30 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2018163963A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10403639B2 (en) * 2017-07-18 2019-09-03 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10600802B2 (en) 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
KR102704112B1 (ko) 2019-07-30 2024-09-06 삼성전자주식회사 반도체 소자
US11411013B2 (en) 2020-01-08 2022-08-09 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
CN112582341B (zh) * 2020-12-15 2024-03-15 上海集成电路研发中心有限公司 一种互连结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135325A (ja) * 1996-11-05 1998-05-22 Sony Corp コンタクトの形成方法および半導体装置の製造方法
JP3279272B2 (ja) * 1998-11-18 2002-04-30 日本電気株式会社 半導体装置及びその製造方法
KR100333382B1 (ko) * 1999-06-24 2002-04-18 박종섭 반도체 장치의 다층금속배선 형성방법
JP2001308181A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置とその製造方法
KR100366625B1 (ko) * 2000-07-25 2003-01-09 삼성전자 주식회사 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법
JP2002289702A (ja) * 2001-03-28 2002-10-04 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
KR20070094150A (ko) 2006-03-16 2007-09-20 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008118025A (ja) * 2006-11-07 2008-05-22 Toshiba Corp 半導体装置およびその製造方法

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