KR20150083605A - 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

도전 패턴의 형성 방법에 있어서, 기판 상에 금속 질화물을 포함하는 제1 도전막 및 금속을 포함하는 제2 도전막을 형성한다. 인산, 질산, 보조 산화제 및 여분의 물을 포함하며, 금속 질화물 및 금속에 대해 동일한 식각속도를 갖는 식각액 조성물을 사용하여 제1 도전막 및 제2 도전막을 습식 식각한다. 식각액 조성물에 의해 균일한 식각면을 갖는 도전 패턴을 형성할 수 있다.

Description

도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{METHODS OF FORMING CONDUCTIVE PATTERNS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 습식 식각 공정을 통한 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
습식 식각 공정을 통해 반도체 장치의 도전막을 식각하는 경우 산 성분을 갖는 식각 조성물을 사용할 수 있다. 상기 식각 조성물은 산화막과 같은 절연막 구조물을 손상시키지 않으면서 상기 도전막에 대해 높은 선택비를 가져야 하며, 상기 식각 공정이 수행되는 동안 균일한 식각 특성이 유지되는 것이 필요하다.
또한, 금속막 및 금속 질화막과 같은 서로 다른 도전막들을 동시에 식각하는 경우 특정 도전막에 대해 식각 속도가 저하됨이 없이 일정한 식각속도가 유지될 수 있는 조성물이 필요하다.
본 발명의 일 목적은 균일한 형상을 갖는 도전 패턴의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 균일한 형상을 갖는 도전 패턴을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위한, 본 발명의 실시예들에 따른 도전 패턴 형성 방법에 있어서, 기판 상에 금속 질화물을 포함하는 제1 도전막 및 금속을 포함하는 제2 도전막을 형성한다. 인산, 질산, 보조 산화제 및 여분의 물을 포함하며, 금속 질화물 및 금속에 대해 동일한 식각속도를 갖는 식각액 조성물을 사용하여 상기 제1 도전막 및 상기 제2 도전막을 습식 식각한다.
예시적인 실시예들에 있어서, 상기 식각액 조성물은 상기 식각액 조성물의 총 중량 대비 약 50 내지 약 80중량%의 인산, 약 5 내지 약 20중량%의 질산, 약 0.01 내지 약 10중량%의 상기 보조 산화제 및 여분의 물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보조 산화제는 산암모늄 계열 화합물, 할로겐산 화합물 또는 황산 계열 화합물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 보조 산화제는 암모늄 설페이트(ammonium sulfate), 암모늄 퍼설페이트(ammonium persulfate), 암모늄 아세테이트(ammonium acetate), 암모늄 포스페이트(ammonium phosphate), 암모늄 클로라이드(ammonium chloride), 과요오드산(periodic acid), 요오드산(iodic acid), 황산(sulfuric acid), 메탄설폰산(methanesulfonic acid) 또는 파라톨루엔설포닉산(paratoluene sulfonic acid)을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 식각액 조성물은 과산화수소, 초산, 암모늄 히드록사이드, 수산화염 및 불산을 포함하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각에 의해 제1 도전막 패턴 및 제2 도전막 패턴이 적층된 도전 패턴이 형성되며, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들은 동일한 식각면을 공유할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 실리콘 산화물을 사용하여 개구부를 포함하는 절연막 패턴을 더 형성할 수 있다. 상기 제1 도전막은 상기 절연막 패턴의 표면 및 상기 개구부의 내벽을 따라 형성되며, 상기 제2 도전막은 상기 제1 도전막 상에서 상기 개구부를 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각에 의해 상기 제1 도전막 및 상기 제2 도전막의 상부가 식각되어 제1 도전막 패턴 및 제2 도전막 패턴이 형성될 수 있다. 상기 제1 도전막 패턴은 상기 제2 도전막 패턴의 측벽 및 저면을 감싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 상기 개구부를 부분적으로 채우며, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴에 의해 미충진된 개구부 부분은 리세스로 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 동일한 높이의 상면을 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널들을 형성한다. 인접하는 상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들 부분을 식각하여 개구부를 형성한다. 상기 개구부에 의해 노출된 상기 희생막들을 제거하여 상기 기판 상면에 대해 수직한 방향으로 서로 이격되는 갭들을 형성한다. 금속 질화물을 사용하여 상기 층간 절연막들의 표면 및 상기 갭의 내벽을 따라 배리어 도전막을 형성한다. 금속을 사용하여 상기 배리어 도전막 상에 상기 갭을 채우며, 상기 개구부를 적어도 부분적으로 채우는 게이트 전극막을 형성한다. 인산, 질산, 보조 산화제 및 여분의 물을 포함하며, 금속 질화물 및 금속에 대해 동일한 식각속도를 갖는 식각액 조성물을 사용하여 상기 배리어 도전막 및 상기 게이트 전극막을 습식 식각한다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정에 의해 상기 갭을 부분적으로 채우는 배리어 도전막 패턴 및 게이트 전극이 형성될 수 있다. 상기 배리어 도전막 패턴 및 상기 게이트 전극의 측벽들은 동일한 식각면을 공유할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 도전막 패턴 및 상기 게이트 전극에 의해 미충진된 상기 갭 부분은 리세스로 정의될 수 있다. 상기 개구부 및 상기 리세스를 채우는 매립막 패턴이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 도전막은 티타늄 질화물을 사용하여 형성되며, 상기 게이트 전극막은 텅스텐을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각액 조성물은 과산화수소, 초산, 암모늄 히드록사이드, 수산화염 및 불산을 포함하지 않을 수 있다.
전술한 바와 같이 본 발명의 실시예들에 의하면, 도전막 식각용 조성물은 인산 및 질산을 포함할 수 있다. 인산 및 질산은 초산과 같은 기타 산 성분에 비해 휘발성이 낮아 식각 공정 수행시 조성물 함량 변화로 인한 식각 특성의 저하를 방지할 수 있다. 또한, 상기 도전막이 금속 질화막 및 금속막을 포함하는 경우 어느 일 도전막의 식각속도가 저하됨이 없이 두 도전막들에 대해 일정한 식각비가 유지될 수 있다.
또한, 불산, 과산화수소, 암모늄 히드록사이드, 수산화염 등을 사용하는 경우 발생하는 산화막 또는 반도체 물질의 손상을 초래하지 않을 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 도전 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 8은 예시적인 실시예들에 따른 도전 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하가기 위한 단면도들이다.
도 21 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29 및 도 30은 각각 실시예 및 비교예의 식각액 조성물에 의한 티타늄 질화물 막 및 텅스텐 막의 식각 속도를 나타내는 그래프들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 도전 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(110)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
기판(100) 상에는 예를 들면, 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터와 같은 하부 구조물(도시되지 않음)이 형성될 수도 있다.
층간 절연막(110)은 기판(100) 상에 형성되어 상기 하부 구조물을 커버할 수 있다. 층간 절연막(110)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG)과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 층간 절연막(110)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다.
도 2를 참조하면, 층간 절연막(110) 상에 제1 도전막(120) 및 제2 도전막(130)을 형성한다.
제1 도전막(120) 및 제2 도전막(130)은 서로 다른 도전 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 도전막(120)은 금속 질화물을 사용하여 형성되며, 제2 도전막(130)은 금속을 사용하여 형성될 수 있다. 한편, 역으로 제1 도전막(120) 및 제2 도전막(130)은 각각 금속 및 금속 질화물을 사용하여 형성될 수도 있다. 이하에서는, 제1 도전막(120) 및 제2 도전막(130)을 각각 금속 질화물 및 금속을 사용하여 형성하는 것으로 설명한다.
상기 금속의 예로서, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 크롬(Cr), 니켈(Ni) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다. 상기 금속 질화물의 예로서, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물, 하프늄 질화물, 지르코늄 질화물 등을 들 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
일 실시예에 있어서, 제1 도전막(120) 및 제2 도전막(130)은 각각 티타늄 질화물 및 텅스텐을 사용하여 형성될 수 있다.
한편, 제1 도전막(120) 및 제2 도전막(130)은 예를 들면, CVD 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 스퍼터링(sputtering) 공정 또는 물리 기상 증착(Physical Layer Deposition: PVD) 공정을 통해 형성될 수 있다.
도 3을 참조하면, 제2 도전막(130) 상에 제2 도전막(130) 상면을 부분적으로 노출시키는 마스크 패턴(140)을 형성한다.
예시적인 실시예들에 따르면, 마스크 패턴(140)은 포토레지스트 물질을 제2 도전막(130) 상에 도포한 후, 노광 및 현상 공정을 통해 형성될 수 있다. 이와는 달리, 마스크 패턴(140)은 실리콘 혹은 탄소 계열의 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질을 사용하여 형성될 수도 있다.
도 4를 참조하면, 마스크 패턴(140)을 사용하여 제2 도전막(130) 및 제1 도전막(120)을 식각하여 제2 도전막 패턴(135) 및 제1 도전막 패턴(125)을 형성한다.
이에 따라, 층간 절연막(110) 상에 제1 도전막 패턴(125) 및 제2 도전막 패턴(135)이 적층된 도전 패턴(150)을 수득할 수 있다. 예를 들면, 도전 패턴(150)은 기판(100) 상에 형성된 불순물 영역과 같은 도전 영역과 전기적으로 연결되는 배선 또는 패드 등의 도전성 구조물일 수 있다.
제1 및 제2 도전막들(120, 130)의 상기 식각 공정은 습식 식각 공정을 이용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 습식 식각 공정에 사용되는 식각액 조성물은 인산, 질산 및 여분의 물을 포함할 수 있다. 상기 물은 탈이온수 또는 증류수를 포함할 수 있다. 일 실시예에 있어서, 상기 식각액 조성물은 보조 산화제를 추가로 포함할 수 있다.
인산은 제1 및 제2 도전막들(120, 130)에 포함된 상기 금속 및 금속 질화물을 분해시키는 주 식각 성분으로 작용할 수 있다. 질산은 상기 금속 및/또는 상기 금속 질화물을 산화시키는 산화제로서 제공될 수 있으며, 이에 따라 식각 속도를 증진시키는 성분으로 작용할 수 있다.
한편, 상기 보조 산화제는 상기 금속 및/또는 상기 금속 질화물의 산화 속도를 증진시키는 작용을 할 수 있다. 예시적인 실시예들에 있어서, 상기 보조 산화제로서 산암모늄 계열 화합물, 할로겐산 화합물 또는 황산 계열 화합물을 사용할 수 있다.
상기 산암모늄 계열 화합물의 예로서 암모늄 설페이트(ammonium sulfate), 암모늄 퍼설페이트(ammonium persulfate), 암모늄 아세테이트(ammonium acetate), 암모늄 포스페이트(ammonium phosphate) 또는 암모늄 클로라이드(ammonium chloride)를 들 수 있다. 상기 할로겐산 화합물의 예로서 과요오드산(periodic acid) 또는 요오드산(iodic acid)을 들 수 있다. 상기 황산 계열 화합물의 예로서 황산(sulfuric acid), 메탄설폰산(methanesulfonic acid) 또는 파라톨루엔설포닉산(paratoluene sulfonic acid)을 들 수 있다. 상기 화합물들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
일 실시예에 있어서, 상기 식각액 조성물은 상기 식각액 조성물의 총 중량 대비 중량 퍼센트로 표시하여 약 50 내지 약 80 중량%의 인산, 약 5 내지 약 20 중량%의 질산, 약 0.01 내지 약 10 중량%의 상기 보조 산화제 및 여분의 물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각액 조성물은 과산화수소(H2O2), 초산(acetic acid), 암모늄 히드록사이드(ammonium hydroxide), 수산화염 및 불산을 포함하지 않을 수 있다. 과산화수소는 금속 물질에 대해 높은 식각속도를 보일 수 있으나, 과산화수소가 상기 식각 조성물에 포함될 경우, 금속 질화물 및 금속에 대한 동등한 식각 속도를 확보하기가 어렵다.
초산은 상대적으로 휘발성이 강해 습식 식각 공정이 고온에서 수행되는 경우 증발되므로, 상기 식각액 조성물이 초산을 포함하는 경우 전체 식각 공정 시간 동안 조성비 또는 함량이 균일하게 유지되기 어렵다. 불산은 실리콘 산화물과 같은 산화물 계열의 물질에도 높은 식각비를 갖는 문제점이 있다.
또한 암모늄 히드록사이드 및 수산화염이 상기 식각 조성물에 포함될 경우 폴리실리콘과 같은 반도체 물질이 함께 식각될 수 있다. 상기 암모늄 히드록사이드 및 수산화염의 예로서 암모늄 히드록사이드(NH4OH), 테트라메틸암모늄 히드록사이드(tetramethyl ammonium hydroxide: TMAH), 테트라에틸암모늄 히드록사이드(tetraethyl ammonium hydroxide: TEAH), 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등을 들 수 있다.
그러나, 예시적인 실시예들에 따르면 상기 식각액 조성물로부터 과산화수소, 불산, 암모늄 히드록사이드, 수산화염 및 초산이 배제되고, 인산, 질산 및/또는 보조 산화제를 사용하여 도전막들을 식각할 수 있다. 따라서, 상기 식각액 조성물의 조성비 또는 함량이 전체 식각 공정 시간 동안 일정하게 유지되므로, 제1 도전막(120) 및 제2 도전막(130)에 대한 식각비가 균일하게 유지될 수 있다. 또한, 산화물을 포함하는 다른 절연막들 및 반도체 물질들이 상기 식각 공정에 의해 손상되는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 상기 식각액 조성물에 의한 금속 대비 금속 질화물의 식각 선택비는 약 0.8 내지 약 1.1 범위에서 유지될 수 있다. 일 실시예에 있어서, 상기 식각 선택비는 약 0.9 내지 약 1.05 범위에서 유지될 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 식각액 조성물은 금속 질화물을 포함하는 제1 도전막(120) 및 금속을 포함하는 제2 도전막(130)에 대해 실질적으로 동일한 식각비를 가질 수 있다. 따라서, 도전 패턴(150)의 측벽은 균일한 모폴로지 또는 프로파일을 가질 수 있다. 예를 들면, 제1 도전막 패턴(125) 및 제2 도전막 패턴(135)의 측벽들은 실질적으로 동일한 식각면을 공유할 수 있다.
또한, 층간 절연막(110)의 손상 없이 제1 및 제2 도전막(120, 130) 만을 선택적으로 식각할 수 있다.
도 5 내지 도 8은 예시적인 실시예들에 따른 도전 패턴의 형성 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 4를 참조로 설명한 공정 및/또는 재료와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 기판(200) 상에 절연막 패턴(210)을 형성한다.
예를 들면, 기판(200) 상에 상술한 실리콘 산화물을 사용하여 CVD 공정을 통해 절연막을 형성할 수 있다. 이후, 사진 식각 공정을 통해 상기 절연막을 부분적으로 제거하여 절연막 패턴(210)을 형성할 수 있다. 절연막 패턴(210)에 의해 개구부(215)가 정의될 수 있다.
일 실시예에 있어서, 기판(200) 상에는 추가적인 산화물 계열의 물질을 포함하는 하부 절연막(도시되지 않음)이 더 형성될 수도 있다. 이 경우, 개구부(215)를 통해 상기 하부 절연막의 상면이 노출될 수 있다.
도 6을 참조하면, 절연막 패턴(210)의 표면, 개구부(215)의 측벽 및 저면을 따라 제1 도전막(220)을 형성한다. 예시적인 실시예들에 따르면, 제1 도전막(220)은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 제1 도전막(220)은 티타늄 질화물을 사용하여 형성될 수 있다.
도 7을 참조하면, 제1 도전막(220) 상에 개구부(215)를 채우는 제2 도전막(230)을 형성한다. 예시적인 실시예들에 따르면, 제2 도전막(230)은 금속을 사용하여 형성될 수 있다. 일 실시예에 있어서, 제2 도전막(230)은 텅스텐을 사용하여 형성될 수 있다.
도 8을 참조하면, 상술한 예시적인 실시예들에 따른 식각액 조성물을 사용하여 제1 및 제2 도전막(220, 230)의 상부를 식각함으로써, 제1 도전막 패턴(225) 및 제2 도전막 패턴(235)을 포함하는 도전 패턴(250)을 형성할 수 있다. 제1 도전막 패턴(225)은 제2 도전막 패턴(235)의 측벽 및 저면을 감싸는 형상을 가질 수 있다. 한편, 도전 패턴(250)이 형성됨에 따라 절연막 패턴(210)의 상면이 다시 노출될 수 있다.
상술한 바와 같이, 상기 식각액 조성물은 금속 질화물 및 금속에 대해서 실질적으로 동일한 식각비를 가질 수 있다. 따라서, 도전 패턴(250)은 실질적으로 평탄하고 균일한 상면 프로파일을 갖도록 형성될 수 있다. 예를 들면, 제1 도전막 패턴(225) 및 제2 도전막 패턴(235)은 실질적으로 동일한 높이의 상면을 가질 수 있다.
일 실시예에 있어서, 도전 패턴(250)은 절연막 패턴(210)의 상면보다 낮은 위치의 상면을 가질 수 있다. 따라서, 인접하는 도전 패턴들(250) 사이의 절연성을 보다 확실하게 확보할 수 있으며, 절연막 패턴(210)과 도전 패턴(250)에 의해 리세스(240)가 정의될 수 있다.
도 9 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하가기 위한 단면도들이다. 예를 들면, 도 9 내지 도 20은 기판 상면에 대해 수직한 채널을 갖는 수직형 메모리 장치의 제조 방법을 도시하고 있다.
도 9를 참조하면, 기판(300) 상에 복수의 층간 절연막들(302) 및 희생막들(304)을 교대로 반복적으로 적층하여 몰드 구조물(305)을 형성한다.
기판(300)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판과 같은 반도체 기판을 사용할 수 있다.
층간 절연막(302)은 산화물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(302)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막(304)은 층간 절연막(302)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(304)은 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막(302) 및 희생막(304)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다. 기판(300) 상면에 직접 형성되는 최하층의 층간 절연막(302a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(304)은 후속 공정을 통해 제거되어 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line:　SSL)이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(302) 및 희생막들(304)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이에 따라, 희생막들(304)은 모두 6개의 층으로 적층되며 층간 절연막들(302)은 모두 7개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(302) 및 희생막들(304)이 적층되는 수는 특별히 한정되는 것은 아니다. 예를 들어, 상기 GSL 및 SSL은 각각 2개의 층에 형성되고 상기 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 이 경우, 희생막들(304)은 모두 6개, 12개 혹은 20개의 층에 형성되고 층간 절연막들(302)은 모두 7개, 13개 혹은 21개의 층에 형성될 수 있다.
도 10을 참조하면, 몰드 구조물(305)을 관통하여 기판(300) 상면을 노출시키는 채널 홀들(310)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(302g) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(302) 및 희생막들(304)을 순차적으로 식각하여 채널 홀들(310)을 형성할 수 있다. 채널 홀(310)의 측벽은 기판(300) 상면에 대해 실질적으로 수직한 프로파일을 가질 수 있다. 그러나, 상기 건식 식각 공정의 특성상 채널 홀(310)의 상기 측벽은 테이퍼진(tapered) 형상으로 형성될 수도 있다.
상기 하드 마스크는 층간 절연막들(302) 및 희생막들(304)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 하드 마스크는 폴리실리콘, 비정질 실리콘 등을 사용하여 형성될 수 있다. 일 실시예에 있어서, 상기 하드 마스크는 실리콘 계열 혹은 탄소 계열의 SOH 물질을 사용하여 형성될 수도 있다. 채널 홀(310) 형성 후 상기 하드 마스크는 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 10에서는 2개의 채널 홀들(310) 만이 도시되었으나, 복수의 채널 홀들(310)이 형성되어 채널 홀 열(row)이 정의될 수 있으며, 복수의 상기 채널 홀 열들이 형성되어 채널 홀 어레이(array)가 정의될 수 있다.
도 11을 참조하면, 채널 홀들(310)의 측벽 및 저면과 최상층의 층간 절연막(302g) 상에 유전막(320)을 형성한다.
예를 들면, 유전막(320)은 구체적으로 도시하지는 않았으나, 제1 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 제1 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들어, 유전막(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 갖도록 형성될 수 있다. 상기 제1 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
이후. 예를 들면 에치-백(etch-back) 공정을 통해 유전막(320)의 저면을 부분적으로 제거할 수 있다. 이에 따라, 채널 홀(310) 저부에서 기판(300) 상면이 노출되며, 유전막(320)은 저면 중앙부가 뚫린 형상을 가질 수 있다.
도 12를 참조하면, 유전막(320) 및 기판(300)의 노출된 상기 상면 상에 채널막(325)을 형성하고, 채널 홀(310)의 나머지 부분을 채우는 제1 매립막(330)을 채널막(325) 상에 형성한다. 예시적인 실시예들에 따르면, 채널막(325)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널막(325)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 비정질 실리콘 혹은 폴리실리콘을 단결정 실리콘으로 전환하는 경우 채널막(325) 내의 결함이 제거되어 채널(327, 도 13 참조)의 기능을 향상시킬 수 있다. 또한, 제1 매립막(330)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널막(325) 및 제1 매립막(330)은 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
일 실시예에 따르면, 채널막(325)은 채널 홀(310) 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 제1 매립막(330) 형성은 생략될 수 있다.
도 13을 참조하면, 최상층의 층간 절연막(302g)이 노출될 때까지 제1 매립막(330), 채널막(325) 및 유전막(320)을 평탄화하여 채널 홀(310)의 상기 측벽 및 상기 저면 상에 순차적으로 적층되어 채널 홀(310) 내부를 채우는 유전막 구조물(323), 채널(327) 및 제1 매립막 패턴(335)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 및/또는 에치-백 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(323)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(327)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(335)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
일 실시예에 있어서, 채널막(325)이 채널 홀(310)을 완전히 채우도록 형성되는 경우에는 제1 매립막 패턴(335)은 형성되지 않고, 채널(327)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
채널홀(310)을 채우는 채널(327)이 형성됨에 따라, 상술한 채널 홀 열 및 채널 홀 어레이의 형태에 따라, 채널 열 및 채널 어레이가 형성될 수 있다.
도 14를 참조하면, 유전막 구조물(323), 채널(327) 및 제1 매립막 패턴(335)의 상부를 제거하여 리세스(337)를 형성하고 리세스(337)를 채우는 패드(340)를 형성한다.
예를 들면, 유전막 구조물(323), 채널(327) 및 제1 매립막 패턴(335)의 상부를 예를 들면, 에치-백 공정을 통해 제거하여 리세스(337)를 형성한다. 리세스(337)의 저면은 최상층 희생막(304f)의 상면 보다 위에 위치하도록 형성될 수 있다. 이후, 리세스(337)를 채우는 패드막을 제1 매립막 패턴(335), 채널(327), 유전막 구조물(323) 및 최상층의 층간 절연막(302g) 상에 형성하고, 최상층의 층간 절연막(302g)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(340)를 형성할 수 있다. 상기 패드막은 예를 들면, 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 15를 참조하면, 몰드 구조물(305)을 부분적으로 식각하여 개구부(350)를 형성한다.
예를 들면, 개구부(350)는 최상층의 층간 절연막(302g) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 인접하는 상기 채널 열들 사이의 층간 절연막들(302) 및 희생막들(304) 부분을 순차적으로 식각하여 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 개구부(350) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부들(350)이 형성됨에 따라, 층간 절연막들(302) 및 희생막들(304)은 각각 층간 절연막 패턴들(306) 및 희생막 패턴들(308)로 변환될 수 있다. 층간 절연막 패턴(306) 및 희생막 패턴(308)은 적어도 하나의 상기 채널 열을 감싸며 연장하는 라인 형상을 가질 수 있다. 한편, 개구부(350)는 각 층의 게이트 전극들(370, 도 18 참조)을 절단하는 게이트 전극 컷(cut) 영역으로 제공될 수 있다.
도 16을 참조하면, 개구부(350)에 의해 측벽이 노출된 희생막 패턴들(308)을 제거한다.
희생막 패턴(308)이 실리콘 질화물을 포함하며 층간 절연막 패턴(306)이 실리콘 산화물을 포함하는 경우, 실리콘 질화물에 선택비를 갖는 황산과 같은 식각용액을 사용하여 희생막 패턴들(308)을 습식 식각 공정을 통해 제거할 수 있다.
희생막 패턴들(308)이 제거됨에 따라, 각 층의 층간 절연막 패턴들(306) 사이에서 갭(360)이 형성되며, 갭(360)에 의해 유전막 구조물(323)의 외측벽이 노출될 수 있다.
도 17을 참조하면, 노출된 유전막 구조물(323)의 상기 외측벽 및 갭(360)의 내벽, 층간 절연막 패턴들(306)의 표면, 패드(340)의 상면 및 노출된 기판(300)의 상기 상면을 따라 배리어 도전막(363)을 형성한다. 배리어 도전막(363) 상에는 게이트 전극막(365)을 형성한다. 예시적인 실시예들에 따르면, 게이트 전극막(365)은 각 층의 갭들(360)을 완전히 채우며, 개구부(350)도 부분적으로 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 배리어 도전막(363)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물, 하프늄 질화물 또는 지르코늄 질화물과 같은 금속 질화물을 사용하여 형성될 수 있다. 게이트 전극막(365)은 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 몰리브덴, 지르코늄, 하프늄, 크롬 또는 니켈과 같은 금속을 사용하여 형성될 수 있다. 일 실시예에 있어서, 배리어 도전막(363)은 티타늄 질화물을 사용하여 형성되며, 게이트 전극막(365)은 텅스텐을 사용하여 형성될 수 있다.
배리어 도전막(363) 및 게이트 전극막(365)은 스퍼터링 공정, ALD 공정, CVD 공정 또는 PVD 공정을 통해 수득될 수 있다.
일 실시예에 있어서, 배리어 도전막(363)을 형성하기 전에 예를 들면, 실리콘 산화물을 사용하여 제2 블로킹막을 더 형성할 수도 있다.
도 18을 참조하면, 배리어 도전막(363) 및 게이트 전극막(365)을 부분적으로 식각하여 각 층의 갭(360) 내부에 배리어 도전막 패턴(367) 및 게이트 전극(370)을 형성할 수 있다. 배리어 도전막 패턴(367) 및 게이트 전극(370)은 상기 채널 열에 포함된 채널들(327)의 측벽을 감싸며 연장하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 배리어 도전막(363) 및 게이트 전극막(365)의 상부를 최상층의 층간 절연막 패턴(306g) 상면이 노출될 때까지, 예를 들면 CMP 공정을 통해 평탄화할 수 있다. 이 때, 패드(340)의 상면도 함께 노출될 수 있다. 이 후, 개구부(350) 내부에 형성된 배리어 도전막(363) 및 게이트 전극막(365) 부분을 식각함으로써 각 층의 갭(360) 내부에 배리어 도전막 패턴(367) 및 게이트 전극(370)을 형성할 수 있다. 배리어 도전막 패턴(367)은 갭(360)의 내벽을 따라 형성되며, 게이트 전극(370)은 배리어 도전막 패턴(367) 상에 형성되어, 갭(360)을 채울 수 있다.
예시적인 실시예들에 따르면, 배리어 도전막(363) 및 게이트 전극막(365)에 대한 식각 공정은 상술한 식각액 조성물을 사용하는 습식 식각 공정을 포함할 수 있다. 상기 식각액 조성물은 인산, 질산 및 여분의 물을 포함할 수 있다. 일 실시예에 있어서, 상기 식각액 조성물은 보조 산화제를 추가로 포함할 수 있다. 상기 보조 산화제의 예로서 암모늄 설페이트, 암모늄 퍼설페이트, 과요오드산, 요오드산, 메탄설폰산 또는 파라톨루엔설포닉산을 사용할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
일 실시예에 있어서, 상기 식각액 조성물은 상기 식각액 조성물의 총 중량 대비 중량 퍼센트로 표시하여 약 50 내지 약 80 중량%의 인산, 약 5 내지 약 20 중량%의 질산, 약 0.01 내지 약 10 중량%의 보조 산화제 및 여분의 물을 포함할 수 있다.
일 실시예에 있어서, 상기 식각액 조성물은 과산화수소, 초산, 암모늄 히드록사이드, 수산화 염 및 불산을 포함하지 않을 수 있다.
상기 식각액 조성물은 금속 질화물 및 금속에 대해 실질적으로 동일한 식각 선택비 또는 식각 속도를 가질 수 있다. 이에 따라, 배리어 도전막(363) 및 게이트 전극막(365)는 상기 습식 식각 공정에 의해 실질적으로 동일한 식각비 또는 식각 속도로 식각될 수 있다. 또한, 상기 식각액 조성물은 과산화수소, 수산화염 및 불산을 포함하지 않으므로, 상기 습식 식각 공정에 의해 패드(340) 및 층간 절연막 패턴들(306)이 실질적으로 손상되지 않을 수 있다.
예시적인 실시예들에 따르면, 각 층의 배리어 도전막 패턴(367) 및 게이트 전극(370)을 확실하게 절연시키기 위해, 갭(360) 내부에 형성된 배리어 도전막(363) 및 게이트 전극막(365) 부분들이 일부 식각될 수 있다. 이에 따라, 각 층의 배리어 도전막 패턴(367) 및 게이트 전극(370)은 갭(360)을 부분적으로 채우도록 형성되며, 배리어 도전막 패턴(367) 및 게이트 전극(370)에 의해 미충진된 갭(360) 부분은 리세스(372)로 정의될 수 있다.
상술한 바와 같이, 상기 식각액 조성물에 의해 배리어 도전막(363) 및 게이트 전극막(365)은 실질적으로 동일한 식각 속도로 식각되므로 배리어 도전막 패턴(367) 및 게이트 전극(370)의 측벽들은 실질적으로 동일한 식각면을 공유할 수 있다.
한편, 게이트 전극들(370)은 기판(300) 상면으로부터 수직한 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 게이트 전극(370a)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 전극들(370b, 370c, 370d, 370e)은 상기 워드 라인으로 제공될 수 있다. 최상부의 게이트 전극(370f)은 상기 SSL로 제공될 수 있다. 그러나, 상기 GSL, 워드 라인 및 SSL의 개수가 특별히 한정되는 것은 아니며, 상기 수직형 메모리 장치의 회로 설계 및 집적도에 따라 변화될 수 있다.
일 실시예에 있어서, 배리어 도전막(363) 형성 전에 상기 제2 블로킹막을 형성한 경우, 각 층의 갭(360) 내부에는 제2 블로킹막 패턴이 형성되고, 상기 제2 블로킹막 패턴 상에 배리어 도전막 패턴(367) 및 게이트 전극(370)이 형성될 수도 있다.
도 19를 참조하면, 개구부(350)에 의해 노출된 기판(300) 상부에 불순물 영역(301)을 형성하고, 개구부(350)를 채우는 제2 매립막 패턴(380)을 형성할 수 있다.
예를 들면, 패드(340) 상면을 커버하는 이온 주입 마스크(도시되지 않음)를 형성하고 상기 이온 주입 마스크를 이용하여 예를 들면, 인(P) 또는 비소(As)와 같은 n형 불순물을 주입함으로써 불순물 영역(301)을 형성할 수 있다. 불순물 영역(301)은 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 일 실시예에 있어서, 불순물 영역(301) 상에, 니켈 실리사이드 패턴 또는 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
이후, 기판(300), 층간 절연막 패턴(306) 및 패드(340) 상에 개구부(350) 및 리세스(372)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(306g)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 제2 매립막 패턴(380)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 20을 참조하면, 최상층의 층간절연막 패턴(306g), 제2 매립막 패턴(380) 및 패드(340) 상에 상부 절연막(385)을 형성할 수 있다. 상부 절연막(385) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다.
일 실시예에 따르면, 제2 매립막 패턴(380)은 개구부(350)를 충분히 채우면서 층간 절연막 패턴(306) 및 패드(340)를 커버하도록 형성될 수도 있다. 이 경우, 상부 절연막(385)의 형성은 생략될 수도 있다.
이후, 상부 절연막(385)을 관통하여 패드(340)와 접촉하는 비트 라인 콘택(390)을 형성할 수 있다. 이어서, 비트 라인 콘택(390)과 전기적으로 연결되는 비트 라인(395)을 상부 절연막(385) 상에 형성할 수 있다. 비트 라인 콘택(390) 및 비트 라인(395)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
비트 라인 콘택(390)은 패드(340)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(395)은 복수의 패드들(340)과 전기적으로 연결되며 연장될 수 있다.
도 21 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 21 내지 도 28은 다마신(damascene) 게이트를 포함하는 반도체 장치의 제조 방법을 도시하고 있다.
도 21을 참조하면, 기판(400) 상에 유전막 패턴(411) 및 더미 게이트 전극(413)을 형성한다.
기판(400)으로서 단결정 실리콘 기판 또는 단결정 게르마늄 기판과 같은 반도체 기판을 사용할 수 있다. 기판(400) 상부에는 STI 공정을 통해 소자 분리막(402)을 형성하여 액티브 영역 및 필드 영역을 구분할 수 있다.
예시적인 실시예들에 있어서, 기판(400) 상에 유전막 및 더미 게이트 전극막을 순차적으로 형성하고, 이들을 사진 식각 공정을 통해 패터닝하여 유전막 패턴(411) 및 더미 게이트 전극(413)을 수득할 수 있다.
상기 유전막은 기판(400) 상에 순차적으로 터널 절연막, 전하 저장막 및 제1 블로킹막을 적층하여 형성될 수 있다. 이 경우, 상기 유전막은 ONO 구조를 갖도록 형성될 수 있다. 상기 더미 게이트 전극막은 폴리실리콘을 사용하여 CVD 공정, PVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
이 후, 기판(400) 상에 불순물을 주입함으로써 유전막 패턴(411)과 인접한 기판 상부에 불순물 영역(401)을 형성할 있다. 또한, 기판(400) 상에 더미 게이트 전극(413) 및 유전막 패턴(411)을 덮는 스페이서 막을 형성한 후 이를 이방성 식각하여 더미 게이트 전극(413) 및 유전막 패턴(411)의 측벽들 상에 스페이서(415)를 형성할 수 있다. 상기 스페이서 막은 실리콘 질화물을 사용하여 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 22를 참조하면, 기판(400) 상에 더미 게이트 전극(413) 및 스페이서(415)를 덮는 제1 층간 절연막(420)을 형성할 수 있다. 이후, 예를 들면 CMP 공정을 통해 제1 층간 절연막(420) 상부를 평탄화하여 더미 게이트 전극(413)의 상면을 노출시킬 수 있다.
제1 층간 절연막(420)은 PEOX, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
도 23을 참조하면, 더미 게이트 전극(413)을 제거하여 개구부(425)를 형성한다. 개구부(425)에 의해 유전막 패턴(411)의 상면이 노출될 수 있다. 더미 게이트 전극(413)은 건식 식각 공정 혹은 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 예를 들면, 암모늄 히드록사이드를 포함하는 식각액을 사용하여 수행될 수 있다.
도 24를 참조하면, 제1 층간 절연막(420)의 상면 및 개구부(425)의 내벽을 따라 배리어 도전막(430)을 형성하고, 배리어 도전막(430) 상에 개구부(425)를 채우는 게이트 전극막(440)을 형성한다.
예시적인 실시예들에 따르면, 배리어 도전막(430) 및 게이트 전극막(440)은 각각 금속 질화물 및 금속을 사용하여 형성될 수 있다. 일 실시예에 있어서, 배리어 도전막(430) 및 게이트 전극막(440)은 각각 티타늄 질화물 및 텅스텐을 사용하여 형성될 수 있다. 한편, 배리어 도전막(430) 및 게이트 전극막(440)은 스퍼터링 공정, PVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 배리어 도전막(430)을 형성하기 전에 제2 블로킹막(도시되지 않음)을 추가로 형성할 수도 있다.
도 25를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 배리어 도전막(430) 및 게이트 전극막(440)의 상부를 예시적인 실시예들에 따른 식각액 조성물을 상용하는 식각 공정을 통해 제거하여 배리어 도전막 패턴(435) 및 게이트 전극(445)을 형성할 수 있다.
상술한 바와 같이, 상기 식각액 조성물은 금속 질화물 및 금속에 대해서 실질적으로 동일한 식각비 또는 식각 속도를 가질 수 있다. 따라서, 배리어 도전막 패턴(435) 및 게이트 전극(445)은 실질적으로 동일한 높이의 상면을 가질 수 있다.
일 실시예에 있어서, 개구부(425) 내부에 형성된 배리어 도전막(430) 및 게이트 전극막(440) 부분들도 상기 습식 식각 공정에 의해 일부 제거되어 리세스(450)가 형성될 수 있다.
도 26을 참조하면, 배리어 도전막 패턴(435) 및 게이트 전극(445) 상에 리세스(450)를 채우는 게이트 마스크(455)를 형성할 수 있다.
예를 들면, 실리콘 질화물을 사용하여 제1 층간 절연막(420) 상에 리세스(450)를 채우는 마스크막을 형성한 후, CMP 공정을 통해 제1 층간 절연막(420)의 상면이 노출될 때까지 상기 마스크막을 평탄화하여 게이트 마스크(455)를 형성할 수 있다.
도 27을 참조하면, 제1 층간 절연막(420)을 관통하여 불순물 영역(401)과 접속하는 제1 플러그(460)를 형성한다.
예시적인 실시예들에 따르면, 제1 층간 절연막(420)을 부분적으로 제거하여 불순물 영역(401)을 노출시키는 제1 콘택 홀(457)을 형성할 수 있다. 제1 콘택 홀(457)은 스페이서(415)에 의해 자기 정렬될 수 있다. 이후, 제1 층간 절연막(420) 상에 제1 콘택 홀(457)을 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 제1 층간 절연막(420) 상면이 노출될 때까지 평탄화하여 제1 플러그(460)를 형성할 수 있다.
도 28을 참조하면, 제1 층간 절연막(420) 상에 제1 플러그(460) 및 게이트 마스크(455)를 덮는 제2 층간 절연막(470)을 형성할 수 있다. 제2 층간 절연막(470)은 제1 층간 절연막(420)과 실질적으로 동일하거나 유사한 실리콘 산화물을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
이 후. 제2 층간 절연막(470)을 부분적으로 식각하여, 제1 플러그(460)를 적어도 부분적으로 노출시키는 제2 콘택 홀(473)을 형성할 수 있다. 제2 층간 절연막(470) 상에 제2 콘택 홀(473)을 채우는 제2 도전막을 형성하고, 상기 제2 도전막 상부를 제2 층간 절연막(470) 상면이 노출될 때까지 평탄화하여 제1 플러그(460)와 접속되는 제2 플러그(475)를 형성할 수 있다.
추가적으로, 제2 층간 절연막(470) 상에 제3 도전막을 형성하고, 상기 제3 도전막을 패터닝함으로써, 제2 플러그(475)와 전기적으로 연결되는 도전 라인(480)을 형성할 수 있다. 도전 라인(480)은 예를 들면, 비트 라인으로 제공될 수 있다.
상기 제1 내지 제3 도전막들은 금속 및/또는 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
상술한 공정에 의해, 다마신 게이트를 포함하는 반도체 장치를 수득할 수 있다. 예를 들면, 상기 반도체 장치는 평면 구조를 갖는 플래시(flash) 메모리 장치로 제공될 수 있다.
이하에서는, 구체적인 실험예를 통해 예시적인 실시예들에 따른 식각액 조성물의 식각 특성에 대해 설명한다.
식각액 조성물의 식각 특성 평가
인산, 질산, 보조 산화제로서 암모늄 퍼설페이트 및 물을 포함하는 식각액 조성물을 제조하였다. 상기 식각액 조성물의 성분의 함량을 변화시켜 실시예 1 및 실시예 2의 식각액 조성물을 제조하였다. 또한, 인산, 질산, 초산 및 물을 혼합하여 비교예의 식각액 조성물을 제조하였다.
실리콘 기판 상에 동일한 두께의 티타늄 질화물(TiN) 막 및 텅스텐(W) 막을 각각 형성하고, 실시예 및 비교예에 따른 식각액 조성물을 사용하여 상기 티타늄 질화물 막 및 텅스텐 막을 70ㅇC 온도에서 습식 식각하였다. 상기 식각액 조성물들에 대한 노출 시간에 따라 상기 티타늄 질화물 막 및 텅스텐 막의 식각 속도를 측정하였다.
실시예 및 비교예에 따른 식각액 조성물의 함량 및 식각 속도의 측정 결과를 아래의 표 1 및 표 2에 나타낸다.
Figure pat00001
Figure pat00002
도 29 및 도 30은 각각 실시예 및 비교예의 식각액 조성물에 의한 티타늄 질화물 막 및 텅스텐 막의 식각 속도를 나타내는 그래프들이다.
표 1, 도 29 및 도 30을 참조하면, 실시예 1 및 실시예 2의 경우 24시간이 지난 후에도 상기 티타늄 질화물 막 및 상기 텅스텐 막의 식각 속도저하가 크게 발생하지 않으며, 상기 티타늄 질화물 막 및 상기 텅스텐 막에 대한 선택비도 약 1에 근접한 값으로 유지됨을 알 수 있다.
그러나, 보조 산화제 대신 초산을 사용한 비교예의 경우, 약 6시간 이후부터 상기 티타늄 질화물 막 및 상기 텅스텐 막 모두에서 급격한 식각 속도 저하가 발생하였다. 또한, 약 9시간 이후부터는 식각 선택비 역시 크게 상승하였다. 따라서, 비교예의 식각액 조성물의 경우 식각성능이 유지되는 수명(life time)이 감소하며 금속 질화물 및 금속에 대한 균일한 식각 선택비가 유지되지 못함을 알 수 있다.
본 발명에 실시예들에 따른 식각액 조성물을 사용하여, 2층 이상의 도전막을 실질적으로 동일한 식각비로 습식 식각함으로써 균일한 식각면을 갖는 도전 패턴을 형성할 수 있다. 상기 도전 패턴은 반도체 장치의 게이트 전극, 배선 구조물, 콘택 구조물 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 기판 110: 층간 절연막
120, 220: 제1 도전막 125, 225: 제1 도전막 패턴
130, 230: 제2 도전막 135, 235: 제2 도전막 패턴
140: 마스크 패턴 150, 250: 도전 패턴
210: 절연막 패턴 215: 개구부
240: 리세스 301, 401: 불순물 영역
302: 층간 절연막 304: 희생막
305: 몰드 구조물 306: 층간 절연막 패턴
308: 희생막 패턴 310: 채널 홀
320: 유전막 323: 유전막 구조물
325: 채널막 327: 채널
330: 제1 매립막 335: 제1 매립막 패턴
337, 372, 450: 리세스 340: 패드
350: 개구부 360: 갭
363, 430: 배리어 도전막 365, 440: 게이트 전극막
367, 435: 배리어 도전막 패턴 370, 445: 게이트 전극
380: 제2 매립막 패턴 385: 상부 절연막
390: 비트 라인 콘택 395: 비트 라인
410: 더미 게이트 구조물 411: 유전막 패턴
413: 더미 게이트 전극 415: 스페이서
420: 제1 층간 절연막 425: 개구부
455: 게이트 마스크 457: 제1 콘택 홀
460: 제1 플러그 470: 제2 층간 절연막
473: 제2 콘택 홀 475: 제2 플러그
480: 도전 라인

Claims (10)

  1. 기판 상에 금속 질화물을 포함하는 제1 도전막 및 금속을 포함하는 제2 도전막을 형성하는 단계; 및
    인산, 질산, 보조 산화제 및 여분의 물을 포함하며, 금속 질화물 및 금속에 대해 동일한 식각속도를 갖는 식각액 조성물을 사용하여 상기 제1 도전막 및 상기 제2 도전막을 습식 식각하는 단계를 포함하는 도전 패턴 형성 방법.
  2. 제1항에 있어서, 상기 식각액 조성물은 상기 식각액 조성물의 총 중량 대비 약 50 내지 약 80중량%의 인산, 약 5 내지 약 20중량%의 질산, 약 0.01 내지 약 10중량%의 상기 보조 산화제 및 여분의 물을 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  3. 제1항에 있어서, 상기 보조 산화제는 암모늄 설페이트(ammonium sulfate), 암모늄 퍼설페이트(ammonium persulfate), 암모늄 아세테이트(ammonium acetate), 암모늄 포스페이트(ammonium phosphate), 암모늄 클로라이드(ammonium chloride), 과요오드산(periodic acid), 요오드산(iodic acid), 황산(sulfuric acid), 메탄설폰산(methanesulfonic acid) 및 파라톨루엔설포닉산(paratoluene sulfonic acid)으로 구성된 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 도전 패턴 형성 방법.
  4. 제1항에 있어서, 상기 식각액 조성물은 과산화수소, 초산, 암모늄 히드록사이드, 수산화염 및 불산을 포함하지 않는 것을 특징으로 하는 도전 패턴 형성 방법.
  5. 제1항에 있어서, 상기 기판 상에 실리콘 산화물을 사용하여 개구부를 포함하는 절연막 패턴을 형성하는 단계를 더 포함하며,
    상기 제1 도전막은 상기 절연막 패턴의 표면 및 상기 개구부의 내벽을 따라 형성되며, 상기 제2 도전막은 상기 제1 도전막 상에서 상기 개구부를 채우도록 형성되는 것을 특징으로 하는 도전 패턴 형성 방법.
  6. 제5항에 있어서, 상기 습식 식각에 의해 상기 제1 도전막 및 상기 제2 도전막의 상부가 식각되어 제1 도전막 패턴 및 제2 도전막 패턴이 형성되며,
    상기 제1 도전막 패턴은 상기 제2 도전막 패턴의 측벽 및 저면을 감싸는 것을 특징으로 하는 도전 패턴 형성 방법.
  7. 제6항에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 동일한 높이의 상면을 갖는 것을 특징으로 하는 도전 패턴 형성 방법.
  8. 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널들을 형성하는 단계;
    인접하는 상기 채널들 사이의 상기 층간 절연막들 및 상기 희생막들 부분을 식각하여 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 상기 희생막들을 제거하여 상기 기판 상면에 대해 수직한 방향으로 서로 이격되는 갭들을 형성하는 단계;
    금속 질화물을 사용하여 상기 층간 절연막들의 표면 및 상기 갭의 내벽을 따라 배리어 도전막을 형성하는 단계;
    금속을 사용하여 상기 배리어 도전막 상에 상기 갭을 채우며, 상기 개구부를 적어도 부분적으로 채우는 게이트 전극막을 형성하는 단계; 및
    인산, 질산, 보조 산화제 및 여분의 물을 포함하며, 금속 질화물 및 금속에 대해 동일한 식각속도를 갖는 식각액 조성물을 사용하여 상기 배리어 도전막 및 상기 게이트 전극막을 습식 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 습식 식각 공정에 의해 상기 갭을 부분적으로 채우는 배리어 도전막 패턴 및 게이트 전극이 형성되며,
    상기 배리어 도전막 패턴 및 상기 게이트 전극의 측벽들은 동일한 식각면을 공유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 식각액 조성물은 과산화수소, 초산, 암모늄 히드록사이드, 수산화염 및 불산을 포함하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
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