CN109314112B - 形成用于三维存储器件双侧布线的阶梯结构的方法 - Google Patents

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Abstract

公开了形成用于三维(3D)存储器件双侧布线的阶梯结构的方法的实施例。在一个示例中，在衬底上形成第一电介质层，并且在第一电介质层上形成第一光刻胶层。通过修整蚀刻第一电介质层的循环将凹槽穿过第一电介质层图案化到衬底。将电介质/牺牲层对形成在第一电介质层上并填充在凹槽中。在电介质/牺牲层对上形成第二光刻胶层。通过修整蚀刻电介质/牺牲层对的循环来图案化电介质/牺牲层对。将第二电介质层形成在第一电介质层上，并覆盖图案化的电介质/牺牲层对。通过用导体层替换图案化的电介质/牺牲层对和凹槽中的电介质/牺牲层对中的牺牲层来形成包括导体/电介质层对的存储堆叠层。

Description

形成用于三维存储器件双侧布线的阶梯结构的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。
发明内容
本文公开了用于3D存储器件双侧布线的阶梯结构的制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成第一电介质层，并在所述第一电介质层上形成第一光刻胶层。通过修整所述第一光刻胶层和蚀刻所述第一电介质层的多个循环，将凹槽穿过所述第一电介质层图案化到所述衬底。将多个电介质/牺牲层对形成在所述第一电介质层的顶表面上，并填充在所述凹槽中。将第二光刻胶层形成在所述多个电介质/牺牲层对的顶表面上。通过修整所述第二光刻胶层和蚀刻所述多个电介质/牺牲层对的多个循环来图案化所述第一电介质层的顶表面上的所述多个电介质/牺牲层对。将第二电介质层形成在所述第一电介质层的顶表面上，并覆盖图案化的多个电介质/牺牲层对。通过用多个导体层替换所述第一电介质层的顶表面上所述图案化的电介质/牺牲层对中的牺牲层和所述凹槽中的电介质/牺牲层对中的牺牲层，来在所述衬底上形成包括多个导体/电介质层对的存储堆叠层。
在另一个示例中，公开了一种用于形成3D存储器件的阶梯结构的方法。在衬底上形成电介质层，并在所述电介质层上形成光刻胶层。通过修整所述光刻胶层和蚀刻所述电介质层的多个循环将凹槽穿过电介质层图案化到所述衬底，使得图案化的凹槽的顶部孔径大于所述图案化的凹槽的底部孔径，并且第一多个台阶结构和第二多个台阶结构分别形成在所述图案化的凹槽的相对边缘处。形成填充在所述图案化的凹槽中的多个电介质/牺牲层对，使得第一阶梯结构和第二阶梯结构分别形成在所述多个电介质/牺牲层对的相对边缘处。
在又一个示例中，公开了一种用于形成3D存储器件的阶梯结构的方法。在衬底上形成第一电介质层，并在所述第一电介质层上形成第一光刻胶层。通过修整所述第一光刻胶层和蚀刻所述第一电介质层的多个循环，将凹槽穿过所述第一电介质层图案化到所述衬底。形成填充在所述凹槽中的多个下部电介质/牺牲层对，使得下部电介质/牺牲层对的顶表面与所述第一电介质层的顶表面齐平，并且第一阶梯结构和第二阶梯结构分别形成在所述下部电介质/牺牲层对的相对边缘处。在所述第一电介质层和所述下部电介质/牺牲层对的顶表面上形成多个上部电介质/牺牲层对。在所述上部电介质/牺牲层对的顶表面上形成第二光刻胶层。通过修整所述第二光刻胶层和蚀刻所述上部电介质/牺牲层对的多个循环来图案化所述上部电介质/牺牲层对，使得第三阶梯结构和第四阶梯结构分别形成在所述上部电介质/牺牲层对的相对边缘处。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1示出了根据一些实施例的具有用于双侧布线的阶梯结构的示例性3D存储器件的横截面。
图2示出了根据一些实施例的3D存储器件中的示例性存储堆叠层的平面图。
图3A示出了根据一些实施例的具有用于双侧布线到互连层的阶梯结构的示例性3D存储器件的横截面。
图3B示出了根据一些实施例的具有用于双侧布线到互连层的阶梯结构的另一示例性3D存储器件的横截面。
图4A-4I示出了根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的制造工艺。
图5是根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以横向、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在一些3D存储器件中，用于存储数据的存储单元通过堆叠的存储结构(例如，存储堆叠层)垂直堆叠。3D存储器件通常包括形成在堆叠的存储结构的一侧或多侧上的阶梯结构，以用于诸如字线扇出的目的。随着对更高存储容量的需求不断增加，堆叠的存储结构的垂直水平的数量也增加。传统的阶梯结构允许字线仅朝向衬底的一侧扇出。也就是说，所有字线触点必须沿着相同的垂直方向落在传统的阶梯上，这限制了互连布线并导致较高的互连密度和较小的工艺窗口。
根据本公开的各种实施例提供了一种具有用于双侧布线的阶梯结构的3D存储器件。本文公开的阶梯结构允许互连布线(例如，字线扇出)朝向器件衬底的两侧，从而增加了布线灵活性、降低了互连密度、并且扩大了工艺窗口。在一些实施例中，3D存储器件的双侧布线还可以消除在用于后端工序(BEOL)互连的3D存储器件中对具有高深宽比的某些互连结构(例如贯穿阵列触点(TAC))的需要，这可进一步提高器件产量。
图1示出了根据本公开的一些实施例的具有用于双侧布线的阶梯结构的示例性3D存储器件100的横截面。3D存储器件100可包括衬底102，衬底102可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任意组合从正常厚度被减薄。
3D存储器件100可包括在衬底102之上的存储堆叠层104。存储堆叠层104可以是通过其形成存储器串(例如，NAND存储器串106)的堆叠的存储结构。在一些实施例中，存储堆叠层104包括在衬底102之上垂直堆叠的多个导体/电介质层对108。每个导体/电介质层对108可包括导体层110和电介质层112。也就是说，存储堆叠层104可包括垂直堆叠的交错导体层110和电介质层112。如图1所示，每个NAND存储器串106垂直延伸穿过存储堆叠层104中的导体/电介质层对108。在一些实施例中，3D存储器件100是NAND闪存设备，其中存储单元设置在3D存储器件100的NAND存储器串106和导体层110(用作子线)的交叉点处。存储堆叠层104中的导体/电介质层对108的数量(例如，32、64、96或128)可以设定3D存储器件100中的存储单元的数量。
导体层110可各自具有相同的厚度或具有不同的厚度。类似地，电介质层112可各自具有相同的厚度或具有不同的厚度。导体层110可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任意组合。电介质层112可包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，导体层110包括金属层，例如W，并且电介质层112包括氧化硅。应当理解，根据一些实施例，在衬底102(例如，硅衬底)和存储堆叠层104之间形成氧化硅膜114，例如现场蒸汽产生(ISSG)氧化硅。
注意，x轴和y轴被添加到图1中，以进一步示出3D存储器件100中的组件的空间关系。衬底102包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在y方向上位于半导体器件的最低部平面中时、相对于半导体器件的衬底(例如，衬底102)在y方向(垂直方向或厚度方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
在一些实施例中，3D存储器件100是单片3D存储器件的一部分，其中单片3D存储器件的组件(例如，存储单元和外围设备)形成于单个衬底(例如，衬底102)上。外围设备(未示出)(例如用于便于3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路)可以形成在存储堆叠层104之上。在一些实施例中，3D存储器件100是非单片3D存储器件的一部分，其中组件分别形成在不同的衬底上，然后以面对面的方式、面对背的方式或背对背的方式键合。外围设备(未示出)可以形成在与衬底102不同的单独衬底上。作为键合的非单片3D存储器件的一部分，衬底102可以是减薄的衬底(例如，半导体层，其不是键合的非单片3D存储器件的衬底)，并且可以在减薄的衬底102的背面上形成非单片3D存储器件的BEOL互连。
然而，3D存储器件100可以是单片或非单片3D存储器件的一部分，而不管3D存储器件100是在外围设备(未示出)之上还是之下。为便于参考，图1示出了3D存储器件100的状态，其中衬底102在y方向上位于存储堆叠层104之下，而不管衬底102是否是可以在其上形成3D存储器件100的BEOL互连的减薄衬底。
如图1中所示，存储堆叠层104可包括内部区域116(也称为“核心阵列区域”)和外部区域118(也称为“阶梯区域”)。在一些实施例中，内部区域116是存储堆叠层104的中心区域，其中NAND存储器串106的阵列穿过导体/电介质层对108形成，并且外部区域118是存储堆叠层104的围绕内部区域116的剩余区域(包括侧面和边缘)而不具有NAND存储器串106。如图2的平面图中所示，存储堆叠层104可具有矩形(或正方形)形状，其中内部区域116位于中心，并且外部区域118(包括四个侧面和边缘)围绕内部区域116。
如图1中所示，每个NAND存储器串106可以垂直延伸穿过存储堆叠层104的内部区域116。每个NAND存储器串106可以包括填充有半导体材料(例如，形成半导体沟道120)和电介质材料(例如，形成存储膜122)的沟道孔。在一些实施例中，半导体沟道120包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜122是复合层，包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻隔层。每个NAND存储器串106可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道120、隧穿层、存储层和阻隔层沿着从柱的中心朝向外表面的方向依次布置。隧穿层可包括氧化硅、氮氧化硅或其任意组合。存储层可包括氮化硅、氮氧化硅、硅或其任意组合。阻隔层可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。
在一些实施例中，NAND存储器串106包括用于NAND存储器串106的多个控制栅极(每个控制栅极是字线/导体层110的一部分)。每个导体/电介质层对108中的导体层110可以用作用于NAND存储器串106的存储单元的控制栅极。导体层110可以包括用于多个NAND存储器串106的多个控制栅极，并且可以作为在存储堆叠层104的边缘处结束的字线横向延伸。应当理解，尽管在图1中未示出，3D存储器件100的附加组件可以形成为NAND存储器串106和/或存储堆叠层104的一部分，包括但不限于阵列共源极、漏极、源极选择栅、漏极选择栅、和栅缝隙/源极触点。
如图1中所示，至少在横向方向的两侧，存储堆叠层104的外部区域118可包括多个阶梯结构124。在一些实施例中，存储堆叠层104包括在衬底102上在一侧上的第一阶梯结构124A和在第一阶梯结构124A之上的第二阶梯结构124B、以及在衬底102上在另一侧上的第三阶梯结构124C和在第三阶梯结构124C之上的第四阶梯结构124D。也就是说，存储堆叠层104可包括下层面(deck)126和上层面128，其中在下层面126中具有第一和第三阶梯结构124A和124C，并且在上层面128中具有第二和第四阶梯结构124B和124D。
在下层面126中的每个阶梯结构124A或124C中，沿着远离衬底102的垂直方向(正y方向)的导体/电介质层对108的对应边缘可以远离存储堆叠层104的NAND存储器串106的阵列横向交错排列。换句话说，下层面126中的阶梯结构124A和124C中的存储堆叠层104的边缘可以随着远离衬底102(从底部到顶部)移动而远离内部区域116倾斜。在一些实施例中，存储堆叠层104的下层面126中的导体/电介质层对108的长度从顶部到底部减小。
另一方面，在上层面128中的每个阶梯结构124B或124D中，沿远离衬底102的垂直方向(正y方向)的导体/电介质层对108的对应边缘可以朝向存储堆叠层104的NAND存储器串106的阵列横向交错排列。换句话说，上层面128中的阶梯结构124B和124D中的存储堆叠层104的边缘可以随着远离衬底102(从底部到顶部)移动而朝向内部区域116倾斜。在一些实施例中，存储堆叠层104的上层面128中的导体/电介质层对108的长度从底部到顶部增加。
因此，如图1所示，存储堆叠层104在侧视图中可以具有基本上六边形的形状(不考虑侧面上的“锯齿”)。每个导体/电介质层对108的长度可以分别从中间向顶部和底部减小。例如，每个导体/电介质层对108的长度从中间导体/电介质层对朝向顶部导体/电介质层对减小，并且还从中间导体/电介质层对朝向底部导体/电介质层对减小，如图1中所示。存储堆叠层104中间的一个或多个导体/电介质层对可以具有最大长度。在一些实施例中，下层面126和上层面128中的每一个中的导体/电介质层对108是垂直对称的。例如，下层面126中的第一和第三阶梯结构124A和124C中的导体/电介质层对108的数量是相同的，并且上层面128中的第二和第四阶梯结构124B和124D中的导体/电介质层对108的数量是相同的。在一些实施例中，下层面126和上层面128中的导体/电介质层对108是横向对称的。例如，第一和第二阶梯结构124A和124B中的导体/电介质层对108的数量是相同的，并且第三和第四阶梯结构124C和124D中的导体/电介质层对108的数量是相同的。
阶梯结构124的每一“级”可包括一个或多个导体/电介质层对108，每个导体/电介质层对108包括一对导体层110和电介质层112。如图1中所示，根据一些实施例，每级阶梯结构124包括一个导体/电介质层对108。每个相邻的导体/电介质层对108可以具有不同的长度，并且它们的边缘横向交错排列。例如，下层面126中的第一或第三阶梯结构124A或124C中的每个相邻导体/电介质层对108的边缘从底部到顶部远离NAND存储器串106的阵列横向交错排列，并且上层面128中的第二或第四阶梯结构124B或124D中的每个相邻导体/电介质层对108的边缘从底部到顶部朝向NAND存储器串106横向交错排列。应当理解，在一些实施例中，每级阶梯结构124可包括各自具有标称上相同长度的多个导体/电介质层对108。
在一些实施例中，每级阶梯结构124(例如，图1中的每个导体/电介质层对108)中的顶层是用于垂直方向上互连的导体层110。在一些实施例中，每两个相邻级的阶梯结构124在垂直方向上偏移标称上相同的距离，并且在横向方向上偏移标称上相同的距离。因此，每个偏移可以形成“着陆区域”，以用于在垂直方向上与3D存储器件100的字线互连。如图1中所示，根据一些实施例，每个阶梯结构124A、124B、124C或124D中的每个相邻导体/电介质层对108的边缘的偏移标称上是相同的。
参考图2的平面图，根据一些实施例，存储堆叠层104在外部区域118的四个侧面上具有阶梯结构。图1示出了沿A-A'方向在两个相对侧上具有四个阶梯结构124A-124D的存储堆叠层104的横截面。在一些实施例中，存储堆叠层104的外部区域118还包括沿B-B'方向在另外两个相对侧上的四个阶梯结构，其具有与图1中的阶梯结构124A-124D类似的设计和配置。例如，沿B-B'方向的存储堆叠层104的横截面在侧视图中也可以具有基本上六边形的形状。沿着B-B'方向的四个阶梯结构的细节将不再重复。阶梯结构可以是用于着陆互连(例如，通孔触点)和/或虚设沟道孔的功能性阶梯结构，或者是用于在制造期间平衡蚀刻/CMP工艺中的负荷的虚设阶梯结构。在一些实施例中，沿A-A'方向的阶梯结构(例如，图1中的阶梯结构124A-124D)是功能性阶梯结构，而沿B-B方向的阶梯结构是虚设阶梯结构。
返回参考图1，3D存储器件100可包括与本文公开的各种存储堆叠层组件(例如NAND存储器串106和阶梯结构124中的字线110)接触的多个局部互连。互连在本文中称为“局部互连”，因为它们直接与存储堆叠层104中的组件接触以进行扇出。如本文所使用的，术语“互连”可以广泛地包括任何合适类型的互连，包括垂直互连接入(例如，通孔)触点和横向互连线。如图1中所示，局部互连可以包括字线通孔触点130和NAND存储器串通孔触点132。每个局部互连可以包括填充有导电材料的开口(例如，通孔或沟槽)，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任意组合。
图1中所示的六边形存储堆叠层104可以允许3D存储器件100的双侧互连布线，例如使用下层面126和上层面128中的阶梯结构124的双侧字线扇出。因此可以在衬底102的相对侧处实现互连布线。在一些实施例中，字线通孔触点130包括第一组字线通孔触点130A和第三组字线通孔触点130C，以用于下层面126中朝向衬底102(负y方向)的字线扇出，并且包括第二组字线通孔触点130B和第四组字线通孔触点130D，以用于在上层面128中远离衬底102(正y方向)的字线扇出。对于第一和第三组字线通孔触点130A和130C，它们中的每一个可以与下层面126中的相应阶梯结构124A或124C中的一个导体/电介质层对108中的导体层110(字线)接触。类似地，对于第二和第四组字线通孔触点130B和130D，它们中的每一个可以与上层面128中的相应阶梯结构124B或124D中的一个导体/电介质层对108中的导体层110(字线)接触。
由于每个字线110可以由同一层面的任一侧上的一个阶梯结构来扇出，因此对于每个阶梯结构124，并非所有的着陆区域都需要用于接触字线通孔触点130。在一些实施例中，每个阶梯结构124用于扇出对应层面中的一半字线110。例如，字线110可以通过同一层面中的两个阶梯结构124交替地扇出。
图1中所示的六边形存储堆叠层104可以允许3D存储器件100的双侧互连布线，这反过来可以允许衬底102的任一侧或两侧上的互连层(例如，BEOL互连)通过局部互连(例如，字线通孔触点130)电连接到存储堆叠层104中的组件(例如，字线110)。例如，图3A-3B示出了根据各种实施例的具有用于双侧布线到互连层的阶梯结构124的3D存储器件100的横截面。
如图3A中所示，3D存储器件100可以包括在存储堆叠层104之上且在衬底102的形成存储堆叠层104的正面处的正面互连层302。正面互连层302可以包括互连线304和通孔触点306以及一个或多个层间电介质(ILD)层(也称为“金属层间电介质(IMD)层”)，其中可以形成互连线304和通孔触点306。互连(例如，互连线304和通孔触点306)和ILD层在本文中可以统称为“互连层”(例如，前侧互连层302)。互连线304和通孔触点306可包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任意组合。正面互连层302中的ILD层可包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任意组合。
在一些实施例中，每个字线通孔触点130B的一端(例如，下端)与阶梯结构124B中的字线接触，并且每个字线通孔触点130B的另一端(例如，上端)与正面互连层302中的互连接触。也就是说，正面互连层302可以电连接到存储堆叠层104的上层面中的字线。如本文所使用的，组件(例如，字线通孔触点130)的“上端”是在y方向上远离衬底102的端部，并且组件的“下端”是在y方向上更靠近衬底102的端部。
如图3A中所示，3D存储器件100还可以包括在存储堆叠层104之下且在衬底102的背面处的背面互连层308。也就是说，背面互连层308和存储堆叠层104可以形成在衬底102的相对侧。背面互连层308可以包括互连线310和通孔触点312以及其中可以形成互连线310和通孔触点312的一个或多个ILD层。互连(例如，互连线310和通孔触点312)和ILD层在本文中可以统称为“互连层”(例如，背面互连层308)。互连线310和通孔触点312可包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任意组合。背面互连层308中的ILD层可包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。
在一些实施例中，每个字线通孔触点130D的一端(例如，上端)与阶梯结构124D中的字线接触，并且每个字线通孔触点130D的另一端(例如，下端)与延伸穿过衬底102的通孔触点314(例如，穿硅通孔(TSV))接触。通孔触点314可以与背面互连层308中的互连接触。结果，背面互连层308可以通过字线通孔触点130D和通孔触点314穿过衬底102电连接到存储堆叠层104的下层面中的字线。应理解，在一些实施例中，衬底102是减薄的衬底，以便于形成通孔触点314和背面互连层308。
在一些实施例中，并非所有阶梯结构124A-124D都需要用于字线扇出。根据一些实施例，使用下层面126和上层面128中的每一个中的仅一个阶梯结构124。在一个示例中，图3A示出了仅在不同层面中且在存储堆叠层104的不同侧上的阶梯结构124B和124D用于字线扇出以将衬底102的不同侧的层302和308互连。应当理解，在一些实施例中，仅在不同层面中且在存储堆叠层104的不同侧上的阶梯结构124A和124C用于字线扇出。在另一示例中，图3B示出了仅在不同层面中且在存储堆叠层104的同一侧上的阶梯结构124A和124B用于字线扇出以将在衬底102的不同侧的层302和308互连。应当理解，在一些实施例中，仅在不同层面中且在存储堆叠层104的同一侧上的阶梯结构124C和124D用于字线扇出。
图4A-4I示出了根据本公开的一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的制造工艺。图5是根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的方法500的流程图。图4A-4I和图5中所示出的3D存储器件的示例包括图1中所示的3D存储器件100。图4A-4I和图5将被一起描述。应当理解，方法500中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5中所示不同顺序来执行。
参照图5，方法500开始于操作502，其中在衬底上形成第一电介质层，并且在第一电介质层上形成第一光刻胶层。衬底可以是硅衬底。在一些实施例中，在形成第一电介质层之前，衬底通过离子注入和/或热扩散被掺杂以形成掺杂区域(例如，阱)，并且被氧化以形成氧化硅膜(例如，ISSG氧化硅)。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在衬底中形成隔离区域(例如，浅沟槽隔离(STI))。形成第一电介质层可包括在衬底上沉积氧化硅膜。
如图4A中所示，在硅衬底402上形成电介质层404。电介质层404可包括诸如原硅酸四乙酯(TEOS)氧化硅之类的氧化硅、或任何其他电介质材料，包括但不限于氮化硅、氮氧化硅、或其任意组合。电介质层404可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其任意组合。通过旋涂在电介质层404上形成光刻胶层406。光刻胶层406可以是任何合适类型的正性或负性光刻胶。在一些实施例中，在电介质层404和硅衬底402之间形成ISSG氧化硅膜，并且在电介质层404和光刻胶层406之间形成底部抗反射涂层(BARC)膜。
方法500前进到操作504，如图5中所示，其中通过修整第一光刻胶层和蚀刻第一电介质层的多个循环将凹槽穿过第一电介质层图案化到衬底。在一些实施例中，图案化凹槽包括图案化第一光刻胶层以暴露第一电介质层的一部分，以及使用图案化的第一光刻胶层作为蚀刻掩模来蚀刻第一电介质层的暴露部分。根据一些实施例，在每个修整蚀刻循环中，修整第一光刻胶层以扩大第一电介质层的暴露部分，并且使用修整的第一光刻胶层作为另一蚀刻掩模来蚀刻第一电介质层的扩大的暴露部分以形成在凹槽的边缘处的台阶结构。可以重复修整蚀刻循环，直到蚀刻到达衬底并在凹槽的边缘处产生多个台阶结构。在一些实施例中，修整的第一光刻胶层的量在每个修整蚀刻循环中标称上相同，并且每个台阶结构的宽度标称上也相同。
如图4B中所示，图案化光刻胶层406以暴露电介质层404的部分。光刻胶层406可通过光刻和显影来图案化。图案化的光刻胶层406用作蚀刻掩模，以通过湿法蚀刻和/或干法蚀刻来蚀刻电介质层404的暴露部分。可以使用任何合适的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻的蚀刻剂)来去除暴露部分中的一定厚度的电介质层404(以及BARC膜的整个厚度，如果有的话)。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度。然后修整图案化的光刻胶层406(例如，经常从所有方向逐渐地和向内地蚀刻)以扩大电介质层404的暴露部分(如横向箭头所示)。修整的光刻胶层406的量可以通过修整速率和/或修整时间来控制，并且可以与所得到的台阶结构408的尺寸直接相关(例如，决定因素)。光刻胶层406的修整可以使用任何合适的蚀刻工艺来执行，例如各向同性干法蚀刻或湿法蚀刻。使用修整的光刻胶层406作为蚀刻掩模再次蚀刻电介质层404的扩大的暴露部分，以形成一个台阶结构408。可以使用任何合适的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻的蚀刻剂)来朝向硅衬底402(如垂直箭头所示)去除一定厚度的电介质层404，这可以通过蚀刻速率和/或蚀刻时间来控制。光刻胶406的修整工艺之后是电介质层404的蚀刻工艺，这在本文中称为电介质层404的修整蚀刻循环。
如图4C所示，重复电介质层404的修整蚀刻循环，直到蚀刻到达衬底402。因此，凹槽410穿过电介质层404形成到衬底402，在凹槽410的边缘处具有多个台阶结构408。由于电介质层404的重复修整蚀刻循环，凹槽410可具有倾斜的侧边缘和大于底部孔径的顶部孔径。也就是说，凹槽410的孔径随着其朝向硅衬底402而逐渐减小。台阶结构408的数量可以由电介质层404的修整蚀刻循环的数量来确定。可以通过每个循环中修整的光刻胶层406的量(例如，确定横向方向上的宽度)和通过每个循环中蚀刻的电介质层404的厚度(例如，确定垂直方向上的深度/高度)，来确定每个台阶结构408的尺寸。在一些实施例中，每个周期中修整的光刻胶层406的量标称上相同，使得每个台阶结构408的宽度标称上相同。在一些实施例中，每个周期中蚀刻的电介质层404的厚度标称上相同，使得每个台阶结构408的深度/高度标称上相同。
如图4C中所示，在凹槽410被图案化之后，例如通过聚合物灰化、光刻胶去除和/或湿法清洗来去除剩余的光刻胶层406，以清洗电介质层404的外表面(例如，凹槽410的顶表面和侧边缘)。形成氧化硅膜412以覆盖在凹槽410的底部处暴露的硅衬底402。在一些实施例中，通过硅衬底402的ISSG氧化、高密度等离子体(HDP)氧化沉积和/或氟硅玻璃(FSG)氧化沉积来形成氧化硅膜412。在一些实施例中，氧化硅膜412不仅覆盖凹槽410的底部，还覆盖电介质层404的外表面(例如，凹槽410的顶表面和侧边缘)。
方法500前进到操作506，如图5中所示，其中多个电介质/牺牲层对形成在第一电介质层的顶表面上并填充在凹槽中。在一些实施例中，形成电介质/牺牲层对包括交替地沉积电介质层和牺牲层。每个电介质/牺牲层对的厚度与凹槽边缘处的每个台阶结构的厚度标称上相同。形成电介质/牺牲层对还可以包括平坦化沉积的电介质层和牺牲层。在一些实施例中，在平坦化之后，第一电介质层的顶表面上的电介质/牺牲层对的数量与凹槽中的电介质/牺牲层对的数量相同。
如图4D中所示，多个电介质/牺牲层对414形成在电介质层404的顶表面上(在本文中也称为“上部电介质/牺牲层对”422)，和填充在凹槽410中(在本文中也称为“下部电介质/牺牲层对”420)。在一些实施例中，通过一个或多个薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任意组合)交替地沉积牺牲层416和电介质层418。在一些实施例中，牺牲层416包括氮化硅，并且电介质层418包括氧化硅。可以控制沉积速率和/或沉积时间，使得每个电介质/牺牲层对414的厚度(包括牺牲层416和电介质层418的总厚度)与在凹槽410的边缘处的每个台阶结构408的深度/高度标称上相同。因此，下部电介质/牺牲层对420可包括在下部电介质/牺牲层对420的边缘处的多个台阶结构408。
在一些实施例中，电介质/牺牲层对414的沉积包括首先填充在凹槽410中，直到下部电介质/牺牲层对420的顶表面与电介质层404的顶表面齐平。然后沉积可以继续以在下部电介质/牺牲层对420和电介质层404的顶表面上形成上部电介质/牺牲层对422。
应理解，沉积牺牲层416和电介质层418的顺序不受限制。为了沉积填充在凹槽410中的下部电介质/牺牲层对420，沉积可以开始于牺牲层416或电介质层418并且结束于牺牲层416或电介质层418。类似地，为了在电介质层404的顶表面上沉积上部电介质/牺牲层对422，沉积可以开始于牺牲层416或电介质层418，并结束于牺牲层416或电介质层418。在图4D中，上部电介质/牺牲层对422的数量大于下部电介质/牺牲层对420的数量，以留下用于随后平坦化的空间。
如在图4E中所示，通过多个工艺来平坦化上部电介质/牺牲层对422。例如，可以通过光刻和湿法/干法蚀刻来沉积和图案化硬掩模和光刻胶层，以填充上部电介质/牺牲层对422中的间隙，然后通过CMP和/或湿法/干法蚀刻以去除多余的上部电介质/牺牲层对422。在一些实施例中，执行平坦化工艺以使上部电介质/牺牲层对422的数量与下部电介质/牺牲层对420的数量相同。应理解，在一些实施例中，上部电介质/牺牲层对422和下部电介质/牺牲层对420的数量是不同的。
方法500前进到操作508，如图5中所示，其中在电介质/牺牲层对的顶表面上形成第二光刻胶层。如在图4E中所示，通过旋涂在上部电介质/牺牲层对422的顶表面上形成光刻胶层424，并通过光刻和显影将其图案化。光刻胶层424可以是任何合适类型的正性或负性光刻胶。在一些实施例中，光刻胶层424被图案化以与下部电介质/牺牲层对420的顶部对准。例如，可以使用与下部电介质/牺牲层对420(和凹槽410)相同的掩模版，但是具有相反的光刻胶图案。在一些实施例中，BARC膜沉积在光刻胶层424和上部电介质/牺牲层对422之间，并且类似地图案化为光刻胶层424。
方法500前进到操作510，如图5中所示，其中通过修整第二光刻胶层和蚀刻多个电介质/牺牲层对的多个循环来图案化电介质/牺牲层对。在一些实施例中，图案化电介质/牺牲层对包括图案化第二光刻胶层以暴露第一电介质/牺牲层对的一部分(例如，顶部电介质/牺牲层对)，以及使用图案化的第二光刻胶层作为蚀刻掩模来蚀刻第一电介质/牺牲层对的暴露部分以暴露第二电介质/牺牲层对(例如，在顶部电介质/牺牲层对下方的一个)。根据一些实施例，在每个修整蚀刻循环中，修整第二光刻胶层以暴露第一电介质/牺牲层对的另一部分，并且使用修整的第二光刻胶层作为另一蚀刻掩模来蚀刻第一和第二电介质/牺牲层对的暴露部分，以在电介质/牺牲层对的边缘处形成台阶结构。可以重复修整蚀刻循环，直到蚀刻到达第一电介质层的顶表面并且在电介质/牺牲层对的边缘处产生多个台阶结构。在一些实施例中，修整的第二光刻胶层的量在每个修整蚀刻循环中标称上相同，并且每个台阶结构的宽度标称上也相同。
如图4E中所示，图案化光刻胶层424以暴露上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对的部分。图案化的光刻胶层424用作蚀刻掩模以通过湿法蚀刻和/或干法蚀刻来蚀刻上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对的暴露部分。可以使用任何合适的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻的蚀刻剂)来去除暴露部分中的电介质/牺牲层对414中顶部的一个电介质/牺牲层对的整个厚度(包括其中的牺牲层416和电介质层418)。可以通过在电介质/牺牲层对414中使用的不同材料(例如，氮化硅和氧化硅)上的蚀刻停止来控制蚀刻的厚度。蚀刻上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对的暴露部分而暴露出在上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对下方的一个电介质/牺牲层对的部分。
如图4F中所示，然后修整图案化的光刻胶层424(例如，经常从所有方向逐渐地和向内地蚀刻)以暴露上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对的另一部分(如横向箭头所示)。修整的光刻胶层424的量可以通过修整速率和/或修整时间来控制，并且可以与所得到的台阶结构426的尺寸直接相关(例如，决定因素)。光刻胶层424的修整可以使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来执行。使用修整的光刻胶层424作为蚀刻掩模来蚀刻上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对的扩大的暴露部分和在上部电介质/牺牲层对422中顶部的一个电介质/牺牲层对下方的一个电介质/牺牲层对的暴露部分，以形成一个台阶结构426。可以使用任何合适的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻的蚀刻剂)来朝向硅衬底402(如垂直箭头所示)去除暴露部分中电介质/牺牲层对414的整个厚度(包括其中的牺牲层416和电介质层418)。光刻胶层424的修整工艺之后是电介质/牺牲层对414的蚀刻工艺，这在本文中称为电介质/牺牲层对414的修整蚀刻循环。
如图4F中所示，重复电介质/牺牲层对414的修整蚀刻循环，直到蚀刻到达电介质层404的顶表面(即，完成对上部电介质/牺牲层对422中底部的一个电介质/牺牲层对的蚀刻)。因此，上部电介质/牺牲层对422被图案化，其中在上部电介质/牺牲层对422的边缘处具有多个台阶结构426。由于电介质/牺牲层对414的重复修整蚀刻循环，上部电介质/牺牲层对422可具有倾斜的侧边缘和小于底部电介质/牺牲层对的顶部电介质/牺牲层对。也就是说，上部电介质/牺牲层对422中的每一个的长度随着其朝向硅衬底402而逐渐增加。台阶结构426的数量可以由电介质/牺牲层对414的修整蚀刻循环的数量来确定。每个台阶结构426的尺寸可以通过每个循环中修整的光刻胶层424的量(例如，确定横向方向上的宽度)和通过电介质/牺牲层对414的厚度(例如，确定垂直方向上的深度/高度)来确定。在一些实施例中，每个周期中修整的光刻胶层424的量标称上相同，使得每个台阶结构426的宽度标称上相同。在一些实施例中，电介质/牺牲层对414的厚度标称上相同，使得每个台阶结构426的深度/高度标称上相同。
方法500前进到操作512，如图5中所示，其中第二电介质层形成在第一电介质层的顶表面上并覆盖图案化的多个电介质/牺牲层对。形成第二电介质层可包括沉积氧化硅膜和平坦化氧化硅膜。
如图4G中所示，电介质层428形成在电介质层404的顶表面上并覆盖图案化的上部电介质/牺牲层对422。电介质层428可包括诸如TEOS氧化硅之类的氧化硅、或任何其他电介质材料，包括但不限于氮化硅、氮氧化硅或其任意组合。电介质层428可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、旋涂或其任意组合)来形成。在一些实施例中，HDP和/或FSG氧化硅膜沉积在电介质层428和电介质层404之间(以及电介质层428和图案化的上部电介质/牺牲层对422之间)。如图4H中所示，通过多个工艺来平坦化电介质层428。例如，可以通过光刻和湿法/干法蚀刻来沉积和图案化硬掩模和光刻胶层，以填充电介质层428中的间隙，然后通过CMP和/或湿法/干法蚀刻来去除多余的电介质层428。
方法500前进到操作514，如图5中所示，其中通过用多个导体层替换第一电介质层的顶表面上的图案化的电介质/牺牲层对中的牺牲层和凹槽中的电介质/牺牲层对中的牺牲层，来在衬底上形成包括多个导体/电介质层对的存储堆叠层。该工艺也称为“栅极替换工艺”。在一些实施例中，栅极替换工艺包括蚀刻穿过电介质/牺牲层对的多个开口，穿过开口蚀刻电介质/牺牲层对中的牺牲层，以及穿过开口将导体层沉积在导体/电介质层对中。
如图4I中所示，穿过图案化的上部电介质/牺牲层对422和下部电介质/牺牲层对420蚀刻开口430(例如，栅缝隙)。可以通过湿法蚀刻和/或干法蚀刻电介质(例如，氧化硅和氮化硅)来形成开口430。开口430用作栅极替换工艺的路径，栅极替换工艺用导体层432替换图案化的上部电介质/牺牲层对422和下部电介质/牺牲层对420中的牺牲层416，以形成多个导体/电介质层对434。可以通过对电介质层418(例如，氧化硅)有选择性地湿法蚀刻牺牲层416(例如，氮化硅)并且用导体层432(例如，W)填充该结构来执行导体层432对牺牲层416的替换。可以通过PVD、CVD、ALD、任何其他合适的工艺或其任意组合来沉积导体层432。导体层432可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。
结果，在栅极替换工艺之后，图4H中的图案化的上部电介质/牺牲层对422变为上部存储堆叠层436(例如，图1中的上层面128中的存储堆叠层104的一部分)，并且图4H中的下部电介质/牺牲层对420变为下部存储堆叠层438(例如，图1中的下层面126中的存储堆叠层104的一部分)。上部存储堆叠层436和下部存储堆叠层438一起变为在侧视图中具有基本六边形形状的存储堆叠层444(例如，图1中的存储堆叠层104)。在图4H中的图案化的上部电介质/牺牲层对422的边缘处的台阶结构426变为上部存储堆叠层436的阶梯结构440(例如，图1中的第二和第四阶梯结构124B和124D)，并且在图4H中的下部电介质/牺牲层对420的边缘处的台阶结构408变为下部存储堆叠层438的阶梯结构442(例如，图1中的第一和第三阶梯结构124A和124C)。应当理解，可以容易地理解在存储堆叠层444中形成其他组件(例如，NAND存储器串)和局部互连(例如，字线通孔触点)的细节，因此，这里不再描述。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (24)

1.一种用于形成三维存储器件的方法，包括：
在衬底上形成第一电介质层，并在所述第一电介质层上形成第一光刻胶层；
通过修整所述第一光刻胶层和蚀刻所述第一电介质层的多个循环，将凹槽穿过所述第一电介质层图案化到所述衬底；
将多个电介质/牺牲层对形成在所述第一电介质层的顶表面上，并填充在所述凹槽中；
将第二光刻胶层形成在所述多个电介质/牺牲层对的顶表面上；
通过修整所述第二光刻胶层和蚀刻所述多个电介质/牺牲层对的多个循环来图案化所述第一电介质层的顶表面上的所述多个电介质/牺牲层对；
将第二电介质层形成在所述第一电介质层的顶表面上，并覆盖图案化的多个电介质/牺牲层对；以及
通过用多个导体层替换所述第一电介质层的顶表面上所述图案化的电介质/牺牲层对中的牺牲层和所述凹槽中的电介质/牺牲层对中的牺牲层，来在所述衬底上形成包括多个导体/电介质层对的存储堆叠层。
2.如权利要求1所述的方法，其中形成所述第一电介质层包括沉积氧化硅膜。
3.如权利要求1所述的方法，其中图案化所述凹槽包括：
图案化所述第一光刻胶层以暴露所述第一电介质层的一部分；
使用所述图案化的第一光刻胶层作为蚀刻掩模来蚀刻所述第一电介质层的暴露部分；
修整所述第一光刻胶层以扩大所述第一电介质层的暴露部分；
使用修整的第一光刻胶层作为另一蚀刻掩模来蚀刻所述第一电介质层的扩大的暴露部分，以在所述凹槽的边缘处形成台阶结构；以及
重复修整和蚀刻的循环，直到所述蚀刻到达所述衬底并在所述凹槽的边缘处产生多个台阶结构。
4.如权利要求3所述的方法，其中在修整和蚀刻的每个循环中，所述修整的第一光刻胶层的量是相同的。
5.如权利要求3所述的方法，其中形成所述多个电介质/牺牲层对包括：
交替地沉积电介质层和牺牲层，其中每个所述电介质/牺牲层对的厚度与所述凹槽的边缘处的每个所述台阶结构的深度相同；以及
平坦化沉积的电介质层和牺牲层。
6.如权利要求5所述的方法，其中在平坦化之后所述第一电介质层的顶表面上的所述电介质/牺牲层对的数量与所述凹槽中的所述电介质/牺牲层对的数量相同。
7.如权利要求4-6中的任一项所述的方法，其中图案化所述多个电介质/牺牲层对包括：
图案化所述第二光刻胶层以暴露所述电介质/牺牲层对中的第一电介质/牺牲层对的一部分；
使用图案化的第二光刻胶层作为蚀刻掩模来蚀刻所述第一电介质/牺牲层对的暴露部分，以暴露所述电介质/牺牲层对中的第二电介质/牺牲层对的一部分；
修整所述第二光刻胶层以暴露所述第一电介质/牺牲层对的另一部分；
使用修整的第二光刻胶层作为另一蚀刻掩模来蚀刻所述第一电介质/牺牲层对和所述第二电介质/牺牲层对的暴露部分，以在所述电介质/牺牲层对的边缘处形成台阶结构；以及
重复修整和蚀刻的循环，直到所述蚀刻到达所述第一电介质层的顶表面并在所述电介质/牺牲层对的边缘处产生多个台阶结构。
8.如权利要求7所述的方法，其中在修整和蚀刻的每个循环中，所述修整的第二光刻胶层的量是相同的。
9.如权利要求1或3所述的方法，其中形成所述第二电介质层包括：
沉积氧化硅膜；以及
平坦化所述氧化硅膜。
10.如权利要求1或3所述的方法，其中形成所述存储堆叠层包括：
蚀刻出穿过所述图案化的多个电介质/牺牲层对的多个开口；
穿过所述多个开口来蚀刻所述图案化的多个电介质/牺牲层对中的牺牲层；以及
穿过所述多个开口将导体层沉积在所述多个导体/电介质层对中。
11.一种用于形成三维存储器件的阶梯结构的方法，包括：
在衬底上形成第一电介质层，并在所述第一电介质层上形成光刻胶层，其中，所述第一电介质层为单层结构；
通过修整所述光刻胶层和蚀刻所述第一电介质层的多个循环将凹槽穿过所述第一电介质层图案化到所述衬底，使得图案化的凹槽的顶部孔径大于所述图案化的凹槽的底部孔径，并且第一多个台阶结构和第二多个台阶结构分别形成在所述图案化的凹槽的相对边缘处；以及
形成填充在所述图案化的凹槽中的多个电介质/牺牲层对，使得第一阶梯结构和第二阶梯结构分别形成在所述多个电介质/牺牲层对的相对边缘处。
12.如权利要求11所述的方法，其中所述图案化的凹槽的孔径从顶部到底部递增地减小。
13.如权利要求11或12所述的方法，其中形成所述第一电介质层包括沉积氧化硅膜。
14.如权利要求11所述的方法，其中图案化所述凹槽包括：
图案化所述光刻胶层以暴露所述第一电介质层的一部分；
使用图案化的光刻胶层作为蚀刻掩模来蚀刻所述第一电介质层的暴露部分；
修整所述光刻胶层以扩大所述第一电介质层的暴露部分；
使用修整的光刻胶层作为另一蚀刻掩模来蚀刻所述第一电介质层的扩大的暴露部分；以及
重复修整和蚀刻的循环，直到所述蚀刻到达所述衬底。
15.如权利要求14所述的方法，其中在修整和蚀刻的每个循环中，所述修整的光刻胶层的量是相同的。
16.如权利要求11或14所述的方法，其中所述第一多个台阶结构和所述第二多个台阶结构中的每个台阶结构的深度相同。
17.如权利要求16所述的方法，其中形成所述多个电介质/牺牲层对包括交替地沉积电介质层和牺牲层，直到所述电介质/牺牲层对的顶表面与所述电介质层的顶表面齐平，其中每个所述电介质/牺牲层对的厚度与所述第一多个台阶结构和所述第二多个台阶结构中的每个台阶结构的深度相同。
18.一种用于形成三维存储器件的阶梯结构的方法，包括：
在衬底上形成第一电介质层，并在所述第一电介质层上形成第一光刻胶层；
通过修整所述第一光刻胶层和蚀刻所述第一电介质层的多个循环，将凹槽穿过所述第一电介质层图案化到所述衬底；
形成填充在所述凹槽中的多个下部电介质/牺牲层对，使得所述下部电介质/牺牲层对的顶表面与所述第一电介质层的顶表面齐平，并且第一阶梯结构和第二阶梯结构分别形成在所述下部电介质/牺牲层对的相对边缘处；
在所述第一电介质层和所述下部电介质/牺牲层对的顶表面上形成多个上部电介质/牺牲层对；
在所述上部电介质/牺牲层对的顶表面上形成第二光刻胶层；以及
通过修整所述第二光刻胶层和蚀刻所述上部电介质/牺牲层对的多个循环来图案化所述上部电介质/牺牲层对，使得第三阶梯结构和第四阶梯结构分别形成在所述上部电介质/牺牲层对的相对边缘处。
19.如权利要求18所述的方法，其中形成所述第一电介质层包括沉积氧化硅膜。
20.如权利要求18所述的方法，其中图案化所述凹槽包括：
图案化所述第一光刻胶层以暴露所述第一电介质层的一部分；
使用图案化的第一光刻胶层作为蚀刻掩模来蚀刻所述第一电介质层的暴露部分；
修整所述第一光刻胶层以扩大所述第一电介质层的暴露部分；
使用修整的第一光刻胶层作为另一蚀刻掩模来蚀刻所述第一电介质层的扩大的暴露部分，以分别在所述凹槽的相对边缘处形成第一台阶结构和第二台阶结构；以及
重复修整和蚀刻的循环，直到所述蚀刻到达所述衬底并分别在所述凹槽的相对边缘处产生第一多个台阶结构和第二多个台阶结构。
21.如权利要求20所述的方法，其中在修整和蚀刻的每个循环中，所述修整的第一光刻胶层的量是相同的。
22.如权利要求18或20所述的方法，其中形成所述多个上部电介质/牺牲层对包括平坦化所述上部电介质/牺牲层对，使得所述多个上部电介质/牺牲层对的数量与所述下部电介质/牺牲层对的数量相同。
23.如权利要求18或20所述的方法，其中图案化所述多个上部电介质/牺牲层对包括：
图案化所述第二光刻胶层以暴露所述上部电介质/牺牲层对中的第一上部电介质/牺牲层对的一部分；
使用图案化的第二光刻胶层作为蚀刻掩模来蚀刻所述第一上部电介质/牺牲层对的暴露部分，以暴露所述上部电介质/牺牲层对中的第二上部电介质/牺牲层对的一部分；
修整所述第二光刻胶层以暴露所述第一上部电介质/牺牲层对的另一部分；
使用修整的第二光刻胶层作为另一蚀刻掩模来蚀刻所述第一上部电介质/牺牲层对和所述第二上部电介质/牺牲层对的暴露部分；以及
重复修整和蚀刻的循环，直到所述蚀刻到达所述第一电介质层的顶表面。
24.如权利要求23所述的方法，其中在修整和蚀刻的每个循环中，所述修整的第二光刻胶层的量是相同的。
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