CN109155318B - 多分割3d nand存储器件 - Google Patents

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Abstract

公开了一种用于形成3D存储器的阶梯结构的方法。所述方法包括：提供衬底，在所述衬底之上形成交替堆叠层，在所述交替堆叠层的表面之上形成多个块区，形成第一多个阶梯结构以暴露所述块区中的每者处的第一数量的最顶部堆叠层的部分，以及在所述块区中的每者处的第二多个阶梯结构处去除所述第一数量的堆叠层。

Description

多分割3D NAND存储器件
背景技术
本公开的实施例涉及三维(3D)存储器件及其制作方法。
通过改进工艺技术、电路设计、编程算法和制作工艺而使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到和来自存储器阵列的信号的外围器件。3D存储器架构可以包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道穿过字线并与字线相交进入衬底。字线与半导体沟道的交点形成了存储单元。
发明内容
在本公开中描述了用于形成3D存储器件的阶梯结构的方法的实施例。所公开的结构和方法提供了很多益处，包括但不限于降低了3D存储器件的制作复杂性和制造成本。
公开了用于形成三维(3D)存储器件中的阶梯结构的方法。所述方法可以包括在衬底之上形成交替堆叠层以及使用第一重复刻蚀-修整过程在所述交替堆叠层的块区的部分中形成第一多个第一阶梯结构。所述方法还包括使用第二重复刻蚀-修整过程通过在所述第一阶梯结构中的每者上叠加第三阶梯结构而在块区的部分中形成第一多个第二阶梯结构。此外，所述方法可以包括在第二多个第二阶梯结构处去除多个台阶。
在一些实施例中，一种半导体结构包括衬底以及设置在所述衬底之上的第一多个堆叠层，其中，所述第一多个堆叠层具有第一数量的堆叠层。所述半导体结构进一步包括设置在所述第一多个堆叠层之上的第二多个堆叠层，其中，所述第二多个堆叠层具有所述第一数量的堆叠层。所述半导体结构进一步包括设置在所述衬底之上的第一阶梯结构以及与所述第一阶梯结构水平毗邻的第二阶梯结构。所述第一阶梯结构的台阶暴露所述第一多个堆叠层中的堆叠层的部分。所述第二阶梯结构的台阶暴露所述第二多个堆叠层中的堆叠层的部分。所述第一阶梯结构包括第一水平方向上的第二数量的台阶以及第二水平方向上的第三数量的台阶。
在所述半导体结构的一些实施例中，所述第二阶梯结构进一步包括第一水平方向上的第二数量的台阶以及第二水平方向上的第三数量的台阶。
在所述半导体结构的一些实施例中，第一阶梯结构的顶部台阶比第二阶梯结构的顶部台阶低至少第一数量的级。
在所述半导体结构的一些实施例中，所述第一数量等于台阶的第二和第三数量的乘积。
在所述半导体结构的一些实施例中，所述第一水平方向上的所述第一和第二阶梯结构的每个台阶是第三数量的级。
在所述半导体结构的一些实施例中，所述第二水平方向上的所述第一和第二阶梯结构的每个台阶是一级。
在所述半导体结构的一些实施例中，所述第一或第二多个堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。
在所述半导体结构的一些实施例中，导电材料层包括钨、多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽或氮化钨中的一者或多者。
在一些实施例中，一种用于形成半导体结构的方法包括在衬底之上形成多个堆叠层以及形成第一多个阶梯结构，其中，每个阶梯结构的台阶暴露所述多个堆叠层中的堆叠层的部分。所述第一多个阶梯结构的形成包括：使用第一掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分，修整所述第一掩模堆叠层，以及重复去除和修整操作以形成每个阶梯结构的第一水平方向上的第一数量的台阶。所述方法进一步包括形成第二掩模堆叠层以覆盖第二多个阶梯结构并从所述第一多个阶梯结构暴露第三多个阶梯结构，其中，所述第二多个阶梯结构中的每者与来自所述第三多个阶梯结构的相应阶梯结构相邻。所述方法还包括使用所述第二掩模堆叠层去除所述多个堆叠层中的第二数量的堆叠层。
在所述方法的一些实施例中，所述第一多个阶梯结构的形成进一步包括：形成第三掩模堆叠层以覆盖第一水平方向上的第一多个阶梯结构；使用所述第三掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分；修整所述第三掩模堆叠层；以及依次重复去除和修整操作，以形成每个阶梯结构的第二水平方向上的第三数量的台阶。
在所述方法的实施例中，来自所述第三多个阶梯结构的阶梯结构的顶部台阶比来自所述第二多个阶梯结构的阶梯结构的顶部台阶低至少第二数量的级。
在所述方法的一些实施例中，所述方法中使用的第二数量等于或者大于所述方法中使用的第一和第三数量的乘积。
在所述方法的一些实施例中，所述第一、第二和第三掩模堆叠层的形成包括使用光刻工艺。
在所述方法的一些实施例中，去除所述多个堆叠层中的第二数量的堆叠层包括干法刻蚀、湿法刻蚀或其组合。
在所述方法的一些实施例中，修整所述第一掩模堆叠层包括从所述第一掩模堆叠层的边界向内且递增地刻蚀所述第一掩模堆叠层。
在所述方法的一些实施例中，形成所述多个堆叠层包括使用化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)或其组合沉积每个堆叠层。
在一些实施例中，一种存储器件包括衬底、设置在所述衬底之上的第一多个堆叠层、以及设置在所述第一多个堆叠层之上的第二多个堆叠层。此外，竖直存储器串可以延伸通过所述第一和第二多个堆叠层，并且第一和第二阶梯结构可以被设置为与所述竖直存储器串相邻，其中，所述第一阶梯结构暴露所述第一多个堆叠层中的每个堆叠层的部分，并且所述第二阶梯结构暴露所述第二多个堆叠层中的每个堆叠层的部分，其中，所述第一阶梯结构与所述第二阶梯结构水平毗邻。所述第一和第二阶梯结构中的每者可以包括第一水平方向上的第一数量的台阶以及第二水平方向上的第二数量的台阶。
在所述存储器件的一些实施例中，所述第一和第二多个堆叠层中的每个堆叠层包括与所述存储器串的部分接触的导电层。
在所述存储器件的一些实施例中，所述第一水平方向上的所述第一数量的台阶中的每者是第二数量的级，并且所述第二水平方向上的第二数量的台阶中的每者是一级。
在所述存储器件的一些实施例中，所述第一阶梯结构的顶部台阶比所述第二阶梯结构的顶部台阶低至少第三数量的级，其中，所述第三数量等于或者大于所述第一和第二数量的乘积。
本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据一些实施例的示例性3D存储结构的顶视图。
图2A示出了根据一些实施例的在块区中的每者的部分处形成了第一阶梯结构之后的示例性3D存储结构的顶视图。
图2B示出了根据一些实施例的块区的3D视图。
图3A示出了根据一些实施例的在块区中的每者处形成了第二阶梯结构之后的示例性3D存储结构的顶视图。
图3B示出了根据一些实施例的块区的3D视图。
图4示出了根据一些实施例的示例性3D存储结构的顶视图。
图5示出了根据一些实施例的块区的3D视图。
图6示出了根据一些实施例的用于形成3D存储器件的示例性方法的流程图。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底包括顶表面和底表面。衬底的顶表面是形成半导体器件处，并且因此半导体器件形成在衬底的顶侧。底表面与顶表面相对并且因此衬底的底侧与衬底的顶侧相对。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近衬底并且顶侧相对远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平/水平地/横向/横向地”是指在标称上平行于衬底的横向表面。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在一些实施例中，NAND串或3D存储器件包括竖直延伸通过多个导体/电介质层对的半导体沟道(例如，硅沟道)，其中，所述半导体沟道被电介质堆叠层包围。多个导体/电介质层对在文中又被称为“交替导体/电介质堆叠层”。交替导体/电介质堆叠层的导体层可以被用作字线(电连接一个或多个控制栅)。字线与半导体沟道的交点形成了存储单元。竖直取向存储器串需要字线和存取线之间的电连接(例如，后段工艺(BEOL)互连)，以使得能够沿存储器串或者在3D存储器件中选择存储单元中的每者以用于写入或读取功能，其中，所述电连接是通过在多个导体/电介质对处形成阶梯结构而提供的。
一种用于形成阶梯结构的示例性方法包括对交替导体/电介质堆叠层重复地应用刻蚀-修整过程。刻蚀-修整过程的每次迭代包括刻蚀电介质层的部分，刻蚀导体层的部分，以及修整掩模层。具有多个台阶的阶梯结构是通过将这些动作重复与堆叠层中的导体层的数量相同的次数而形成的。每个台阶的高度是一级，其等于导体/电介质层的总厚度。
在互连形成过程之后，阶梯结构可以在字线和存取线之间提供电连接，以控制存储器串(半导体沟道)。阶梯结构中的导体/电介质堆叠层中的每者与存储器串的部分相交。互连形成过程的示例包括在阶梯结构之上设置或者以其它方式沉积诸如氧化硅、旋涂电介质或者硼磷硅玻璃(BPSG)的第二绝缘材料，并对第二绝缘材料进行平坦化。使阶梯结构中的导体层中的每者暴露，以在平坦化的第二绝缘材料中打开多个接触孔，并且采用诸如氮化钛和钨的一种或多种导电材料填充所述接触孔，以形成多个竖直互连存取(VIA)结构。
在3D存储器件中，在3D存储器件的堆叠层存储区中沿存储器串竖直堆叠用于存储数据的存储单元。堆叠层存储区包括存储器串。3D存储器件可以包括与堆叠层存储区相邻设置以达到(例如)字线扇出目的的多个阶梯结构。随着对更高存储容量的需求的持续提高，阶梯结构的竖直级数也增加。相应地，平衡制造吞吐量和工艺复杂性/成本是挑战性的。
在本公开中，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴)，以使每个水平表面邻接至从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从所述水平表面的第二边缘向下延伸的第二竖直表面。水平表面中的每者被称为阶梯结构的“台阶”。在本公开中，水平方向可以指平行于衬底(例如，提供用于形成位于其上的结构的制作平台的衬底)的顶表面的方向(例如，x轴或y轴)，并且竖直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
阶梯结构可以是通过使用形成于电介质堆叠层之上的掩模层重复刻蚀每个堆叠层而由多个堆叠层形成的，其中，每个堆叠层在本公开中又被称为阶梯结构的“阶梯层”(或“SC层”)。阶梯结构的台阶暴露多个堆叠层中的堆叠层(例如，SC层)的顶表面的部分。在本公开中，多个堆叠层中的堆叠层(例如，SC层)为一级。换言之，每个堆叠层在竖直方向上是一级的高度。
图1示出了3D存储器件100的顶视图。3D存储器件100包括形成在衬底之上的多个SC层。多个SC层的顶表面包括堆叠层存储区110以及与堆叠层存储区110相邻的阶梯区112。在一些实施例中，多于一个阶梯区与堆叠层存储区110相邻。形成在SC层的表面的部分之上的掩模堆叠层150覆盖堆叠层存储区110以及阶梯区112的部分。在一些实施例中，掩模堆叠层150沿第一水平方向(例如，x方向)大范围地覆盖阶梯区112。在一些实施例中，掩模堆叠层150覆盖多个阶梯区的部分。掩模堆叠层150的形成在阶梯区112处限定了多个指状区(例如，区101、103、105、107……等)。之后，3D存储器件100可以被分成多个块区(例如，区102、104、106……等)，其中，每个块区包括堆叠层存储区110的部分、第一指状区的部分、第二指状区的部分、以及阶梯区112内的在第一和第二指状区之间通过掩模堆叠层150暴露的区域。
在一些实施例中，衬底可以包括用于支撑所述3D存储器件的任何适当材料。例如，衬底可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、任何适当III-V化合物、任何其它适当材料和/或它们的组合。
在一些实施例中，SC层中的每者可以包括具有第一材料层和第二材料层的电介质层对。在一些实施例中，第一材料层和第二材料层在衬底之上可以具有在标称上相同的高度，以使得一组可以形成一个台阶。在一些实施例中，每个SC层的厚度可以彼此相同或不同。第一材料层可以是包括氧化硅的绝缘层，第二材料层可以是包括氮化硅的牺牲层。在一些实施例中，牺牲层被导电材料层(例如，栅极金属材料)替换，以形成3D存储器件的字线。在一些实施例中，第二材料层可以是导电材料层。在一些实施例中，牺牲层可以包括不同于绝缘材料层的任何适当材料。例如，牺牲层可以包括多晶硅、氮化硅、多晶锗、多晶锗硅、任何其它适当材料和/或其组合中的一者或多者。在一个实施例中，牺牲层可以包括氮化硅。绝缘层可以包括任何适当绝缘材料，例如，氧化硅或氧化铝。导电材料层可以包括任何适当导电材料。在一些实施例中，导电材料层包括钨、多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨、任何其它适当材料和/或其组合中的一者或多者。绝缘材料层、牺牲材料层和导电材料层的形成可以包括任何适当的沉积方法，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、任何其它适当沉积方法和/或它们的组合。
在一些实施例中，掩模堆叠层150可以包括光刻胶(PR)或基于碳的聚合物材料。在一些实施例中，掩模堆叠层150在堆叠层存储区110和阶梯区112的部分上的覆盖是使用包括光刻或者刻蚀工艺的一种或多种图案化工艺形成的。
图2A-图2B是具有设置在阶梯区112内的块区(例如，区102、104、106……等)中的每者的部分处的多个第一阶梯结构的3D存储器件200的相应顶视图和3D视图。第一阶梯结构至少沿第二水平方向(例如，y方向)设置在阶梯区112处的块区中的每者的每侧，其中，第二水平方向垂直于第一水平方向(例如，x方向)。第一阶梯结构是通过使用掩模堆叠层150对3D存储器件100应用重复的刻蚀-修整过程而形成的，其中，刻蚀-修整过程可以包括刻蚀过程和修整过程。在一些实施例中，刻蚀-修整过程可以包括多于一个刻蚀或修整过程。如图2A所示，第一阶梯结构包括形成于每个块区的各侧处的三个台阶，其中，三个台阶中的每个台阶为一级。第一阶梯结构使3D存储器件200的三个最顶部SC层250、252和254的表面的部分暴露。图2B示出了第一阶梯结构的对应3D视图，其进一步示出了块区102。在一些实施例中，第一阶梯结构包括处于每个块区(例如，区102)的各侧上的第一数量(N)的台阶，其中，第一数量大于一(N≥2)，并且N个台阶中的每者具有一级。在一些实施例中，第一阶梯结构使N个最顶部SC层的表面的部分暴露。在一些实施例中，块区中的每者具有形成于第一水平方向上的一侧(例如，x方向侧)以及形成于第二水平方向上的各侧(例如，y方向侧)处的多于两个的台阶(N≥2)。在一些实施例中，块区中的每者的各侧包括形成于第二水平方向(例如，y方向)上的多于两个的台阶(N≥2)。在一些实施例中，3D存储器件200可以包括与堆叠层存储区110相邻的多于一个阶梯区，其中，多个第一阶梯结构设置在阶梯区中的每者处。
刻蚀过程可以包括使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀)依次去除每个SC层的第一材料层和第二材料层。在一些实施例中，使用两种不同的刻蚀剂分别去除第一材料层和第二材料层。用于第一材料层的刻蚀剂相对于第二层材料层具有较高刻蚀选择性，和/或反之。相应地，下层SC层可以起着刻蚀停止层的作用，以使得只有单个SC层被图案化/刻蚀。在一些实施例中，使用诸如反应离子刻蚀(RIE)或其它干法刻蚀的各向异性刻蚀对第一和第二材料层进行刻蚀。在一些实施例中，刻蚀剂包括基于四氟化碳(CF4)的气体或者基于六氟乙烷(C2F6)的气体。在一些实施例中，可以在定时湿法刻蚀过程中使用一种刻蚀剂去除第一材料层和第二材料层两者，并且刻蚀剂包括磷酸。用以去除文中描述的堆叠层的方法和刻蚀剂都是示例性的。其它方法和刻蚀剂处于本公开的精神和范围内。
修整过程包括在平行于衬底的表面的方向上对掩模堆叠层150执行的适当刻蚀(例如，各向同性干法刻蚀或者湿法刻蚀)。通过修整过程从掩模堆叠层150的边界向内且递增地刻蚀掩模堆叠层150。修整掩模堆叠层150的量可以与第一阶梯结构的每个台阶的第一横向尺寸直接相关，其中，第一横向尺寸由图2A中的虚线之间的间隔“a”表示。在一些实施例中，第一阶梯结构中的每个台阶的第一横向尺寸“a”在第二水平方向上处于10nm和100nm之间。在一些实施例中，第一阶梯结构中的每个台阶的第一横向尺寸“a”在第一和第二水平方向上均处于10nm和100nm之间。在一些实施例中，第一阶梯结构中的第一台阶的第一横向尺寸可以不同于第一阶梯结构中的另一台阶的另一第一横向尺寸。
图3A示出了具有设置在块区中的每者的各侧处的多个第二阶梯结构的3D存储器件300的顶视图。在一些实施例中，两个第二阶梯结构设置在每个块区中，其中，第二阶梯结构与另一第二阶梯结构相邻。在一些实施例中，两个第二阶梯结构设置在每个块区中，其中，两个第二阶梯结构相对于与第一水平方向平行的水平轴(例如，x轴)相互镜像对称。形成第二阶梯结构可以包括使用掩模堆叠层(未示出)对3D存储器件200应用重复的刻蚀-修整过程，其中，掩模堆叠层在第一水平方向(例如，x方向)上暴露每个块区的边缘，并在第二水平方向(例如，y方向)上大范围覆盖3D存储器件200。使用包括在刻蚀-修整过程中的一个或多个刻蚀过程去除第一数量(N)的相继SC层，其中，一个或多个刻蚀过程包括任何其它湿法/干法刻蚀过程。包括在刻蚀-修整过程中的修整过程确定第二阶梯结构的每个台阶的沿第一水平方向的第二横向尺寸，其中，第二横向尺寸由图3A中的虚线之间的间隔“b”表示。在一些实施例中，每个第二阶梯结构在第一水平方向(例如，x方向)上包括第二数量(P)的台阶，并且在第二水平方向(例如，y方向)上包括第一数量(N)的台阶。第一水平方向上的P个台阶中的每者具有N级，并且第二水平方向上的N个台阶中的每者具有一级。在一些实施例中，第一水平方向上的台阶沿第一水平方向具有第二横向尺寸“b”，并且第二水平方向上的其它台阶具有第一横向尺寸“a”。在一些实施例中，第二阶梯结构中的每个台阶的第二横向尺寸“b”在第一水平方向上可以处于10nm和100nm之间。之后，去除掩模堆叠层，以暴露3D存储器件300的顶表面。如图3B所示，两个第二阶梯结构设置在每个块区(即，区102或104)处，其中，每个第二阶梯结构沿第一水平方向(例如，x方向)具有十二个台阶(P＝12；阶梯322、324……以及344)，并且沿第二水平方向(例如，y方向)具有三个台阶(N＝3)，其中，十二个台阶(P＝12)中的每者具有三(N＝3)级，并且三个(N＝3)台阶中的每者具有一级。多个未暴露的SC层处于每个第二阶梯结构之下。在一些实施例中，设置在多个未暴露的SC层之上的第二阶梯结构包括沿第一水平方向(例如，x方向)的P个台阶和沿第二水平方向(例如，y方向)的N个台阶，其中，数量P或N可以是大于一的任何正数(N≥2，P≥2)。第一水平方向(例如，x方向)上的P个台阶中的每者具有N级，其中第二水平方向(例如，y方向)上的N个台阶中的每者具有一级。在一些实施例中，第一水平方向上的P个台阶中的每者具有第二横向尺寸。在一些实施例中，第二水平方向上的N个台阶中的每者具有第一横向尺寸。在一些实施例中，3D存储器件300可以包括与堆叠层存储区110相邻的多于一个阶梯区，其中，多个第二阶梯结构被设置在阶梯区中的每者处。
图4示出了在3D存储器件300的部分之上形成掩模堆叠层460之后的3D存储器件400的顶视图。如图4所示，掩模堆叠层460覆盖每个块区的第二阶梯结构，并且暴露每个块区的另一第二阶梯结构，其中，两个第二阶梯结构彼此相邻。在一些实施例中，掩模堆叠层460在第二水平方向(例如，y方向)上覆盖每个块区的一半。在一些实施例中，掩模堆叠层460在第一水平方向(例如，x方向)上大范围地覆盖每个块区的部分，并且在第二水平方向(例如，y方向)上暴露每个块区的部分。在一些实施例中，掩模堆叠层460覆盖3D存储器件400中的第一多个第二阶梯结构，并且暴露第二多个第二阶梯结构，其中，第一多个第二阶梯结构中的每者与来自第二多个第二阶梯结构的相应阶梯结构相邻。在一些实施例中，掩模堆叠层460覆盖堆叠层存储区110。在一些实施例中，掩模堆叠层460的材料和形成与掩模堆叠层150的材料和形成类似。
图5示出了在应用刻蚀过程以去除3D存储器件400的每个块区的暴露部分处的36个(N×P＝3×12＝36)相继SC层，继而去除掩模堆叠层460之后的3D存储器件500的示例性3D视图。在一些实施例中，刻蚀过程从3D存储器件400的暴露部分去除N×P(NP)个相继SC层，其中，P和N的数量分别表示第二阶梯结构中沿第一和第二水平方向的台阶的数量。刻蚀过程可以包括任何干法/湿法刻蚀过程。如图5所示，两个阶梯结构(例如，阶梯结构501和503)被设置在3D存储器件500的每个块区处，其中，两个阶梯结构中的一个(例如，阶梯结构503)在第一和第二水平方向上具有的台阶的数量均与所设置的另一阶梯结构(例如，阶梯结构501)相同。在一些实施例中，在3D存储器件500的每个块区处设置两个阶梯结构，其中，两个阶梯结构中的一个(例如，阶梯结构501)在水平方向(例如，y方向)上毗邻两个阶梯结构中的另一阶梯结构(例如，阶梯结构503)。在一些实施例中，两个第二阶梯结构设置在每个块区中，其中，第二阶梯结构中的一个结构相对于与水平方向(x方向)平行的水平轴(例如，x轴)与第二阶梯结构中的另一结构镜像对称。在一些实施例中，两个阶梯结构设置在3D存储器件500的每个块区处，其中，两个阶梯结构中的一个阶梯结构(例如，阶梯结构501)的最顶部SC层(对应于顶部台阶)比两个阶梯结构中的另一阶梯结构(阶梯结构503)的最顶部SC层低至少三十六(N×P＝3×12＝36)级。在一些实施例中，3D存储器件500的每个块区包含两个阶梯结构，其中，两个阶梯结构中的一个阶梯结构的最顶部SC层(对应于顶部台阶)比两个阶梯结构中的另一阶梯结构的最顶部SC层低至少N×P(NP)级。在一些实施例中，3D存储器件500的每个块区至少暴露72(2×N×P＝2×3×12＝72)个SC层的部分。在一些实施例中，3D存储器件500的每个块区中的所有阶梯结构都至少暴露N×P的两倍(2×N×P)个SC层的部分。在形成3D器件500之后，可以利用导电层替换每个SC层的牺牲层。阶梯结构中的每个导电层与存储器串的部分接触，以控制存储器串的部分(对应于存储单元)的操作。
本公开的实施例进一步提供了用于形成3D存储器件中的阶梯结构的方法。图6示出了根据一些实施例的用于形成3D存储器件的示例性方法600。方法600的操作可以用于形成图1-图5中所示的存储器件结构。应当理解，方法600中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其它操作。在一些实施例中，示例性方法600的一些操作可以被省略或者可以包括此处为了简单起见而未描述的其它操作。在一些实施例中，方法600的操作可以按照不同顺序执行，和/或可以发生变化。
在操作610中，提供衬底以形成3D存储器件。衬底可以包括用于形成三维存储结构的任何适当材料。例如，衬底可以包括硅、硅锗、碳化硅、SOI、GOI、玻璃、氮化镓、砷化镓、塑料片和/或其它适当III-V族化合物。
在操作620中，在衬底之上沉积交替堆叠层。交替堆叠层中的每个堆叠层表示SC层。SC层可以包括具有第一材料层和第二材料层的电介质层对。在一些实施例中，第一材料层可以是绝缘层，并且第二材料层可以是牺牲层，或反之。在一些实施例中，第一材料层可以是绝缘层，并且第二材料层可以是导电材料层。牺牲层可以包括诸如氮化硅、多晶硅、多晶锗、多晶锗硅、任何其它适当材料和/或它们的组合的材料。绝缘层可以包括诸如氧化硅、氧化铝或者其它适当材料的材料。导电材料层可以包括诸如钨、氮化钛、氮化钽、氮化钨、任何其它适当材料和/或它们的组合的材料。绝缘材料层、牺牲材料层和导电材料层的每者可以包括通过一种或多种薄膜沉积工艺沉积的材料，所述工艺包括但不限于CVD、PVD、ALD或者它们的任何组合。
在操作630，使用掩模堆叠层在SC层的顶表面上图案化出堆叠层存储区以及一个或多个块区。每个块区与堆叠层存储区相邻。在一些实施例中，堆叠层存储区和多个块区是使用包括光刻的多种工艺通过掩模堆叠层形成的。在一些实施例中，掩模堆叠层可以包括光刻胶或者基于碳的聚合物材料。堆叠层存储区和多个块区的示例可以是上文通过图1描述的区110以及102、104和106。
在操作640，在每个块区的各侧形成多个第一阶梯结构。第一阶梯结构可以是通过使用掩模堆叠层重复地执行刻蚀-修整过程而形成的。刻蚀-修整过程包括刻蚀过程和修整过程。在一些实施例中，刻蚀过程刻蚀SC层的部分。在一些实施例中，刻蚀过程刻蚀多个SC层的部分。在一些实施例中，在刻蚀过程中使用一种或多种刻蚀剂，并且刻蚀剂中的每者对第一材料层的刻蚀速率比对第二材料层的刻蚀速率高，或反之(例如，第一材料层和第二材料层之间的高刻蚀选择性)。在一些实施例中，由于第一材料层和第二材料层之间的高刻蚀选择性，刻蚀过程能够精确地控制对SC层的刻蚀。修整过程包括对掩模堆叠层的适当刻蚀(例如，各向同性干法刻蚀或者湿法刻蚀)，并且修整过程发生在与衬底表面平行的方向上。受到修整的掩模堆叠层的量与第一阶梯结构的横向尺寸直接相关。在重复的刻蚀-修整过程之后，所得到的第一阶梯结构包括第一数量(N)的台阶，其中，N个台阶中的每者是一级。第一阶梯结构的形成可以参考图2A-图2B的描述。
在操作650，在阶梯区处的每个块区的各侧形成多个第二阶梯结构。对掩模堆叠层进行图案化，以在第一水平方向(例如，x方向)上暴露每个块区的边缘。在一些实施例中，掩模堆叠层在与第一水平方向垂直的第二水平方向(例如，y方向)上大范围地覆盖3D存储器件。可以通过使用掩模堆叠层将刻蚀-修整过程重复第二次数(P)而在阶梯区处的每个块区的各侧形成第二阶梯结构。刻蚀-修整过程包括修整过程和刻蚀过程，其刻蚀N个SC层。由于掩模堆叠层在第二水平方向上大范围地覆盖3D存储器件，因而整个重复的刻蚀-修整过程大部分发生在第一水平方向上。然后在完成重复的刻蚀-修整过程之后去除掩模堆叠层。第二阶梯结构的形成可以参考对图3A-图3B的描述。
在操作660，对掩模堆叠层进行图案化，以覆盖阶梯区中的每个块区的部分。在一些实施例中，掩模堆叠层覆盖堆叠层存储区。在一些实施例中，掩模堆叠层在第二水平方向上覆盖每个块区的部分。在一些实施例中，通过光刻工艺对掩模堆叠层进行图案化。应用与刻蚀-修整过程中使用的刻蚀过程类似的刻蚀过程以从块区中的每者的暴露部分去除N×P(NP)个SC层。在刻蚀过程之后去除掩模堆叠层。结果，块区中的每者的暴露部分处的最顶部SC层比块区中的每者的被覆盖部分处的最顶部SC层低至少N×P(NP)级。操作660的示例可以参考对图4-图5的描述。
本公开描述了3D存储器件及其形成方法的各种实施例。在一些实施例中，3D存储器件包括衬底、存储结构中的多个半导体沟道以及与存储结构相邻的多个阶梯结构。阶梯结构中的每者包括交替布置的多个导体材料层和多个绝缘层。在一些实施例中，导体材料层和在竖直方向上与导体材料层相邻的绝缘材料层形成了阶梯。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任何地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种半导体结构，包括：
衬底；
设置在所述衬底之上的第一多个堆叠层，其中，所述第一多个堆叠层具有第一数量的堆叠层；
设置在所述第一多个堆叠层之上的第二多个堆叠层，其中，所述第二多个堆叠层具有所述第一数量的堆叠层；
设置在所述衬底之上的第一阶梯结构，其中，所述第一阶梯结构的台阶暴露所述第一多个堆叠层中的堆叠层的部分，所述第一阶梯结构包括：
第一水平方向上的第二数量的台阶；
以及
第二水平方向上的第三数量的台阶；
以及
在所述第二水平方向上与所述第一阶梯结构毗邻的第二阶梯结构，其中，所述第二阶梯结构的台阶暴露所述第二多个堆叠层中的堆叠层的部分，
其中，所述第一阶梯结构和所述第二阶梯结构在所述第一水平方向上与所述半导体结构的堆叠层存储区相邻。
2.根据权利要求1所述的半导体结构，其中，所述第二阶梯结构进一步包括所述第一水平方向上的所述第二数量的台阶以及所述第二水平方向上的所述第三数量的台阶。
3.根据权利要求1所述的半导体结构，其中，所述第一阶梯结构的顶部台阶比所述第二阶梯结构的顶部台阶低至少所述第一数量的级。
4.根据权利要求1所述的半导体结构，其中，所述第一数量等于所述第二数量和所述第三数量的乘积。
5.根据权利要求2所述的半导体结构，其中，所述第一水平方向上的所述第一阶梯结构和所述第二阶梯结构的每个台阶是所述第三数量的级。
6.根据权利要求3所述的半导体结构，其中，所述第二水平方向上的所述第一阶梯结构和所述第二阶梯结构的每个台阶是一级。
7.根据权利要求1所述的半导体结构，其中，所述第一多个堆叠层和所述第二多个堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。
8.根据权利要求7所述的半导体结构，其中，所述导体材料层包括钨、多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽或氮化钨中的一者或多者。
9.一种形成半导体结构的方法，包括：
在衬底之上形成多个堆叠层；
形成第一多个阶梯结构，其中，每个阶梯结构的台阶暴露所述多个堆叠层中的堆叠层的部分，所述第一多个阶梯结构的形成包括：
使用第一掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分；
修整所述第一掩模堆叠层；以及
重复所述去除和修整操作，以形成每个阶梯结构的处于第一水平方向上的第一数量的台阶；
形成第二掩模堆叠层以覆盖第二多个阶梯结构并且从所述第一多个阶梯结构暴露第三多个阶梯结构，其中，所述第二多个阶梯结构中的每者与来自所述第三多个阶梯结构的相应阶梯结构在第二水平方向上相邻；以及
使用所述第二掩模堆叠层去除所述多个堆叠层中的第二数量的堆叠层，从而所述多个第三阶梯结构的阶梯结构暴露所述多个堆叠层中的第一多个堆叠层中的堆叠层的部分，并所述多个第二阶梯结构的阶梯结构暴露所述多个堆叠层中的第二多个堆叠层中的堆叠层的部分，其中所述第二多个堆叠层设置在所述第一多个堆叠层之上；
其中，所述第二多个阶梯结构和所述多个第三阶梯结构在所述第一水平方向上与所述半导体结构的堆叠层存储区相邻。
10.根据权利要求9所述的方法，其中，所述第一多个阶梯结构的形成进一步包括：
形成第三掩模堆叠层以覆盖所述第一水平方向上的所述第一多个阶梯结构；
使用所述第三掩模堆叠层去除所述多个堆叠层中的一个或多个顶部堆叠层的部分；
修整所述第三掩模堆叠层；以及
依次重复所述去除和所述修整操作，以形成每个阶梯结构的处于第二水平方向上的第三数量的台阶。
11.根据权利要求9所述的方法，其中，来自所述第三多个阶梯结构的阶梯结构的顶部台阶比来自所述第二多个阶梯结构的阶梯结构的顶部台阶低至少所述第二数量的级。
12.根据权利要求10所述的方法，其中，所述第二数量等于或者大于所述第一数量和所述第三数量的乘积。
13.根据权利要求10所述的方法，其中，所述第一掩模堆叠层、所述第二掩模堆叠层和所述第三掩模堆叠层的形成包括使用光刻工艺。
14.根据权利要求9所述的方法，其中，去除所述多个堆叠层中的所述第二数量的堆叠层包括干法刻蚀、湿法刻蚀或其组合。
15.根据权利要求9所述的方法，其中，修整所述第一掩模堆叠层包括从所述第一掩模堆叠层的边界向内且递增地刻蚀所述第一掩模堆叠层。
16.根据权利要求9所述的方法，其中，形成所述多个堆叠层包括使用化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)或其组合来沉积每个堆叠层。
17.一种存储器件，包括：
衬底；
设置于所述衬底之上的第一多个堆叠层；
设置于所述第一多个堆叠层之上的第二多个堆叠层；
延伸通过所述第一多个堆叠层和所述第二多个堆叠层的竖直存储器串；以及
与所述竖直存储器串在第一水平方向上相邻设置的第一阶梯结构和第二阶梯结构，其中，所述第一阶梯结构暴露所述第一多个堆叠层中的每个堆叠层的部分，并且所述第二阶梯结构暴露所述第二多个堆叠层中的每个堆叠层的部分，其中，所述第一阶梯结构与所述第二阶梯结构在第二水平方向上毗邻，所述第一阶梯结构和所述第二阶梯结构中的每者包括：
第一水平方向上的第一数量的台阶；以及
第二水平方向上的第二数量的台阶。
18.根据权利要求17所述的存储器件，其中，所述第一多个堆叠层和所述第二多个堆叠层中的每个堆叠层包括与所述存储器串的部分接触的导电层。
19.根据权利要求17所述的存储器件，其中，所述第一水平方向上的所述第一数量的台阶中的每者是所述第二数量的级，并且所述第二水平方向上的所述第二数量的台阶中的每者是一级。
20.根据权利要求17所述的存储器件，其中，所述第一阶梯结构的顶部台阶比所述第二阶梯结构的顶部台阶低至少第三数量的级，其中，所述第三数量等于或者大于所述第一数量和所述第二数量的乘积。
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