JP2023531029A - フリップチップスタッキング構造体およびそれを形成するための方法 - Google Patents

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バオフア・ジャン
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Abstract

本開示は、半導体パッケージを含み、半導体パッケージは、入力／出力（Ｉ／Ｏ）コンタクトに接触している第１の表面と、第１の表面とは反対側の第２の表面とを有する再分配層（ＲＤＬ）を含む。また、半導体パッケージは、階段相互接続構造体を含み、階段相互接続構造体は、ＲＤＬの第２の表面の上に形成されており、ＲＤＬと電気的に接続されている。階段相互接続構造体は、階段層を含み、階段層は、第１の階段層と、第１の階段層の上部表面の上にスタックされた第２の階段層とを含む。第２の階段層は、第１の階段層の上部表面の一部分をカバーしており、第１の階段層の上部表面の残りの部分が露出されるようになっている。集積回路（ＩＣ）チップは、階段相互接続構造体を介してＲＤＬに電気的に接続されている。ＩＣチップのうちの第１のＩＣチップは、第１の階段層の上部表面の残りの部分を通して、ＲＤＬに電気的に接続されている。

Description

本開示は、一般的に、半導体技術の分野に関し、より具体的には、マルチチップパッケージングのための方法に関する。
チップパッケージングは、現代の半導体小型化の重要な一面である。複数の集積回路（ＩＣ）が、単一のパッケージの中へパッケージングされ、同種のまたは異種のチップ集積を達成する。たとえば、メモリチップおよび制御ロジックが、単一のパッケージの中へ集積され、より低い製作コスト、デバイスフットプリントの低減、および、デバイス性能の改善を実現することが可能である。平面的なメモリセルの中の密度限界に対処するために、３次元（３Ｄ）メモリアーキテクチャーが開発されている。しかし、デバイス特徴サイズおよびパッケージサイズが下限に接近するにつれて、特に、ワードラインおよびビットラインのアレイを通してメモリビットをアドレス指定する平面的なメモリチップまたは３Ｄメモリチップに関して、十分な数の入力／出力（Ｉ／Ｏ）コンタクトを生成させることは、ますます困難になる。
本開示は、半導体パッケージを含み、半導体パッケージは、入力／出力（Ｉ／Ｏ）コンタクトに接触している第１の表面と、第１の表面とは反対側の第２の表面とを有する再分配層（ＲＤＬ）を含む。また、半導体パッケージは、階段相互接続構造体を含み、階段相互接続構造体は、ＲＤＬの第２の表面の上に形成されており、ＲＤＬと電気的に接続されている。階段相互接続構造体は、階段層を含み、階段層は、第１の階段層と、第１の階段層の上部表面の上にスタックされた第２の階段層とを含む。第２の階段層は、第１の階段層の上部表面の一部分をカバーしており、第１の階段層の上部表面の残りの部分が露出されるようになっている。集積回路（ＩＣ）チップは、階段相互接続構造体を介してＲＤＬに電気的に接続されている。ＩＣチップのうちの第１のＩＣチップは、第１の階段層の上部表面の残りの部分を通して、ＲＤＬに電気的に接続されている。
また、本開示は、半導体パッケージ構造体を形成するための方法を含む。方法は、キャリア基板を提供するステップと、キャリア基板の上に階段相互接続構造体を形成するステップとを含む。階段相互接続構造体を形成するステップは、第１の階段層を形成するステップと、第１の階段層の上部表面の上に第２の階段層を形成するステップとを含む。第２の階段層は、第１の階段層の上部表面の一部分をカバーしており、第１の階段層の上部表面の残りの部分が露出されるようになっている。また、方法は、キャリア基板の上におよび階段相互接続構造体の上に集積回路（ＩＣ）チップをフリップマウントするステップを含む。ＩＣチップをフリップマウントするステップは、第１の階段層の上部表面の残りの部分を通して、ＩＣチップのうちの第１のＩＣチップを第１の階段層に電気的に接続するステップを含む。また、方法は、キャリア基板を再分配層（ＲＤＬ）と交換するステップを含む。方法は、第１の階段層の上部表面の残りの部分を通して、第１のＩＣチップをＲＤＬに電気的に接続することによって、階段相互接続構造体を通してＩＣチップをＲＤＬに電気的に接続するステップをさらに含む。
本開示の態様は、添付の図とともに読まれるときに、以下の詳細な説明から最良に理解される。当業界における一般的な実務にしたがって、さまざまな特徴は、正しい縮尺で描かれていないということが留意される。実際に、さまざまな特徴の寸法は、図示および議論の明確化のために、任意に増加または低減され得る。
本開示のいくつかの実施形態による、スタックされたフリップチップパッケージを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの一方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの両方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、スタックされたチップの両方の端部に形成された階段相互接続構造体を組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、階段相互接続構造体間に形成されたコンタクトパッドを組み込んだスタックされたフリップチップパッケージの断面図である。 本開示のいくつかの実施形態による、階段相互接続構造体間に形成されたコンタクトパッドを組み込んだスタックされたフリップチップパッケージの断面図である。
ここで、例示目的の実施形態が、添付の図面を参照して説明されることとなる。図面において、同様の参照番号は、一般的に、同一の要素、機能的に同様の要素、および／または、構造的に同様の要素を示す。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、記載されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して記載されているときには、明示的に記載されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「底部」、「の上方に（ａｂｏｖｅ）」、「の上方に（ｏｖｅｒ）」、「上側」、および「上部」などのような、空間的に相対的な用語は、説明を容易にするために、図に示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。たとえば、上部表面および底部表面は、要素の対向する側部に形成された第１および第２の主要な表面をそれぞれ指すことが可能である。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板は、上部表面および底部表面を含む。基板の上部表面は、半導体デバイスが形成されている場所であり、したがって、半導体デバイスは、基板の上部側に形成されている。底部表面は、上部表面の反対側にあり、したがって、基板の底部側は、基板の上部側の反対側にある。基板自身が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。あるいは、基板は、ガラス、プラスチック、またはサファイヤウェハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（コンタクト、相互接続ライン、および／またはビア接触部が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「３Ｄ ＮＡＮＤメモリデバイス」（本明細書では、「メモリデバイス」と称される）という用語は、半導体デバイスを指し、その半導体デバイスは、横方向に配向された基板の上に、３Ｄ ＮＡＮＤメモリセルトランジスターの垂直方向に配向されたストリング（本明細書では、「メモリストリング」、たとえば、ＮＡＮＤストリングまたは３Ｄ ＮＡＮＤストリングなどと称される）を備えており、メモリストリングが基板に対して垂直方向に延在するようになっている。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
本明細書で使用されているように、「配設されている」という用語は、方法（たとえば、堆積させるか、取り付けるか、または設置するなど）によって、形成されているか、または、その他の方法で生成されているかもしくは位置付けされていることを指す。
本開示において、「水平方向の／水平方向に」という用語は、基板の横方向の表面に対して公称的に平行であることを意味している。
集積回路パッケージングは、半導体デバイス製作の最終的な段階であることが多い。複数の集積回路（たとえば、チップ）は、単一のパッケージの中へパッケージングされ、同種のまたは異種のチップ集積を達成する。パッケージングは、パッケージの中に囲まれている内容物のための保護を提供し、外部回路へのおよび外部回路からの電力および信号のためのアクセスを可能にする。Ｆａｎ－Ｏｕｔ Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ （ＦＯＷＬＰ）およびＦａｎ－Ｏｕｔ Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ （ＦＯＰＬＰ）などのようなファンアウトパッケージング技術が、より低い製作コスト、デバイスフットプリントの低減、および、デバイス性能の改善を実現するために開発されている。ＦＯＷＬＰプロセスでは、個々のチップが、ウェハ形状の基板の上に配設され、追加的な入力／出力（Ｉ／Ｏ）接続ポイントのために、それぞれのダイ同士の間に割り当てられたスペースを備えている。次いで、チップが、モールドコンパウンドの中に埋め込まれる。周辺におけるモールドコンパウンド領域からのチップの上のＩ／Ｏ接続を再ルーティングするために、再分配層（ＲＤＬ）が形成される。ダイシングソーは、ウェハ形状の基板の上に形成された完了したパッケージのアレイからチップを分離し、個々の半導体パッケージを形成することが可能である。しかし、通常の大サイズのウェハは約３００ｍｍであるので、ウェハの上に製造およびパッケージングされ得る半導体デバイスの量は限られる。ＦＯＰＬＰプロセスは、ＦＯＷＬＰプロセスと比較して増加されたパッケージング容量を提供するために開発されている。ＦＯＰＬＰプロセスでは、チップは、ウェハ形状の基板ではなく、基板レベルパネルの上に配設されており、パッケージング容量を増加させる。たとえば、基板レベルパネルは、５００ｍｍまたは６００ｍｍの長さの辺を有する正方形形状のパネルであることが可能である。
ＦＯＷＬＰプロセスおよびＦＯＰＬＰプロセスの両方に関して、スタックされたメモリデバイス（たとえば、３Ｄ ＮＡＮＤメモリチップなど）に関するＩ／Ｏ接続の量を支持することは、ますます困難になっている。より高いストレージ容量に対する要求が増加し続けるにつれて、メモリセルおよび階段構造体の垂直方向のレベルの数も増加する。たとえば、６４レベルの３Ｄ ＮＡＮＤメモリデバイスは、２つの３２レベルの階段構造体を含むことが可能であり、一方が他方の上に形成された状態になっている。同様に、１２８レベルの３Ｄ ＮＡＮＤメモリデバイスは、２つの６４レベルの階段構造体を含むことが可能である。デバイス臨界寸法が縮小し続けるにつれて、ファンアウトパッケージングの中のメモリチップのための十分な量のＩ／Ｏ接続を提供することがますます困難になっている。
本開示に記載されているさまざまな実施形態は、ファンアウトパッケージングの中のメモリチップのためのスタックされた階段相互接続構造体を組み込む。スタックされた階段相互接続構造体は、スタックされた階段相互接続構造体のそれぞれのレベルに形成されたピラーバンプを通して、スタックされたＩＣチップのそれぞれのＩＣチップへの電気的な接続を提供することが可能であり、そして、それは、Ｉ／Ｏ接続ポイントの数を増加させる。本明細書に記載されている実施形態は、例としてファンアウトパッケージングを使用しており、他のパッケージング技術にも適用され得る。
図１は、いくつかの実施形態による、階段相互接続構造体を組み込んだマルチチップパッケージングを製作するための方法１００のフロー図である。例示目的のために、図１に示されている動作は、図２～図１２に示されているようなパッケージング構造体２００、ならびに、図１３および図１４におけるパッケージング構造体１３００を製作する例示的な製作プロセスを参照して説明されることとなる。動作は、特定の用途に応じて、異なる順序で実施され得、または、そのように実施されないことも可能である。方法１００は、完全な半導体デバイスを作り出さない可能性があるということが留意されるべきである。したがって、追加的なプロセスが、方法１００の前に、方法１００の間に、および、方法１００の後に提供され得るということ、ならびに、いくつかの他のプロセスは、単に簡潔に本明細書に記載されているに過ぎないということが理解される。
図１を参照すると、動作１０５において、いくつかの実施形態によれば、コンタクトパッドが、キャリア基板の上に形成される。たとえば、図２に示されているパッケージング構造体２００を参照して説明されているように、コンタクトパッド２０８が、キャリア基板２０２の上に形成される。図示の明確化のために、図２は、パッケージング構造体２００のさまざまな図を含む。たとえば、図２は、コンタクトパッド２０８および基板２０２を示す側面図２１０および対応する平面図２２０を含む。コンタクトパッド２０８は、パッケージング構造体２００の第１のパッケージ２０４および第２のパッケージ２０６の中に配設され得る。第１および第２のパッケージ２０４および２０６は、パッケージ境界２０５において分離され得る。追加的なＩＣチップが、パッケージング構造体２００の上に配設され得、それは、簡単にするために図２に示されていない。いくつかの実施形態において、第１および第２のパッケージ２０４および２０６の中に含まれているＩＣチップは、デバイス設計および所望の機能に応じて、同じまたは異なっていることが可能である。
キャリア基板２０２は、半導体パッケージングのための任意の適切な材料を含むことが可能である。たとえば、基板キャリアは、ガラス、窒化ガリウム、ガリウムヒ素、ＩＩＩ－Ｖ化合物、ガラス、プラスチックシート、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、任意の他の適切な材料、および／または、それらの組み合わせを含むことが可能である。
コンタクトパッド２０８は、導電性材料を使用して形成され得、キャリア基板２０２の上部表面の上に形成され得る。コンタクトパッド２０８は、その後にＩ／Ｏ接続を形成するために使用され得る。いくつかの実施形態において、コンタクトパッド２０８の１つまたは複数の行が形成され得る。例として、図２の平面図２００に示されているように、第１のパッケージ２０４は、少なくとも３行のコンタクトパッド２０８ａ、２０８ｂ、および２０８ｃを含み、一方では、第２のパッケージ２０６は、少なくとも２行のコンタクトパッド２０８ｃおよび２０８ｄを含む。いくつかの実施形態において、コンタクトパッド２０８は、キャリア基板２０２の中に埋め込まれ得、コンタクトパッド２０８の上部表面、および、キャリア基板２０２の上部表面は、実質的に同一平面上にある。いくつかの実施形態において、コンタクトパッド２０８は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、ドープトシリコン、シリサイド、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、任意の適切な材料、および／または、それらの組み合わせから形成され得る。いくつかの実施形態において、コンタクトパッド２０８は、ブランケット堆積プロセスによって配設され得、パターニングプロセスがそれに続く。いくつかの実施形態において、コンタクトパッド２０８は、図２に示されているように、第１および第２のパッケージ２０４および２０６の中央に向けて延在する周辺領域から配設され得る。いくつかの実施形態において（図２には示されていない）、コンタクトパッド２０８は、第１および第２のパッケージ２０４および２０６の中央領域に形成され得る。いくつかの実施形態において、コンタクトパッド２０８は、第１のパッケージ２０４の周辺領域に形成され得、第２のパッケージ２０６の中央領域に形成され得る。いくつかの実施形態において、コンタクトパッド２０８は、それに限定されないが、化学蒸着（ＣＶＤ）、流動性ＣＶＤ（ＦＣＶＤ）、スパッタリング、有機金属ＣＶＤ（ＭＯＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、物理蒸着（ＰＶＤ）、高密度プラズマ（ＨＤＰ）、任意の適切な堆積技法、および／または、それらの組み合わせを含む、堆積技法を使用して配設され得る。
再び図１を参照すると、動作１１０において、いくつかの実施形態によれば、誘電体層およびブロッキング層が、キャリア基板の上に形成される。たとえば、図３に示されているように、誘電体層３１０およびブロッキング層３１４が、パッケージング構造体２００の第１のパッケージ２０４および第２のパッケージ２０６において、キャリア基板２０２の上に形成され得る。
誘電体層３１０は、キャリア基板２０２の上に（キャリア基板２０２の上部表面の上、および、コンタクトパッド２０８の露出された表面の上を含む）誘電材料をブランケット堆積させることによって配設され得る。パターニングプロセスが、誘電材料の残りの部分が誘電体層３１０を形成することができるように、ブランケット堆積された誘電材料の部分を除去するために使用され得る。いくつかの実施形態において、誘電体層３１０は、絶縁材料（たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、任意の適切な絶縁材料、および／または、それらの組み合わせなど）から形成され得る。いくつかの実施形態において、誘電体層３１０を配設することは、それに限定されないが、ＣＶＤ、ＦＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＰＶＤ、ＨＤＰ、任意の適切な堆積技法、および／または、それらの組み合わせを含む、任意の適切な堆積技法を含むことが可能である。
ブロッキング層３１４は、誘電体層３１０同士の間において、キャリア基板２０２およびコンタクトパッド２０８の上部表面の上に配設され得る。いくつかの実施形態において、ブロッキング層３１４は、誘電体層３１０、キャリア基板２０２の上部表面、ならびに、コンタクトパッド２０８の露出された表面（たとえば、上部表面および側壁部）の上に、誘電材料をブランケット堆積させることによって配設され得る。パターニングプロセスまたは研磨プロセスが実施され得、堆積された材料が、隣接する誘電体層３１０の間に残っているようになっており、ブロッキング層３１４および誘電体層３１０の上部表面が、実質的に平面的になるようになっている。たとえば、化学機械研磨（ＣＭＰ）プロセスが使用され得る。いくつかの実施形態において、ブロッキング層３１４および誘電体層３１０は、異なる材料から形成されている。たとえば、ブロッキング層３１４および誘電体層３１０は、互いに対して高いエッチング選択性（たとえば、約１０よりも大きい）を有する材料を使用して配設され得る。たとえば、ブロッキング層３１４は、酸化ケイ素を使用して形成され得、誘電体層３１０は、酸窒化ケイ素を使用して形成され得る。いくつかの実施形態において、ブロッキング層３１４は、絶縁材料（たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、任意の適切な絶縁材料、および／または、それらの組み合わせなど）から形成され得る。いくつかの実施形態において、ブロッキング層３１４の堆積プロセスは、それに限定されないが、ＣＶＤ、ＦＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＰＶＤ、ＨＤＰ、任意の適切な堆積技法、および／または、それらの組み合わせを含む、任意の適切な堆積技法を含むことが可能である。いくつかの実施形態において、ブロッキング層３１４は、フォトレジスト材料から形成され、スピンオンプロセスによって堆積され得る。いくつかの実施形態において、アニールプロセスが、堆積されたフォトレジスト材料に適用され、その物理的な耐久性を強化することが可能である。
再び図１を参照すると、動作１１５において、いくつかの実施形態によれば、第１の階段層の垂直方向相互接続部が、誘電体層の中に形成される。たとえば、図４に示されているように、垂直方向相互接続部４１８は、パッケージング構造体２００の第１のパッケージ２０４および第２のパッケージ２０６において、誘電体層３１０の中に配設され得る。
垂直方向相互接続部４１８は、導電性ラインであることが可能であり、導電性ラインは、誘電体層３１０の中に開口部をエッチングすることによって、および、開口部の中に導電性材料を堆積させることによって配設される。いくつかの実施形態において、垂直方向相互接続部４１８は、ダマシンプロセスまたはデュアルダマシンプロセスによって配設され得る。いくつかの実施形態において、垂直方向相互接続部４１８は、導電性材料（たとえば、銅、コバルト、タングステン、アルミニウム、金、銀、任意の適切な導電性材料、および、それらの組み合わせなど）から形成され得る。いくつかの実施形態において、導電性材料は、開口部が充填されるまでブランケット堆積され得る。残りの導電性材料および誘電体層３１０の上部表面が実質的に同一平面上になるように、平坦化プロセス（たとえば、ＣＭＰプロセス）が使用され得る。
再び図１を参照すると、動作１２０において、いくつかの実施形態によれば、第１の階段層のための水平方向相互接続部が、誘電体層の中に形成される。たとえば、図５に示されているように、水平方向相互接続部５１８は、パッケージング構造体２００の第１のパッケージ２０４および第２のパッケージ２０６において、誘電体層５１４の中に配設され得る。水平方向相互接続部４１８および垂直方向相互接続部５１８は、階段相互接続構造体の最も低い相互接続レベルを形成することが可能である。階段相互接続構造体は、複数の相互接続レベルから形成され得、ここで、それぞれの相互接続レベルは、本開示において、階段相互接続構造体の「階段層」（または、「ＳＣ層」）とも称される。たとえば、第１の階段層５０２は、いくつかの実施形態によれば、垂直方向相互接続部４１８および水平方向相互接続部５１８を含んで形成され得る。
誘電体層５１０およびブロッキング層５１４は、誘電体層３１０およびブロッキング層３１４の上にそれぞれ配設され得る。いくつかの実施形態において、誘電体層５１０は、誘電体層３１０のものと同様の堆積方法および材料組成を使用して配設され得る。たとえば、誘電体層３１０および５１０は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素から形成され得る。同様に、ブロッキング層５１４は、ブロッキング層３１４のものと同様の堆積方法および材料組成を使用して配設され得る。たとえば、ブロッキング層３１４および５１４は、フォトレジスト材料から形成され得る。
水平方向相互接続部５１８は、導電性ラインであることが可能であり、導電性ラインは、エッチング誘電体層５１０の中に開口部をエッチングすることによって、および、開口部の中に導電性材料を堆積させることによって配設される。いくつかの実施形態において、水平方向相互接続部５１８は、ダマシンプロセスまたはデュアルダマシンプロセスによって配設され得る。いくつかの実施形態において、水平方向相互接続部５１８および垂直方向相互接続部４１８は、同様の導電性材料（たとえば、銅、コバルト、タングステン、アルミニウム、金、および銀など）を使用して形成され得る。いくつかの実施形態において、水平方向への電気的な接続を提供するために、また、後続の相互接続構造体を垂直方向相互接続部４１８に電気的に接続するためのより大きなアライメント公差を提供するために、水平方向相互接続部５１８の幅は、垂直方向相互接続部４１８の幅よりも大きくなっていることが可能である。いくつかの実施形態において、水平方向相互接続部５１８、誘電体層５１０、およびブロッキング層５１４の上部表面が実質的に同一平面上になるように、平坦化プロセスが使用され得る。
再び図１を参照すると、動作１２５において、いくつかの実施形態によれば、第２の階段層のための垂直方向相互接続部および水平方向相互接続部が、誘電体層の中に形成される。たとえば、図６に示されているように、第２の階段層５０４が、第１の階段層５０２の上に形成される。第２の階段層５０４の幅は、第１の階段層５０２の幅よりも小さくなっており、第１の階段層５０２からの１つまたは複数の相互接続構造体が露出され、その後にブロッキング層６１０および６１２によってカバーされるようになっている。いくつかの実施形態において、誘電体層６０２および６０４のための材料組成および堆積方法は、誘電体層３１０および５１０のものとそれぞれ同様であることが可能である。いくつかの実施形態において、ブロッキング層６１０および６１２の材料組成および堆積方法は、ブロッキング層３１４および５１４のものとそれぞれ同様であることが可能である。垂直方向相互接続部６１８および水平方向相互接続部６２０は、誘電体層６０２および６０４の中にそれぞれ配設され得る。
再び図１を参照すると、動作１３０において、いくつかの実施形態によれば、追加的な階段層が形成される。図７に示されているように、追加的な階段層（たとえば、第３の階段層５０６および第４の階段層５０８など）が、その後に第２の階段層５０４の上に形成される。第３の階段層５０６は、誘電体層７０２および７１４の中にそれぞれ形成されている垂直方向相互接続部７１８および水平方向相互接続部７２０を含むことが可能である。同様に、第４の階段層５０８は、誘電体層７３２および７５４の中にそれぞれ形成されている垂直方向相互接続部７５８および水平方向相互接続部７６０を含むことが可能である。ブロッキング層７１０、７１２、７４０、および７４２は、ブロッキング層３１４および５１４と同様であることが可能であり、簡単にするために本明細書には詳細に記載されていない。後続の階段層のそれぞれは、下にある先行の階段層よりも小さい幅を有しており、下にある階段層からの少なくとも１つまたは複数の相互接続部が露出され、その後にブロッキング層によってカバーされるようになっている。たとえば、ブロッキング層７１０は、第２の階段層５０４の水平方向相互接続部６２０と接触している。同様に、第４の階段層５０８からのブロッキング層７４０は、第３の階段層５０４の水平方向相互接続部７２０と接触している。
再び図１を参照すると、動作１３５において、いくつかの実施形態によれば、ブロッキング層が除去される。図８に示されているように、すべての階段層からのブロッキング層が除去され、誘電体層、および、後続の階段層によってカバーされていない水平方向相互接続部を露出させる。具体的には、ブロッキング層（たとえば、ブロッキング層３１４、５１４、６１０、６１２、７１０、７１２、７４０、および７４２など）が、除去され、それぞれの階段層の端部に近接して形成された水平方向相互接続部を露出させることが可能である。いくつかの実施形態において、すべてのブロッキング層が除去されるとは限らない。露出された水平方向相互接続部および誘電体層の部分は、階段相互接続構造体の「ステップ」または「ステア」と集合的に称され得る。たとえば、ブロッキング層を除去することによって露出される第１の階段層５０２の部分の上部表面は、図８に示されているように、ステップ５１９と称され得る。したがって、隣接する階段層は、階段層の端部に形成されたステップによってオフセットされる。具体的には、１対のオフセットされた隣接する階段層は、第１の階段層と、その後に形成された第２の階段層とを含むことが可能であり、第２の階段層は、第１の階段層の上部表面の一部分（しかし、その全体ではない）をカバーする。たとえば、第１の階段層５０２のステップ５１９は露出されており、第２の階段層５０４の誘電体層６０２によってカバーされていない。いくつかの実施形態において、ブロッキング層は、適切なエッチングプロセス（たとえば、プラズマエッチングプロセスまたはウェットエッチングプロセスなど）を使用して除去され得る。いくつかの実施形態において、ブロッキング層は、フォトレジスト材料を使用して形成され、除去プロセスは、フォトレジスト剥離プロセスまたはプラズマ灰化プロセスを含むことが可能である。
再び図１を参照すると、動作１４０において、いくつかの実施形態によれば、反転されたチップが、第２の階段層５０４の中に配設される。図９に示されているように、ピラーバンプ９１６、９３６、および９５６が、パッケージング構造体２００の中に配設され得る。ピラーバンプ９１６は、第２の階段層５０４と同じ水平方向のレベルに配設され得る。そうであるので、ピラーバンプ９１６は、第１の階段層５０２の上方にあり、第１の階段層５０２の水平方向相互接続部５１８に電気的に連結されている。ピラーバンプ９１６は、ピラーベース９１８およびピラー本体部９２０を含むことが可能である。いくつかの実施形態において、ピラーベース９１８およびピラー本体部９２０は、同様の導電性材料を使用して形成され得る。たとえば、ピラーベース９１８およびピラー本体部９２０は、銅を使用して形成され得る。いくつかの実施形態において、ピラーベース９１８およびピラー本体部９２０は、電気めっき、無電解めっき、スパッタリング、ＰＶＤ、任意の適切な堆積プロセス、および、それらの組み合わせを使用して形成され得る。いくつかの実施形態において、ピラーベース９１８およびピラー本体部９２０は、異なる導電性材料を使用して形成され得る。いくつかの実施形態において、ピラーベース９１８およびピラー本体部９２０は、任意の適切な導電性材料（たとえば、タングステン、コバルト、銀、金、および、それらの組み合わせなど）を使用して形成され得る。ピラーバンプ９３６は、コンタクトパッド２０８と接触しているピラーベース９３８と、ピラーベース９３８の上に形成されたピラー本体部９４０とを含むことが可能である。いくつかの実施形態において、ピラーベース９３８およびピラー本体部９４０は、ピラーベース９１８およびピラー本体部９２０のものと同様の材料および堆積プロセスを使用して形成され得、それは、簡単にするために本明細書には詳細に記載されていない。ピラーバンプ９３６は、第２の階段層５０４と同じ水平方向のレベルに配設されている反転されたチップに、電気的な接続を提供するために使用され得る。いくつかの実施形態において、第２の階段層５０４は、コンタクトパッド２０８に直接的に接続されている最も低いチップ設置レベルであることが可能である。ピラーバンプ９５６は、コンタクトパッド２０８と接触しているピラーベース９５８と、ピラーベース９５８の上に形成されたピラー本体部９６０とを含むことが可能である。いくつかの実施形態において、ピラーベース９５８およびピラー本体部９６０は、ピラーベース９１８およびピラー本体部９２０のものと同様の材料および堆積プロセスを使用して形成され得、それは、簡単にするために本明細書には詳細に記載されていない。いくつかの実施形態において、単一のピラー本体部９６０は、２つ以上のピラーベース９５８に物理的におよび電気的に接続され得る。ピラー本体部９６０は、チップの端子に接続され得、それは、パッケージング構造体２００の中に配設されているが、図９には示されていない。
チップ９４６は、ピラーバンプ９３６を介してコンタクトパッド２０８の上にフリップマウントされ得る。いくつかの実施形態において、チップ９４６は、第２の階段層５０４と同じレベルにある水平方向のレベルに装着されている。チップ９４６は、キャリア９５０に取り付けられている集積回路９４８を含むことが可能である。チップ９４６は、反転されてピラーバンプ９３６の上に装着され得、集積回路９４８からの端子（図９には示されていない）が、ピラー本体部９４０の上部表面と接触した状態になることができるようになっている。この装着構成は、ピラーバンプ９３６とチップ９４６との間で電力および信号が送信されることを可能にすることができ、集積回路９４８が外部回路によって制御され得るようになっている。いくつかの実施形態において、チップ９４６は、さまざまな適切な集積回路（たとえば、ＣＭＯＳ回路およびＲＦ回路などになるように配置されたトランジスターを含む制御回路など）を含むことが可能である。いくつかの実施形態において、アクティブおよびパッシブデバイス（たとえば、トランジスター、ダイオード、キャパシター、抵抗器、およびインダクターなど）は、チップ９４６の上におよび／またはチップ９４６の中に配設され得る。ピラーバンプ（たとえば、ピラーバンプ９１６、９３６、および９５６など）の組み込みは、ワイヤーボンディング接続に必要性を低減させることが可能であり、そして、それは、寄生キャパシタンスおよびインダクタンスを低減させる。図９は、１行のピラーバンプ９１６、９３６、および９５６を示しているが、複数の行／列のピラーバンプが、電気的な接続を提供するために配設され得る。たとえば、ピラーバンプ９１６、９３６、および９５６は、ｘ方向に延在する行で形成されている。追加的なピラーバンプが、方向に延在する列で配設され得、それは、簡単にするために図９には示されていない。たとえば、ピラーバンプは、図２の平面図２００を参照して示されている複数の行のコンタクトパッド２０８ａ～２０８ｄの上に形成され得る。ピラーバンプのアレイをパッケージング構造体の中に組み込むことは、製品歩留まりおよび性能を改善することが可能であり、また、利用可能なＩ／Ｏコネクトの数を増加させることが可能であり、そして、それは、高歩留まりの（ｈｉｇｈ－ｙｉｅｌｄ）複数の行／列のＩ／Ｏコネクトを形成するために、ワイヤー接続（たとえば、ワイヤーボンディング）を使用する必要性を緩和することが可能である。
再び図１を参照すると、動作１４５において、いくつかの実施形態によれば、反転されたチップが、第３の階段層の中に配設される。図１０に示されているように、チップ１０４６は、キャリア１０５０に取り付けられている集積回路１０４８を含むことが可能である。第３の階段層５０６と同じ水平方向のレベルに配設されているチップ１０４６は、下側階段層（たとえば、第２の階段層５０４）に直接的に接続されている。チップ１０４６は、反転されたピラーバンプ９１６の上に装着され得、集積回路１０４８からの端子（図９には示されていない）が、ステップ５１９の方を向くようになっており、ピラー本体部９２０の上部表面と接触した状態になることができるようになっている。この装着構成は、ピラーバンプ９１６とチップ１０４６との間で電力および信号が送信されることを可能にすることができ、集積回路１０４８が、第１の階段層５０２の水平方向相互接続部および垂直方向相互接続部を通して、外部回路によって制御され得るようになっている。
チップ１０４６は、さまざまな集積回路（たとえば、メモリ回路など）を含むことが可能である。たとえば、チップ１０４６は、３Ｄ ＮＡＮＤフラッシュメモリチップなどのような３次元（３Ｄ）メモリ回路を含むことが可能である。３Ｄ ＮＡＮＤフラッシュメモリチップは、フラッシュメモリセルのアレイを含むことが可能であり、それは、基板の上に配置されているゲート電極のスタックを含み、ワードラインを通ってワードラインに交差する、基板の中への半導体チャネルを備える。３Ｄ ＮＡＮＤフラッシュメモリチップの詳細な構造は、簡単にするために図１０に示されていない。詳細な構造は、底部／下側選択的ゲートとして機能する底部／下側ゲート電極を含むことが可能である。上部／上側ゲート電極は、上部／上側選択的ゲートとして機能する。上部／上側選択的ゲート電極と底部／下側ゲート電極との間のワードライン／ゲート電極は、ワードラインとして機能する。ワードラインおよび半導体チャネルの交差は、メモリセルを形成する。上部／上側選択的ゲートは、行選択のためのワードラインに接続されており、底部／下側選択的ゲートは、列選択のためのビットラインに接続されている。３Ｄ ＮＡＮＤメモリチップは、外部接続からワードライン、選択的ゲート、または、任意の適切な端子への電気的な接続を提供するためのコンタクト構造体のアレイを含むことが可能である。コンタクト構造体は、フラッシュメモリコントローラーまたはシステムによってアクセスされることとなる半導体パッケージングの外部接続に電気的に連結され得る。３Ｄ ＮＡＮＤフラッシュメモリデバイスおよびそれを形成するための方法の例は、「Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ａｎｄ Ｆｏｒｍｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ」という標題の米国特許第１０，５５９，５９２号に見出され得、その文献は、その全体が参照により本明細書に組み込まれている。
再び図１を参照すると、動作１５０において、いくつかの実施形態によれば、追加的な反転されたチップが、さまざまな階段層の中に配設される。反転されたチップは、キャリアの上に装着された集積回路を含むことが可能である。たとえば、チップ１１４６は、キャリア１０５０に取り付けられている集積回路１０４８を含むことが可能である。いくつかの実施形態において、チップは、キャリアなしで配設され得る（たとえば、集積回路を含むチップ１３４６など）。図１１に示されているように、チップ１０４６と同様に、チップ１１４６、１２４６、および１１６８のそれぞれは、その後に階段層の上に配設され、その階段層の真下の別の階段層に直接的におよび電気的に接続され得る。また、チップ１１４６、１２４６、および１１６８は、水平方向相互接続部および垂直方向相互接続部を通して、他の階段層に電気的に接続され得る。たとえば、チップ１１４６は、反転されてピラーバンプ９２６の上に装着され得、集積回路１１４８からの端子（図１１には示されていない）が、第３の階段層５０６によってカバーされていない第２の階段層５０４の一部分に（たとえば、真上）に面することができるようになっており、ピラー本体部９３０の上部表面と接触した状態になることができるようになっている。この装着構成は、ピラーバンプ９２６とチップ１１４６との間で電力および信号が送信されることを可能にすることができ、集積回路１１４８が、第１および第２の階段層５０２および５０４の水平方向相互接続部および垂直方向相互接続部を通して、外部回路によって制御され得るようになっている。
モールディングコンパウンドが、キャリア基板の上に形成され、スタックされた相互接続構造体および配設されたチップをカプセル化することが可能である。図１１に示されているように、モールディングコンパウンド１１８０は、階段層５０２～５０８およびチップ９４６～１３４６がモールディングコンパウンド１１８０の中に埋め込まれるように配設され得る。いくつかの実施形態において、モールディングコンパウンド１１８０は、樹脂コンパウンド、エポキシモールディングコンパウンド、任意の適切なモールディングコンパウンド、および／または、それらの組み合わせから形成され得る。
再び図１を参照すると、動作１５５において、いくつかの実施形態によれば、再分配層（ＲＤＬ）および金属バンプが形成される。図１２に示されているように、パッケージング構造体２００は反転されており、ＲＤＬ１２０２および金属バンプ１２０４が、パッケージング構造体２００の裏側に配設され得る。金属バンプ１２０４は、Ｉ／Ｏコンタクトとして、または、任意の適切な電気的コンタクトとして使用され得る。いくつかの実施形態において、キャリア基板２０２が、ＲＤＬ１２０２によって交換され得る。たとえば、キャリア基板２０２が、誘電体層３１０、垂直方向相互接続部４１８、コンタクトパッド２０８、およびモールディングコンパウンド１１８０の表面を露出させるために除去され得る。次いで、ＲＤＬ１２０２が、上述の露出された表面の上に形成され得る。ＲＤＬ１２０２は、第１の階段層５０２の中に形成された垂直方向相互接続部をより大きなフットプリントへファンアウトするための水平方向の導電性ラインおよび垂直方向の導電性ラインを含むことが可能である。いくつかの実施形態において、ＲＤＬ１２０２は、導電性ワイヤー（簡単にするために図１２には示されていない）がその中に埋め込まれた状態の１つまたは複数の誘電体層を含むことが可能である。導電性ワイヤーは、任意の適切な材料（たとえば、アルミニウム、アルミニウム合金、または他の金属など）を使用して形成され得る。いくつかの実施形態において、ＲＤＬ１２０２は、ヒューズをさらに含むことが可能である。
金属バンプ１２０４は、ＲＤＬ１２０２の上に配設され、ＲＤＬ１２０２に電気的に接続され得る。金属バンプ１２０４は、はんだバンプ（たとえば、共晶はんだバンプなど）を含むことが可能である。あるいは、金属バンプ１２０４は、銅バンプから形成され得るか、または、金、銀、ニッケル、タングステン、アルミニウム、他の金属、および／もしくは、それらの合金から形成された他の金属バンプから形成され得る。また、金属バンプ１２０４は、半導体相互接続技法（たとえば、フリップチップ相互接続など）において使用されるＣｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ （Ｃ４）バンプを含むことが可能である。いくつかの実施形態において、金属バンプ１２０４は、図１２に示されているように、ＲＤＬ１２０２の表面から突出することが可能である。はんだマスク（図示せず）は、金属バンプ１２０４の形成の前に配設され、バンプ材料が望ましくない領域に形成しないように保護することが可能である。金属バンプ１２０４は、ＰＶＤ、ＣＶＤ、電気化学堆積（ＥＣＤ）、分子線エピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、および電気めっきを含む、任意の数の適切な技法を通して形成され得る。
図１３および図１４は、いくつかの実施形態による、スタックされたチップの両方の端部に形成された階段相互接続構造体を組み込んだパッケージング構造体１３００を示している。図２～図１４における同様の参照番号は、一般的に、同一の要素、機能的に同様の要素、および／または、構造的に同様の要素を示す。
図１３は、ＲＤＬおよび金属バンプの形成の前のパッケージング構造体１３００を示している。パッケージング構造体１３００は、第１のパッケージ１３０４および第２のパッケージ１３０６を含む。いくつかの実施形態において、第１および第２のパッケージ１３０４および１３０６は、図１３に示されているように、ミラー対称的になっていることが可能である。チップ９４６、１０４６、１１４６、および１２４６を含むスタックされたチップは、図２～図１２のものと同様であり、簡単にするために本明細書には詳細に記載されていない。図２～図１２に記載されている階段相互接続構造体とは対照的に、図１３および図１４に示されている階段相互接続構造体は、スタックされたチップの両方の端部に接続されている。たとえば、図１３に示されているように、ピラーバンプ９１６および９２６は、チップ１０４６および１１４６の一方の端部に接続されており、一方では、ピラーバンプ１３１６および１３２６は、チップ１２４６および１３４６の対向する端部に接続されている。
図１４は、ＲＤＬおよび金属バンプの形成の後のパッケージング構造体１３００を示している。図１４に示されているように、ＲＤＬ１４０２は、パッケージング構造体１３００の裏側に配設され得、金属バンプ１４０４は、ＲＤＬ１４０２の上に配設され得る。ＲＤＬ１４０２および金属バンプ１４０４は、ＲＤＬ１２０２および金属バンプ１２０４と同様であることが可能であり、簡単にするために本明細書には詳細に記載されていない。
図１２および図１４に示されているパッケージング構造体の中に金属バンプが配設された後に、追加的なプロセスが実施され得る。たとえば、パッケージング特質（たとえば、製作歩留まりおよびデバイス性能など）を決定するために、金属バンプを通して、パネルレベル試験が実施され得る。ダイシングプロセスが、隣接するパッケージを分離するために使用され得る。たとえば、図１２のパッケージ２０４および２０６は、パッケージ境界２０５に沿ってダイシングすることによって分離され得る。パッケージ１３０４および１３０６は、パッケージ境界１３０５に沿ってダイシングすることによって分離され得る。
図１５および図１６は、いくつかの実施形態による、ＲＤＬおよび金属バンプの形成の前のパッケージング構造体１５００を示している。図１５および図１６は、それぞれ、パッケージング構造体１５００の断面図および平面図である。コンタクトパッド２０８は、基板の中央領域の上に、階段層１５０２と階段層１５０４との間に形成されている。図６～図１４に示されている階段層と同様に、階段層１５０２および１５０４は、ｘ方向に形成されたステップを有することが可能である。加えて、階段層１５０４は、適切な方法（たとえば、図１６に示されているように、ｙ方向にインクリメンタルに減少する長さを有するチップをスタックさせることなど）によってｙ方向に形成されたステップを有することも可能である。たとえば、長さＬ１を有するチップ１３４６は、より短い長さＬ２を有するチップ１１６０の上に形成され得る。いくつかの実施形態において、同様の長さを有するチップを装着することは、また、インクリメンタルなオフセットを伴って後続のチップを装着することによって、ｙ方向にステップを有することが可能である。図１２および図１４に記載されているものと同様のＲＤＬおよび金属バンプが、パッケージング構造体１５００の上に形成され得、それは、簡単にするために本明細書では詳細に議論されていない。
本開示は、ファンアウトパッケージングにおけるメモリチップのためのスタックされた階段相互接続構造体を記載している。スタックされた階段相互接続構造体は、スタックされた階段相互接続構造体のそれぞれのレベルの上に形成されたピラーバンプを通して、スタックされたチップのそれぞれのチップへの電気的な接続を提供することが可能であり、そして、それは、Ｉ／Ｏ接続ポイントの数を増加させる。
いくつかの実施形態において、半導体パッケージは、ＲＤＬの第１の表面の上に形成された再分配層（ＲＤＬ）および金属バンプを含む。また、半導体パッケージは、ＲＤＬの第２の表面の上に形成された階段相互接続構造体を含む。階段相互接続構造体は、階段層を含み、それぞれの階段層は、隣接する階段層からオフセットされている。半導体パッケージは、階段相互接続構造体に電気的に接続されている集積回路（ＩＣ）チップをさらに含む。
いくつかの実施形態において、半導体パッケージは、再分配層（ＲＤＬ）と、ＲＤＬと接触しているコンタクトパッドとを含む。また、半導体パッケージは、複数のコンタクトパッドと接触している第１の複数のピラーバンプを含む。半導体パッケージは、ＲＤＬと接触している階段相互接続構造体をさらに含む。階段相互接続構造体は、ＲＤＬと接触している第１の複数の相互接続部を有する第１の階段層と、第１の階段層に隣接する第２の階段層とを含む。第２の階段層は、第１の複数の相互接続部に接触している第２の複数の相互接続部を含む。階段相互接続構造体は、第３の階段層をさらに含み、第３の階段層は、第２の階段層に隣接しており、第３の複数の相互接続部を有している。また、半導体パッケージは、第１の複数のピラーバンプに接触している第１の集積回路（ＩＣ）チップと、第１の階段層に接触している第２の複数のピラーバンプとを含む。また、半導体パッケージは、第１のＩＣチップおよび第２の複数のピラーバンプに接触している第２のＩＣチップを含む。
いくつかの実施形態において、半導体パッケージを形成するための方法は、キャリア基板の上に第１の階段層を形成するステップを含む。第１の階段層を形成するステップは、キャリア基板の上に第１の誘電体層を配設するステップと、第１の誘電体層の中に第１の複数の相互接続部を形成するステップとを含む。また、方法は、第１の階段層の上にブロッキング層を配設するステップを含む。ブロッキング層は、第１の複数の相互接続部のうちの少なくとも１つの相互接続部の上部表面に接触している。方法は、第１の階段層の上に第２の階段層を形成するステップをさらに含む。第２の階段層は、ブロッキング層に接触している。また、方法は、ブロッキング層を除去するステップと、少なくとも１つの相互接続部の上部表面を露出させるステップとを含む。方法は、少なくとも１つの相互接続部の露出された上部表面の上にピラーバンプを形成するステップをさらに含む。また、方法は、ピラーバンプの上に集積回路（ＩＣ）チップを装着するステップを含む。
したがって、特定の実施形態の先述の記載は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上に記載されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
２００ パッケージング構造体
２０２ キャリア基板
２０４ 第１のパッケージ
２０５ パッケージ境界
２０６ 第２のパッケージ
２０８ コンタクトパッド
２０８ａ コンタクトパッド
２０８ｂ コンタクトパッド
２０８ｃ コンタクトパッド
２０８ｄ コンタクトパッド
２１０ 側面図
２２０ 平面図
３１０ 誘電体層
３１４ ブロッキング層
４１８ 垂直方向相互接続部
５０２ 第１の階段層
５０４ 第２の階段層
５０６ 第３の階段層
５０８ 第４の階段層
５１０ 誘電体層
５１４ ブロッキング層
５１８ 水平方向相互接続部
５１９ ステップ
６０２ 誘電体層
６０４ 誘電体層
６１０ ブロッキング層
６１２ ブロッキング層
６１８ 垂直方向相互接続部
６２０ 水平方向相互接続部
７０２ 誘電体層
７１０ ブロッキング層
７１２ ブロッキング層
７１４ 誘電体層
７１８ 垂直方向相互接続部
７２０ 水平方向相互接続部
７３２ 誘電体層
７４０ ブロッキング層
７４２ ブロッキング層
７５４ 誘電体層
７５８ 垂直方向相互接続部
７６０ 水平方向相互接続部
９１６ ピラーバンプ
９１８ ピラーベース
９２０ ピラー本体部
９２６ ピラーバンプ
９３０ ピラー本体部
９３６ ピラーバンプ
９３８ ピラーベース
９４０ ピラー本体部
９４６ チップ
９４８ 集積回路
９５０ キャリア
９５６ ピラーバンプ
９５８ ピラーベース
９６０ ピラー本体部
１０４６ チップ
１０４８ 集積回路
１０５０ キャリア
１１４６ チップ
１１４８ 集積回路
１１６０ チップ
１１８０ モールディングコンパウンド
１２０２ 再分配層（ＲＤＬ）
１２０４ 金属バンプ
１２４６ チップ
１３００ パッケージング構造体
１３０４ 第１のパッケージ
１３０５ パッケージ境界
１３０６ 第２のパッケージ
１３１６ ピラーバンプ
１３２６ ピラーバンプ
１３４６ チップ
１４０２ ＲＤＬ
１４０４ 金属バンプ
１５００ パッケージング構造体
１５０２ 階段層
１５０４ 階段層
Ｌ１ 長さ
Ｌ２ 長さ

Claims (26)

  1. 半導体パッケージであって、
    複数の入力／出力（Ｉ／Ｏ）コンタクトに接触している第１の表面、および、前記第１の表面とは反対側の第２の表面を含む再分配層（ＲＤＬ）と；
    階段相互接続構造体であって、前記階段相互接続構造体は、前記ＲＤＬの前記第２の表面の上に形成されており、前記ＲＤＬと電気的に接続されており、
    前記階段相互接続構造体は、複数の階段層を含み、前記複数の階段層は、第１の階段層、および、前記第１の階段層の上部表面の上にスタックされた第２の階段層を含み；
    前記第２の階段層は、前記第１の階段層の前記上部表面の一部分をカバーしており、前記第１の階段層の前記上部表面の残りの部分が露出されるようになっている、階段相互接続構造体と；
    前記階段相互接続構造体を介して前記ＲＤＬに電気的に接続されている複数の集積回路（ＩＣ）チップであって、前記複数のＩＣチップのうちの第１のＩＣチップは、前記第１の階段層の前記上部表面の前記残りの部分を通して、前記ＲＤＬに電気的に接続されている、複数の集積回路（ＩＣ）チップと
    を含む、半導体パッケージ。
  2. 前記複数の階段層は、前記第２の階段層の上部表面の上にスタックされた第３の階段層をさらに含み、前記第３の階段層は、前記第２の階段層の前記上部表面の一部分をカバーしており、前記第２の階段層の前記上部表面の残りの部分が露出されるようになっている、請求項１に記載の半導体パッケージ。
  3. 前記第２の階段層の幅は、前記第１の階段層の幅よりも小さく；
    前記第３の階段層の幅は、前記第２の階段層の前記幅よりも小さい、請求項２に記載の半導体パッケージ。
  4. 前記複数のＩＣチップは、前記第２の階段層の前記上部表面の前記残りの部分を通して前記ＲＤＬに電気的に接続されている第２のＩＣチップをさらに含む、請求項２に記載の半導体パッケージ。
  5. 前記第２のＩＣチップは、前記第１のＩＣチップからオフセットされており、前記第２のＩＣチップの１つまたは複数の端子が、前記第２の階段層の前記上部表面の前記残りの部分の真上にあるようになっている、請求項４に記載の半導体パッケージ。
  6. 前記第１のＩＣチップは、１つまたは複数のピラーバンプを通して前記第１の階段層に電気的に接続されている、請求項４に記載の半導体パッケージ。
  7. 前記１つまたは複数のピラーバンプは、前記第２の階段層と同じ水平方向のレベルに配設されている、請求項６に記載の半導体パッケージ。
  8. 前記複数のＩＣチップは、１つまたは複数のピラーバンプの上にフリップマウントされた第３のＩＣチップをさらに含む、請求項４に記載の半導体パッケージ。
  9. 前記１つまたは複数のピラーバンプおよび前記第１のＩＣチップは、前記第３の階段層と同じ水平方向のレベルに配設されている、請求項８に記載の半導体パッケージ。
  10. 前記第３のＩＣチップは、前記１つまたは複数のピラーバンプを通して、前記第２の階段層の前記上部表面の露出された部分に電気的に接続されている、請求項８に記載の半導体パッケージ。
  11. 前記第１および第２のＩＣチップは、ＮＡＮＤフラッシュメモリチップを含む、請求項３に記載の半導体パッケージ。
  12. 前記ＲＤＬの前記第２の表面の上に配設されている複数のコンタクトパッドと；
    前記コンタクトパッドの上にフリップマウントされた第２のＩＣチップと
    をさらに含む、請求項１に記載の半導体パッケージ。
  13. 前記第１のＩＣチップは、前記第２のＩＣチップからオフセットされており、前記第１のＩＣチップの１つまたは複数の端子が、前記第１の階段層の前記上部表面の前記残りの部分の真上にあるようになっている、請求項１２に記載の半導体パッケージ。
  14. 前記複数のＩＣチップは、前記階段相互接続構造体によって前記ＲＤＬの上にフリップマウントされている、請求項１に記載の半導体パッケージ。
  15. 前記第１の階段層は、第１の複数の垂直方向相互接続部および第１の複数の水平方向相互接続部を含み、前記第１の複数の垂直方向相互接続部は、前記ＲＤＬと接触している第１の端部と、前記第１の複数の水平方向相互接続部と接触している第２の端部とを含む、請求項１に記載の半導体パッケージ。
  16. 前記第２の階段層は、第２の複数の垂直方向相互接続部および第２の複数の水平方向相互接続部を含み、前記第２の複数の垂直方向相互接続部は、前記第１の複数の水平方向相互接続部と接触している、請求項１５に記載の半導体パッケージ。
  17. 前記階段相互接続構造体および前記複数のＩＣチップをカプセル化するモールディングコンパウンドをさらに含む、請求項１に記載の半導体パッケージ。
  18. 前記複数のＩ／Ｏコンタクトは、複数の金属バンプを含む、請求項１に記載の半導体パッケージ。
  19. 半導体パッケージ構造体を形成するための方法であって、前記方法は、
    キャリア基板を提供するステップと；
    前記キャリア基板の上に階段相互接続構造体を形成するステップであって、形成する前記ステップは、
    第１の階段層を形成するステップ、および、
    前記第１の階段層の上部表面の上に第２の階段層を形成するステップであって、前記第２の階段層は、前記第１の階段層の前記上部表面の一部分をカバーしており、前記第１の階段層の前記上部表面の残りの部分が露出されるようになっている、ステップ
    を含む、ステップと；
    前記キャリア基板の上におよび前記階段相互接続構造体の上に複数の集積回路（ＩＣ）チップをフリップマウントするステップであって、フリップマウントする前記ステップは、前記第１の階段層の前記上部表面の前記残りの部分を通して、前記複数のＩＣチップのうちの第１のＩＣチップを前記第１の階段層に電気的に接続するステップを含む、ステップと；
    前記キャリア基板を再分配層（ＲＤＬ）と交換するステップと；
    前記階段相互接続構造体を通して前記複数のＩＣチップを前記ＲＤＬに電気的に接続するステップであって、電気的に接続する前記ステップは、前記第１の階段層の前記上部表面の前記残りの部分を通して、前記第１のＩＣチップを前記ＲＤＬに電気的に接続するステップを含む、ステップと
    を含む、方法。
  20. 前記第２の階段層の上部表面の上に第３の階段層をスタックさせるステップであって、前記第３の階段層は、前記第２の階段層の前記上部表面の一部分をカバーしており、前記第２の階段層の前記上部表面の残りの部分が露出されるようになっている、ステップと；
    前記第２の階段層の前記上部表面の前記残りの部分の上に１つまたは複数のピラーバンプを形成するステップと；
    前記１つまたは複数のピラーバンプの上に前記複数のＩＣチップの第２のＩＣチップをフリップマウントするステップと
    をさらに含む、請求項１９に記載の方法。
  21. 第１の階段層を形成するステップは、前記キャリア基板の上に第１の誘電体層を堆積させるステップと、前記第１の誘電体層の中に複数の垂直方向相互接続部を形成するステップとを含む、請求項１９に記載の方法。
  22. 前記第１の階段層を形成するステップは、前記第１の誘電体層の上に第２の誘電体層を堆積させるステップと、前記第２の誘電体層の中に複数の水平方向相互接続部を形成するステップとをさらに含む、請求項２１に記載の方法。
  23. 複数の水平方向相互接続部を形成するステップは、
    前記第２の誘電体層の中に複数の開口部を形成するステップであって、前記複数の開口部のうちの少なくとも１つの開口部は、前記複数の垂直方向相互接続部のうちの少なくとも１つの垂直方向相互接続部を露出させる、ステップと；
    前記複数の開口部の中に導電性材料を堆積させるステップと
    を含む、請求項２２に記載の方法。
  24. 前記キャリア基板の上に２行以上のコンタクトパッドを堆積させるステップをさらに含む、請求項１９に記載の方法。
  25. 前記２行以上のコンタクトパッドの上に前記複数のＩＣチップのうちの第２のＩＣチップをフリップマウントするステップをさらに含む、請求項２４に記載の方法。
  26. 前記複数のＩＣチップをフリップマウントするステップは、前記第２のＩＣチップの上に前記第１のＩＣチップをフリップマウントするステップを含む、請求項２５に記載の方法。
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