KR20240018864A - 반도체 패키지 및 그 제조방법 - Google Patents

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김지훈
장애니
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    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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Abstract

본 발명의 일 실시예는, 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되는 복수의 배선 패턴들을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되며, 제2 기판, 상기 제2 기판 상에 배치되고, 상기 복수의 제1 패드들에 접하는 복수의 제2 패드들, 상기 복수의 제2 패드들을 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층, 및 상기 제2 기판을 관통하여 상기 복수의 제2 패드들에 연결되는 복수의 관통 전극들을 포함하는 제2 반도체 칩을 포함하고, 상기 복수의 배선 패턴들은 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하고, 상기 전면에 평행한 평면 상에서, 상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 제1 그룹의 제1 패드들 사이에서 제1 점유 면적을 갖고, 상기 복수의 제2 패드들 중 서로 인접한 제2 그룹의 제2 패드들 사이에서 상기 제1 점유 면적보다 큰 제2 점유 면적을 갖고, 상기 제1 그룹의 제1 패드들은 상기 제2 그룹의 제1 패드들의 제2 면적보다 작은 제1 면적을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법 {SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 제품의 고용량, 박형화 및 소형화에 대한 수요가 많아짐에 따라 다양한 형태의 반도체 패키지가 개발되고 있다. 최근 더 많은 부품(예, 반도체 칩)을 패키지 구조에 통합하기 위한 방안으로서 접착 필름(예, NCF)이나 연결 범프(예, 솔더볼)없이 반도체 칩들을 접합하는 다이렉트 본딩(direct bonding) 기술이 개발되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 본딩 면의 표면 토폴로지(topology) 특성이 개선된 반도체 칩을 제공하는 것이다.
또한, 반도체 칩 스택의 접합 계면의 품질이 향상된 반도체 패키지 및 그 제조방법을 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되는 복수의 배선 패턴들을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되며, 제2 기판, 상기 제2 기판 상에 배치되고, 상기 복수의 제1 패드들에 접하는 복수의 제2 패드들, 상기 복수의 제2 패드들을 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층, 및 상기 제2 기판을 관통하여 상기 복수의 제2 패드들에 연결되는 복수의 관통 전극들을 포함하는 제2 반도체 칩을 포함하고, 상기 복수의 배선 패턴들은 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하고, 상기 전면에 평행한 평면 상에서, 상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 제1 그룹의 제1 패드들 사이에서 제1 점유 면적을 갖고, 상기 복수의 제2 패드들 중 서로 인접한 제2 그룹의 제2 패드들 사이에서 상기 제1 점유 면적보다 큰 제2 점유 면적을 갖고, 상기 제1 그룹의 제1 패드들은 상기 제2 그룹의 제1 패드들의 제2 면적보다 작은 제1 면적을 갖는 반도체 패키지를 제공한다.
또한, 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에서 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 아래에 배치되며, 제2 기판, 상기 제2 기판 상에 배치되고, 상기 복수의 제1 패드들에 접하는 복수의 제2 패드들, 상기 복수의 제2 패드들을 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층, 및 상기 제2 기판을 관통하여 상기 복수의 제2 패드들에 연결되는 복수의 관통 전극들을 포함하는 제2 반도체 칩을 포함하고, 상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 상기 전면에 평행한 제1 방향으로 인접한 제1 그룹의 제1 패드들에 접촉되는 제1 콘택 패턴들, 상기 복수의 제2 패드들 중 상기 제1 방향으로 인접한 제2 그룹의 제2 패드들에 접촉되는 제2 콘택 패턴들, 및 상기 제2 콘택 패턴들 사이에 배치된 적어도 하나의 트레이스 패턴을 포함하고, 상기 제1 그룹의 제1 패드들은 상기 제1 방향으로 상기 제2 그룹의 제1 패드들의 제2 폭보다 작은 제1 폭을 갖는 반도체 패키지를 제공한다.
또한, 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되는 복수의 배선 패턴들을 포함하는 적어도 하나의 반도체 칩을 포함하고, 상기 복수의 배선 패턴들 중 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 한 쌍의 제1 패드들 사이의 기준 영역 내에서 소정의 점유 면적을 갖고, 상기 한 쌍의 제1 패드들은 상기 점유 면적에 비례하는 면적을 갖는 반도체 패키지를 제공한다.
또한, 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되고, 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하고, 상기 전면에 평행한 평면 상에서, 상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 한 쌍의 제1 패드들 사이의 기준 영역 내에서 소정의 점유 면적을 갖고, 상기 한 쌍의 제1 패드들은 상기 점유 면적에 비례하는 면적을 갖는 반도체 칩을 제공한다.
또한, 예비 기판, 상기 예비 기판의 전면 상에 배치된 회로층, 및 상기 회로층 상에 배치된 예비 절연층을 포함하는 반도체 웨이퍼를 준비하는 단계 - 상기 회로층은 적어도 한 쌍의 제1 콘택 패턴들, 적어도 한 쌍의 제2 콘택 패턴들, 및 상기 적어도 한 쌍의 제2 콘택 패턴들의 사이에 배치된 적어도 하나의 트레이스 패턴을 포함함 -; 상기 예비 절연층의 적어도 일부를 식각하여, 상기 적어도 한 쌍의 제1 콘택 패턴들의 적어도 일부를 노출시키는 제1 식각 홈들 및 상기 적어도 한 쌍의 제2 콘택 패턴들의 적어도 일부를 노출시키는 제2 식각 홈들을 형성하는 단계 - 상기 제1 식각 홈들 사이에서 상기 적어도 한 쌍의 제1 콘택 패턴들은 제1 점유 면적을 갖고, 상기 제2 식각 홈들 사이에서 상기 적어도 한 쌍의 제2 콘택 패턴들 및 상기 적어도 하나의 트레이스 패턴은 상기 제1 점유 면적보다 큰 제2 점유 면적을 가짐 -; 상기 예비 절연층 상에 상기 제1 식각 홈들 및 상기 제2 식각 홈들을 채우는 도전 물질층을 형성하는 단계; 및 상기 도전 물질층 및 상기 예비 절연층을 연마하여, 상기 제1 식각 홈 내에 배치되고, 제1 면적을 갖는 제1 그룹의 전면 패드들, 상기 제2 식각 홈 내에 배치되고, 상기 제1 면적보다 큰 제2 면적을 갖는 제2 그룹의 전면 패드들, 및 상기 제1 및 제2 그룹의 전면 패드들을 둘러싸는 전면 절연층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명의 실시예들에 따르면, 최상층 배선 패턴들의 분포에 따라서 본딩용 패드의 면적을 달리함으로써, 본딩 면의 표면 토폴로지(topology) 특성이 개선된 반도체 칩을 제공할 수 있다.
또한, 상기 반도체 칩을 이용한 반도체 칩 스택을 구현함으로써, 반도체 칩 스택의 접합 계면의 품질이 향상된 반도체 패키지 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2a는 도 1의 'A' 영역을 도시하는 부분 확대도이고, 도 2b는 도 1의 'B' 영역을 도시하는 부분 확대도이고, 도 2c는 도 1의 'C' 영역을 도시하는 부분 확대도이다.
도 3a는 도 2a의 a-a' 선에 따른 절단면을 도시하는 단면도이고, 도 3b는 도 2b의 b-b' 선에 따른 절단면을 도시하는 단면도이고, 도 3c는 도 2c의 c-c' 선에 따른 절단면을 도시하는 단면도이다.
도 4a는 도 3a의 제1 본딩면의 표면 토폴로지(topology)를 도시하는 도면이고, 도 4b는 도 3b의 제2 본딩면의 표면 토폴로지(topology)를 도시하는 도면이고, 도 4c는 도 3c의 제3 본딩면의 표면 토폴로지(topology)를 도시하는 도면이다.
도 5a는 도 3a에 대응하는 비교예의 일부 영역을 도시하는 단면도이고, 도 5b는 도 5a의 본딩면의 표면 토폴로지(topology)를 도시하는 도면이다.
도 6a 및 6b는 각각 도 2b에 도시된 구성요소들의 변형예를 도시하는 평면도이다.
도 7은 도 1에 도시된 일부 구성요소들의 변형예들을 도시하는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9a는 도 8의 'A1' 영역을 도시하는 부분 확대도이고, 도 9b는 도 8의 'B1' 영역을 도시하는 부분 확대도이고, 도 9c는 도 9a에 대응하는 일 실시예의 일부 영역을 도시하는 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 평면도이고, 도 11b는 도 11a의 I-I' 선에 따른 절단면을 도시하는 단면도이다.
도 12a 내지 12g는 도 10의 반도체 패키지의 제조 과정의 일부를 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(10)를 도시하는 사시도이다.
도 1을 참조하면, 일 실시예의 반도체 패키지(10)는 적어도 하나의 반도체 칩, 예를 들어, 제1 반도체 칩(100)을 포함할 수 있다. 제1 반도체 칩(100)은 제1 기판(110), 제1 회로층(120), 제1 절연층(131), 복수의 제1 패드들(132), 및 제1 회로층(120) 내의 최상층 배선 패턴들(125TP)을 포함할 수 있다. 제1 반도체 칩(100)은 제1 절연층(131) 및 복수의 제1 패드들(132)에 의해 정의되는 본딩면을 가질 수 있다. 일 실시예의 제1 반도체 칩(100)은 표면 특성이 개선된 본딩면을 가지므로, 우수한 품질의 접합 계면을 갖는 반도체 칩 스택을 구현할 수 있다.
본 발명은, 최상층 배선 패턴들(125TP)의 분포에 따라서 복수의 제1 패드들(132)의 크기를 달리 형성함으로써, 제1 절연층(131)의 표면 토폴로지 특성을 개선할 수 있다. 따라서, 제1 반도체 칩(100)이 다른 장치, 예를 들어, 다른 반도체 칩, 실리콘-인터포저 등과 스택 구조물을 형성하는 경우, 제1 절연층(131)의 밀착성이 향상되고, 복수의 제1 패드들(132)의 미접촉을 방지할 수 있다. 여기서, 제1 반도체 칩(100)과 상기 다른 장치는 금속 범프 등의 연결부재 없이 직접 접합 및 결합(예를 들어, 하이브리드 본딩(hybrid bonding), 다이렉트 본딩(direct bonding) 등으로 언급될 수 있음)될 수 있다. 이에 대해서는 도 8을 참조하여 보다 상세히 후술한다.
이하, "제1 절연층(131)" 은 제1 반도체 칩(100) 내에서 구성요소들의 위치를 구분하기 위해서, "전면 절연층" 또는 "제1 전면 절연층"으로 지칭될 수 있다. 또한, "제1 패드(132)"는 "전면 패드" 또는 "제1 전면 패드"로 지칭될 수 있다.
제1 기판(110)은 제1 회로층(120)이 배치되는 전면(FR)을 가질 수 있다. 제1 기판(110)은 반도체 웨이퍼 기판일 수 있다. 예를 들어, 제1 기판(110)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함하는 반도체 웨이퍼일 수 있다. 전면(FR)은 불순물이 도핑된 활성 영역을 가질 수 있다.
제1 회로층(120)은 제1 기판(110)의 전면(FR) 상에 배치되며, 활성 영역에 연결된 제1 배선 구조물(도 3a 등의 '125') 및 이를 둘러싸는 제1 층간 절연층(도 3a 등의 '121')을 포함할 수 있다. 도 3a 내지 3c를 함께 참조하면, 제1 층간 절연층(121)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다. 제1 배선 구조물(125)을 둘러싸는 제1 층간 절연층(121)의 적어도 일부 영역은 저유전체층으로 구성될 수 있다. 제1 층간 절연층(121)은 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
제1 배선 구조물(125)은 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W) 또는 이들의 조합으로 이루어진 복수의 배선 패턴들과 복수의 비아들을 포함한 다층 구조로 형성될 수 있다. 배선 패턴 또는/및 비아와 제1 층간 절연층(121) 사이에는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막(미도시)이 배치될 수 있다. 제1 기판(110)의 전면 상에는 집적 회로를 구성하는 개별 소자들(115)이 배치될 수 있다. 이 경우, 제1 배선 구조물(125)은 상호 연결부(CV)(예, 콘택 플러그)에 의해 개별 소자들(115)과 전기적으로 연결될 수 있다. 개별 소자들(115)은 planar FET이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, FeRAM, RRAM 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI, CIS, MEMS와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
제1 배선 구조물(125)은 제1 기판(110)과 복수의 제1 패드들(132) 사이에 배치되고, 복수의 제1 패드들(132)에 전기적으로 연결될 수 있다. 제1 배선 구조물(125)(또는 복수의 배선 패턴들)은 제1 기판(110) 전면(FR)에 수직한 방향(Z 방향)으로 복수의 제1 패드들(132)에 인접한 최상층(top) 배선 패턴들(125TP)을 포함할 수 있다. 일례로, 최상층 배선 패턴들(125TP)은 복수의 제1 패드들(132)과 다른 물질, 예를 들어, 알루미늄(Al) 또는 알루미늄(Al) 합금을 포함할 수 있다. 최상층 배선 패턴들(125TP)은 복수의 제1 패드들(132)과 직접 접촉되는 콘택 패턴들(CT) 및 복수의 제1 패드들(132)과 접촉되지 않는 트레이스 패턴들(TR)을 포함할 수 있다. 도 1에는 복수의 제1 패드들(132)과 함께 콘택 패턴들(CT) 및 트레이스 패턴들(TR)이 도시되었다. 최상층 배선 패턴들(125TP)은 캡핑 배리어막(도 3a 등의 '124')에 의해 커버될 수 있다. 캡핑 배리어막(124)은 제1 절연층(131)과 최상층 배선 패턴들(125TP)의 사이에서 연장될 수 있다. 캡핑 배리어막(124)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 알루미늄 산화물(AlO) 및 알루미늄 산화탄화물(AlOC) 중 적어도 하나를 포함할 수 있다.
제1 절연층(131)은 제1 기판(110)의 전면(FR) 상에 배치되고, 복수의 제1 패드들(132)의 측면을 둘러쌀 수 있다. 제1 절연층(131)은 예를 들어, 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 제1 절연층(131)은 복수의 제1 패드들(132)의 사이에서 다이렉트 본딩에 제공되는 본딩면을 형성할 수 있다. 제1 절연층(131)의 표면 토폴로지는 제1 절연층(131)의 바로 아래 배치된 최상층 배선 패턴들(125T)의 배치 형태에 영향을 받을 수 있다. 본 발명에 따르면, 제1 절연층(131)의 표면 토폴로지를 개선하고, 우수한 접합 품질의 반도체 칩 스택을 구현할 수 있다.
복수의 제1 패드들(132)은 제1 기판(110)의 전면(FR) 상에 배치될 수 있다. 복수의 제1 패드들(132)은 최상층 배선 패턴들(125T)을 덮는 캡핑 배리어막(124)과 제1 절연층(131)을 관통하여 콘택 패턴들(CT)에 접촉될 수 있다. 복수의 제1 패드들(132)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
본 발명은, 콘택 패턴들(CT) 및 트레이스 패턴들(TR)의 설계 디자인에 따라서 복수의 제1 패드들(132)의 면적을 다양하게 형성함으로써, 본딩면의 토폴로지를 개선할 수 있다.
예를 들어, 제1 기판(110)의 전면(FR)에 평행한 평면(XY 평면) 상에서, 최상층 배선 패턴들(125TP)은 복수의 제1 패드들(132) 중 서로 인접한 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)(이하, 제1 그룹의 제1 패드, 제2 그룹의 제1 패드, 제3 그룹의 제1 패드로 지칭될 수 있음) 사이의 소정의 기준 영역 내에서 소정의 점유 면적을 갖고, 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)은 상기 점유 면적에 비례하는 면적을 가질 수 있다. 즉, 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)은 그들 사이의 소정의 기준 영역 내에서 최상층 배선 패턴들(125TP)의 점유 면적이 작을수록 더 작은 면적으로 형성될 수 있다. '소정의 기준 영역'은 서로 평행하게 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)의 중심을 지나는 세로 변들 및 이들의 끝단을 연결하는 가로 변들로 정의되는 사각 영역일 수 있다. '소정의 점유 면적'은 최상층 배선 패턴들(125TP) 중 '소정의 기준 영역' 내에 배치된 적어도 일부의 최상층 배선 패턴들(125TP)의 면적의 합으로 정의될 수 있다. 상술한 '소정의 기준 영역' 및 '소정의 점유 면적'에 대해서는 도 2a 내지 2c를 참조하여 보다 상세히 설명한다.
또한, 최상층 배선 패턴들(125TP)의 소정의 점유 면적에 대한 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)의 면적 비는 약 0.5 이하, 바람직하게 약 0.4 이하일 수 있다. 예를 들어, 최상층 배선 패턴들(125TP)의 소정의 점유 면적에 대한 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)의 면적 비는 약 0.2 이상 내지 약 0.4 이하일 수 있다. 최상층 배선 패턴들(125TP)의 소정의 점유 면적에 대한 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)의 면적 비가 약 0.4를 초과한 경우, 제1 패드들(132)의 주변을 둘러싸는 제1 절연층(131)의 표면 토폴로지 특성이 저하될 수 있다. 최상층 배선 패턴들(125TP)의 소정의 점유 면적에 대한 한 쌍의 제1 패드들(예를 들어, 132-1, 132-2, 132-3)의 면적 비가 약 0.2 미만인 경우, 얼라인(align) 마진이 감소하는 등 공정 난이도가 증가될 수 있다.
이하, 도 2a 내지 3c를 참조하여, 최상층 배선 패턴들(125TP)의 소정의 점유 면적에 따른 복수의 제1 패드들(132)의 면적 변화에 대해서 설명한다.
도 2a는 도 1의 'A' 영역을 도시하는 부분 확대도이고, 도 2b는 도 1의 'B' 영역을 도시하는 부분 확대도이고, 도 2c는 도 1의 'C' 영역을 도시하는 부분 확대도이다.
도 3a는 도 2a의 a-a' 선에 따른 절단면을 도시하는 단면도이고, 도 3b는 도 2b의 b-b' 선에 따른 절단면을 도시하는 단면도이고, 도 3c는 도 2c의 c-c' 선에 따른 절단면을 도시하는 단면도이다.
도 2a 내지 3c를 참조하면, 복수의 제1 패드들(132)은 제1 방향(X 방향)으로 인접한 제1 그룹의 제1 패드들(132-1), 제1 방향(X 방향)으로 인접한 제2 그룹의 제2 패드들(132-1), 및 제1 방향(X 방향)으로 인접한 제3 그룹의 제1 패드들(132-3)을 포함할 수 있다.
제1 배선 구조물(125)는 제1 기판(110)의 전면(FR)에 수직한 방향(Z 방향)으로 적층된 복수의 배선 패턴들을 포함할 수 있다. 복수의 배선 패턴들은 수직한 방향(Z 방향)으로 복수의 제1 패드들(132)에 인접한 최상층 배선 패턴들(125TP)을 포함할 수 있다.
복수의 제1 패드들(132) 및 최상층 배선 패턴들(125TP)은 제1 절연층(131)에 의해 덮일 수 있다. 제1 절연층(131)과 최상층 배선 패턴들(125TP)의 사이에는 캡핑 배리어막(124)이 배치될 수 있다.
도 2a 내지 2c는 최상층 배선 패턴들(125TP)에 따른 복수의 제1 패드들(132)의 면적 변화에 대해서 설명하기 위해, 최상층 배선 패턴들(125TP)의 배치 형태를 예시적으로 도시하고 있을뿐, 최상층 배선 패턴들(125TP)의 형태가 이에 한정되는 것은 아니다.
도 3a 내지 3c는 최상층 배선 패턴들(125TP)에 따른 복수의 제1 패드들(132)의 폭 또는 직경 변화에 대해서 설명하기 위해, 복수의 제1 패드들(132)을 단순화하여 도시하고 있을뿐, 복수의 제1 패드들(132)의 수직 단면 형상이 이에 한정되는 것은 아니다. 예를 들어, 복수의 제1 패드들(132)은 측면이 경사지거나, 또는 본딩면으로 노출된 패드부와 최상층 배선 패턴들(125TP)에 접촉되는 비아부가 구분될 수 있다.
도 3a 내지 3c에 도시된 제1 기판(110), 제1 회로층(120), 개별 소자들(115), 캡핑 배리어막(124) 등의 구성요소들에 대한 설명은 도 1을 참조하여 상술하였는바, 이하 중복되는 설명은 생략한다.
도 2a 및 3a에 도시된 것과 같이, 최상층 배선 패턴들(125TP)은 수직 방향(Z 방향)으로 제1 그룹의 제1 패드들(132-1)에 각각 접촉되는 제1 콘택 패턴들(CT1)을 포함할 수 있다. 제1 콘택 패턴들(CT1)은 제1 그룹의 제1 패드들(132-1) 사이의 제1 영역(R1) 내에서 제1 점유 면적(OA1)을 가질 수 있다. 제1 그룹의 제1 패드들(132-1)은 제1 절연층(131)과 함께 제1 본딩면(BS1)을 제공할 수 있다.
제1 영역(R1)은 제1 그룹의 제1 패드들(132-1)의 중심들(cp1)을 각각 지나는 적어도 한 쌍의 제1 세로 변들(vs1) 및 적어도 한 쌍의 제1 세로 변들(vs1)의 끝단을 연결하는 적어도 한 쌍의 제1 가로 변들(ps1)을 가질 수 있다. 이때, 적어도 한 쌍의 제1 세로 변들(vs1) 및 적어도 한 쌍의 제1 가로 변들(ps1)의 길이는 동일할 수 있다. 예를 들어, 적어도 한 쌍의 제1 세로 변들(vs1)의 중심들 은 제1 그룹의 제1 패드들(132-1)의 중심들(cp1)과 각각 일치하고, 적어도 한 쌍의 제1 세로 변들(vs1)의 길이는 제1 그룹의 제1 패드들(132-1)의 중심들(cp1) 사이의 간격과 동일할 수 있다.
제1 점유 면적(OA1)은 제1 그룹의 제1 패드들(132-1)에 각각 연결되는 제1 콘택 패턴들(CT1) 각각의 적어도 일부의 면적들의 합일 수 있다. 제1 점유 면적(OA1)에 대한 제1 그룹의 제1 패드들(132-1)의 제1 면적의 비는 약 0.4 이하일 수 있다. 제1 점유 면적(OA1)은 후술하는 제2 점유 면적(OA2) 및 제3 점유 면적(OA3) 보다 작으며, 따라서, 제1 그룹의 제1 패드들(132-1)의 제1 면적은 제2 그룹의 제1 패드들(132-2) 및 제3 그룹의 제1 패드들(132-3) 각각의 면적보다 작을 수 있다.
도 2b 및 3b에 도시된 것과 같이, 최상층 배선 패턴들(125TP)은 수직 방향(Z 방향)으로 제2 그룹의 제1 패드들(132-2)에 각각 접촉되는 제2 콘택 패턴들(CT1), 및 제2 콘택 패턴들(CT1) 사이에 배치된 적어도 하나의 트레이스 패턴(TR)을 포함할 수 있다. 제2 콘택 패턴들(CT1) 및 적어도 하나의 트레이스 패턴(TR)은 제2 그룹의 제1 패드들(132-2) 사이의 제2 영역(R2) 내에서 제2 점유 면적(OA2)을 가질 수 있다. 트레이스 패턴(TR)은 수직 방향(Z 방향)으로 제2 그룹의 제1 패드들(132-2)에 중첩되지 않을 수 있다. 제2 그룹의 제1 패드들(132-2)은 제1 절연층(131)과 함께 제2 본딩면(BS2)을 제공할 수 있다.
제2 영역(R2)은 제2 그룹의 제1 패드들(132-2)의 중심들(cp2)을 각각 지나는 적어도 한 쌍의 제2 세로 변들(vs2) 및 적어도 한 쌍의 제2 세로 변들(vs2)의 끝단을 연결하는 적어도 한 쌍의 제2 가로 변들(ps2)을 가질 수 있다. 이때, 적어도 한 쌍의 제2 세로 변들(vs2) 및 적어도 한 쌍의 제2 가로 변들(ps2)의 길이는 동일할 수 있다. 예를 들어, 적어도 한 쌍의 제2 세로 변들(vs2)의 중심들 은 제2 그룹의 제1 패드들(132-2)의 중심들(cp2)과 각각 일치하고, 적어도 한 쌍의 제2 세로 변들(vs2)의 길이는 제2 그룹의 제1 패드들(132-2)의 중심들(cp2) 사이의 간격과 동일할 수 있다.
제2 점유 면적(OA2)은 제2 그룹의 제1 패드들(132-2)에 각각 연결되는 제2 콘택 패턴들(CT2) 각각의 적어도 일부의 면적들과 제2 콘택 패턴들(CT2) 사이에서 연장되는 트레이스 패턴들(TR)의 적어도 일부의 면적들의 합일 수 있다. 제2 점유 면적(OA2)에 대한 제2 그룹의 제1 패드들(132-2)의 제2 면적의 비는 약 0.4 이하일 수 있다. 제2 점유 면적(OA2)은 상술한 제1 점유 면적(OA1)보다 크고, 후술하는 제3 점유 면적(OA3) 보다 작을 수 있다. 따라서, 제2 그룹의 제1 패드들(132-2)의 제2 면적은 제1 그룹의 제1 패드들(132-1)의 면적보다 크고, 제3 그룹의 제1 패드들(132-3)의 면적보다 작을 수 있다.
도 2c 및 3c에 도시된 것과 같이, 최상층 배선 패턴들(125TP)은 수직 방향(Z 방향)으로 제3 그룹의 제1 패드들(132-3)에 접촉되는 하나의 제3 콘택 패턴(CT3)을 포함할 수 있다. 하나의 제3 콘택 패턴(CT3)은 제3 그룹의 제1 패드들(132-3) 사이의 제3 영역(R3) 내에서 제3 점유 면적(OA3)을 가질 수 있다. 제3 콘택 패턴(CT3)은 제3 그룹의 제1 패드들(132-3) 사이에서 제1 방향(X 방향)으로 연장될 수 있다. 제3 그룹의 제1 패드들(132-3)은 제1 절연층(131)과 함께 제3 본딩면(BS3)을 제공할 수 있다.
제3 영역(R3)은 제3 그룹의 제1 패드들(132-3)의 중심들(cp3)을 각각 지나는 적어도 한 쌍의 제3 세로 변들(vs3) 및 적어도 한 쌍의 제3 세로 변들(vs3)의 끝단을 연결하는 적어도 한 쌍의 제3 가로 변들(ps3)을 가질 수 있다. 이때, 적어도 한 쌍의 제3 세로 변들(vs3) 및 적어도 한 쌍의 제3 가로 변들(ps3)의 길이는 동일할 수 있다. 예를 들어, 적어도 한 쌍의 제3 세로 변들(vs3)의 중심들 은 제3 그룹의 제1 패드들(132-3)의 중심들(cp3)과 각각 일치하고, 적어도 한 쌍의 제3 세로 변들(vs3)의 길이는 제3 그룹의 제1 패드들(132-3)의 중심들(cp3) 사이의 간격과 동일할 수 있다.
제3 점유 면적(OA3)은 제3 그룹의 제1 패드들(132-3)에 연결되는 제3 콘택 패턴(CT3)의 적어도 일부의 면적의 합일 수 있다. 일례로, 제3 콘택 패턴(CT3)은 제3 그룹의 제1 패드들(132-3)의 이격 방향으로 연장되는 하나의 패턴일 수 있다. 제3 점유 면적(OA3)에 대한 제3 그룹의 제1 패드들(132-3)의 제3 면적의 비는 약 0.4 이하일 수 있다. 제3 점유 면적(OA3)은 상술한 제1 점유 면적(OA1) 및 제2 점유 면적(OA2)보다 크며, 따라서, 제3 그룹의 제1 패드들(132-3)의 제3 면적은 제1 그룹의 제1 패드들(132-1) 및 제2 그룹의 제1 패드들(132-2) 각각의 면적보다 클 수 있다.
상술한 바와 같이, 최상층 배선 패턴들(125TP)의 분포에 따라서, 제1 그룹의 제1 패드들(132-1), 제2 그룹의 제1 패드들(132-2), 및 제3 그룹의 제1 패드들(132-3)은 각각 다른 면적을 가질 수 있다. 즉, 제1 그룹의 제1 패드들(132-1), 제2 그룹의 제1 패드들(132-2), 및 제3 그룹의 제1 패드들(132-3)은 각각 제1 내지 제3 점유 면적들(OA1, OA2, OA3) 대비 약 0.4 이하의 제1 내지 제3 면적을 가지므로, 제1 그룹의 제1 패드들(132-1), 제2 그룹의 제1 패드들(132-2), 및 제3 그룹의 제1 패드들(132-3)이 토폴로지에 미치는 영향이 최소화되고, 우수한 품질의 본딩면이 형성될 수 있다.
본 실시예에서, 제1 콘택 패턴들(CT1)과 제2 콘택 패턴들(CT2)은 서로 면적이 동일하나, 제2 영역(R2) 내에 배치된 트레이스 패턴들(TR)에 의해 제2 점유 면적(OA2)은 제1 점유 면적(OA2)보다 클 수 있다. 따라서, 제1 점유 면적(OA1)에 대응하는 제1 그룹의 제1 패드들(132-1)의 제1 면적은 제2 점유 면적(OA2)에 대응하는 제2 그룹의 제1 패드들(132-2)의 제2 면적보다 작아질 수 있다.
이와 같이, 제1 그룹의 제1 패드들(132-1)을 제2 그룹의 제1 패드들(132-2)보다 상대적으로 작게 형성함으로써, 제1 그룹의 제1 패드들(132-1)의 주변을 둘러싸는 제1 콘택 패턴들(CT1)의 면적이 증가될 수 있다. 예를 들어, 제1 콘택 패턴들(CT1)의 제1 최대폭(D1)은 제2 콘택 패턴들(CT2)의 제2 최대폭(D2)과 실질적으로 동일하고, 제1 그룹의 제1 패드들(132-1)의 제1 폭(d1)은 제2 그룹의 제1 패드들(132-2)의 제2 폭(d2)보다 작을 수 있다. 제1 절연층(131)과 제1 콘택 패드들(CT1)의 제1 중첩 영역(ds1)의 면적은 제1 절연층(131)과 제2 콘택 패드들(CT2)의 제2 중첩 영역(ds2)의 면적보다 클 수 있다. 따라서, 연마 공정(예, CMP) 적용 시 제1 콘택 패턴들(CT1) 주변의 제1 중첩 영역(ds1)에서 평탄도가 개선되고(예를 들어, 디싱(dishing)이 감소됨), 제1 그룹의 제1 패드들(132-1) 사이의 표면 토폴로지 특성을 향상시킬 수 있다. 이에 대해서는 도 4a를 참조하여 후술한다.
제2 그룹의 제1 패드들(132-2)은 상대적으로 크게 형성되었으나, 토폴로지에 미치는 영향을 최소화하기 위해 제2 점유 면적(OA2) 대비 약 0.4 이하의 제2 면적을 가질 수 있다. 또한, 제2 콘택 패턴들(CT2)의 사이에 배치된 트레이스 패턴들(TR)에 의해 제2 그룹의 제1 패드들(132-2) 사이의 평탄도가 개선되고, 표면 토폴로지 특성이 향상될 수 있다.
본 실시예에서, 제3 콘택 패턴(CT3)은 제1 콘택 패턴들(CT1) 및 제2 콘택 패턴들(CT2)보다 큰 면적으로 형성될 수 있다. 제3 콘택 패턴들(CT3)의 제3 전유 면적(OA3)은 제2 점유 면적(OA2)보다 클 수 있다. 따라서, 제3 점유 면적(OA3)에 대응하는 제3 그룹의 제1 패드들(132-3)의 제3 면적은 제2 점유 면적(OA2)에 대응하는 제2 그룹의 제1 패드들(132-2)의 제2 면적보다 클 수 있다.
제3 그룹의 제1 패드들(132-3)은 상대적으로 크게 형성되었으나, 토폴로지에 미치는 영향을 최소화하기 위해 제3 점유 면적(OA3) 대비 약 0.4 이하의 제3 면적을 가질 수 있다. 또한, 제3 콘택 패턴(CT3)에 의해 제3 그룹의 제1 패드들(132-3) 사이의 평탄도가 개선되고, 표면 토폴로지 특성이 향상될 수 있다. 여기서, 제1 콘택 패턴들(CT1) 및 제2 콘택 패턴들(CT2)은 시그널용 단자를 포함할 수 있고, 제3 콘택 패턴(CT3)은 파워용 및 그라운드용 단자 또는 더미 패턴일 수 있으나, 이에 한정되는 것은 아니다.
이하, 도 4a 내지 4c를 함께 참조하여, 최상층 배선 패턴들(125TP)의 점유 면적 및 복수의 제1 패드들(132)의 면적 차이에 따른 제1 내지 제3 본딩면들(BS1, BS2, BS3)의 표면 토폴로지 특성을 설명한다.
도 4a는 도 3a의 제1 본딩면(BS1)의 표면 토폴로지(topology)를 도시하는 도면이고, 도 4b는 도 3b의 제2 본딩면(BS2)의 표면 토폴로지(topology)를 도시하는 도면이고, 도 4c는 도 3c의 제3 본딩면(BS3)의 표면 토폴로지(topology)를 도시하는 도면이다. 도 4a 내지 4c는 각각 AFM(Atomic Force Microscope)를 이용하여 도 3a 내지 3c에서 제1 절연층(131)의 표면 토폴로지를 스캔한 결과를 도시한다.
도 3a 및 4a를 참조하면, 제1 절연층 영역(ir1)은 제1 그룹의 제1 패드들(132-1) 사이에서 제1 절연층(131)의 제1 토폴로지를 나타낸다. 제1 토폴로지는 제1 그룹의 제1 패드들(132-1)에 인접할수록 상승하다가 제1 패드 영역(mr1)과 다시 하강한다. 본 실시예는, 제1 그룹의 제1 패드들(132-1)의 제1 면적, 즉, 제1 패드 영역(mr1)의 폭을 축소함으로써, 제1 지점(np1)에서 토폴로지의 급격한 감소를 방지할 수 있다. 따라서, 제1 패드 영역(mr1) 주변의 평탄도가 개선되고, 토폴로지 특성이 향상될 수 있다.
도 3b 및 4b를 참조하면, 제2 절연층 영역(ir2)은 제2 그룹의 제1 패드들(132-2) 사이에서 제1 절연층(131)의 제2 토폴로지를 나타낸다. 제2 토폴로지는 제2 그룹의 제1 패드들(132-2) 사이에서 상승 및 하강을 반복하다가 제2 그룹의 제1 패드들(132-2)의 경계에서 급격히 감소한다. 본 실시예는, 제2 그룹의 제1 패드들(132-2)의 제2 면적, 즉, 제2 패드 영역(mr2)의 폭이 제1 패드 영역(mr1)보다 큼에도 불구하고, 트레이스 패턴들(TR)에 의해 제2 그룹의 제1 패드들(132-2) 사이의 제2 지점(np2)에서 토폴로지가 다시 상승할 수 있다. 따라서, 제2 그룹의 제1 패드들(132-2) 사이에서 평탄도가 개선되고, 토폴로지 특성이 향상될 수 있다.
도 3c 및 4c를 참조하면, 제3 절연층 영역(ir3)은 제3 그룹의 제1 패드들(132-3) 사이에서 제1 절연층(131)의 제3 토폴로지를 나타낸다. 제3 토폴로지는 제3 그룹의 제1 패드들(132-3) 사이에서 급격한 변화없이 완만하게 유지된다. 본 실시예는, 제3 그룹의 제1 패드들(132-3)의 제3 면적, 즉, 제3 패드 영역(mr3)의 폭이 가장 제1 패드 영역(mr1) 및 제2 패드 영역(mr2)보다 큼에도 불구하고, 큰 면적의 제3 콘택 패드(CT3)에 의해 제3 그룹의 제1 패드들(132-3) 사이의 토폴로지가 일정한 수준으로 유지될 수 있다.
이하, 도 5a 및 5b를 참조하여 비교예의 토폴로지 특성에 대해 설명한다.
도 5a는 도 3a에 대응하는 비교예의 일부 영역을 도시하는 단면도이고, 도 5b는 도 5a의 본딩면의 표면 토폴로지(topology)를 도시하는 도면이다.
도 5a를 참조하면, 비교예의 패드들(132')는 일 실시예의 제1 그룹의 제1 패드들(132-1)의 제1 폭(d1)보다 큰 폭(d1')을 가질 수 있다. 비교예의 중첩 영역(ds1')의 면적은 일 실시예의 중첩 영역(ds1)의 면적보다 작을 수 있다. 이 경우, 비교예의 본딩면(BS1')의 토폴로지는 비교예의 패드들(132') 주변에서 급격히 돌출될 수 있다.
도 5b를 참조하면, 비교예의 절연층 영역(ir1')은 비교예의 제1 패드들(132') 사이에서 제1 절연층(131)의 토폴로지를 나타낸다. 비교예의 토폴로지는 일 실시예의 제1 토폴로지와 유사한 형상을 가질 수 있다. 다만, 일 실시예의 제1 토폴로지는 제1 패드 영역(mr1)까지 완만하게 감소되는 반면, 비교예의 토폴로지는 패드 영역(mr1')과 절연층 영역(ir1')의 경계에서 급격히 감소할 수 있다. 이는, 본딩면(BS1')의 평탄도를 저하시킬 수 있다.
도 6a 및 6b는 각각 도 2b에 도시된 구성요소들의 변형예를 도시하는 평면도이다. 도 6a는 도 2a와 비교하여, 최상층 배선 패턴들(125TP)의 면적 및 개수를 달리 도시한다. 도 6b는 도 6a와 비교하여, 제1 패드들(132) 사이의 간격을 더 좁게 도시한다.
도 6a를 참조하면, 변형예에서, 최상층 배선 패턴들(125TP)은 수직 방향(Z 방향)으로 제4 그룹의 제1 패드들(132-4)에 각각 접촉되는 제4 콘택 패턴들(CT4), 및 제4 콘택 패턴들(CT4) 사이에 배치된 적어도 하나의 제1 트레이스 패턴(TR4)을 포함할 수 있다.
제4 콘택 패턴들(CT4) 및 적어도 하나의 제1 트레이스 패턴(TR4)은 제4 그룹의 제1 패드들(132-4) 사이의 제4 영역(R4) 내에서 제4 점유 면적(OA4)을 가질 수 있다. 제4 영역(R4)은 제4 그룹의 제1 패드들(132-4)의 중심들(cp4)을 각각 지나는 적어도 한 쌍의 제4 세로 변들(vs4) 및 적어도 한 쌍의 제4 세로 변들(vs4)의 끝단을 연결하는 적어도 한 쌍의 제4 가로 변들(ps4)을 가질 수 있다. 이때, 적어도 한 쌍의 제4 세로 변들(vs4) 및 적어도 한 쌍의 제4 가로 변들(ps4)의 길이는 동일할 수 있다.
제4 콘택 패턴들(CT4)의 면적은 도 2b에 도시된 제2 콘택 패턴들(CT2)의 면적보다 작지만, 제1 트레이스 패턴(TR4)의 면적이 도 2b의 트레이스 패턴들(TR)보다 증가하여, 제4 점유 면적(OA4)은 제2 점유 면적(OA2)보다 크게 감소되지 않을 수 있고, 결과적으로 제4 그룹의 제1 패드들(132-4)의 제4 면적은 도 2b의 제2 그룹의 제1 패드들(132-2)의 제2 면적보다 감소되지 않을 수 있다.
도 6b를 참조하면, 변형예에서, 최상층 배선 패턴들(125TP)은 수직 방향(Z 방향)으로 제5 그룹의 제1 패드들(132-5)에 각각 접촉되는 제5 콘택 패턴들(CT5), 및 제5 콘택 패턴들(CT5) 사이에 배치된 적어도 하나의 제2 트레이스 패턴(TR5)을 포함할 수 있다.
제5 콘택 패턴들(CT5) 및 적어도 하나의 제2 트레이스 패턴(TR5)은 제5 그룹의 제1 패드들(132-5) 사이의 제5 영역(R5) 내에서 제5 점유 면적(OA5)을 가질 수 있다. 제5 영역(R5)은 제5 그룹의 제1 패드들(132-5)의 중심들(cp5)을 각각 지나는 적어도 한 쌍의 제5 세로 변들(vs5) 및 적어도 한 쌍의 제5 세로 변들(vs5)의 끝단을 연결하는 적어도 한 쌍의 제5 가로 변들(ps5)을 가질 수 있다. 이때, 적어도 한 쌍의 제5 세로 변들(vs5) 및 적어도 한 쌍의 제5 가로 변들(ps5)의 길이는 동일할 수 있다.
제5 그룹의 제1 패드들(132-5)의 중심들(cp5) 사이의 간격(L2)은 제4 그룹의 제1 패드들(132-4)의 중심들(cp4) 사이의 간격(L1)보다 작을 수 있다. 따라서, 제5 영역(R5) 내의 제2 트레이스 패턴들(TR5)의 면적이 제4 영역(R4) 내의 제1 트레이스 패턴들(TR4)의 면적보다 감소되고, 제5 점유 면적(OA5)은 제4 점유 면적(OA4)보다 작을 수 있다. 결과적으로, 제4 콘택 패턴들(CT4)의 면적과 제5 콘택 패턴들(CT5)의 면적이 동일함에도 불구하고, 제5 그룹의 제1 패드들(132-5)의 제5 면적은 제4 그룹의 제1 패드들(132-4)의 제4 면적보다 작아질 수 있다.
도 7은 도 1에 도시된 일부 구성요소들의 변형예들을 도시하는 평면도이다. 도 7은 최상층 배선 패턴들(125TP) 및 복수의 제1 패드들(132)의 평면 형상을 도시한다.
도 7을 참조하면, 제1 변형예에서, 제1 패드(132a)는 사각형 모양으로 형성되고, 최상층 배선 패턴(125TPa)(콘택 패턴)은 원 모양으로 형성될 수 있다. 제2 변형예에서, 제1 패드(132b)는 십자 모양으로 형성되고, 최상층 배선 패턴(125TPb)(콘택 패턴)은 이에 대응하는 십자 모양으로 형성될 수 있다. 제3 변형예에서, 제1 패드(132c)는 사각형 모양으로 형성되고, 최상층 배선 패턴(125TPc)(콘택 패턴)은 사각형 모양으로 형성될 수 있다. 이와 같이, 본 발명의 실시예들에 도입되는 최상층 배선 패턴들(125TP) 및 복수의 제1 패드들(132)의 평면 형상은 다양하게 변형될 수 있으며, 도면에 도시된 모양 및 조합에 한정되지 않는다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(10A)를 도시하는 단면도이고, 도 9a는 도 8의 'A1' 영역을 도시하는 부분 확대도이고, 도 9b는 도 8의 'B1' 영역을 도시하는 부분 확대도이고, 도 9c는 도 9a에 대응하는 일 실시예의 일부 영역을 도시하는 부분 확대도이다.
도 8 내지 9c를 참조하면, 일 실시예의 반도체 패키지(10A)는 제2 반도체 칩(200)을 더 포함하는 것을 제외하고, 도 1 내지 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 금속 범프 등의 연결부재 없이 다이렉트 본딩될 수 있다. 제2 반도체 칩(200) 상에는 적어도 하나 이상의 제1 반도체 칩(100)이 실장될 수 있다. 설명의 편의를 위해서, 도 8의 제1 반도체 칩(100)은 제1 그룹의 제1 패드들(132-1) 및 제2 그룹의 제1 패드들(132-2)만을 포함하는 것으로 도시되었으나, 도 1 내지 7을 참조하여 설명한 구성요소들 및 특징들을 포함하는 것으로 이해할 수 있다.
실시예에 따라서, 제2 반도체 칩(200) 상에 실장된 적어도 하나 이상의 제1 반도체 칩(100)은 MCM(Multi-Chip Module)을 구성하는 칩릿들(chiplets)을 포함할 수 있다.
실시예에 따라서, 제2 반도체 칩(200)은 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩 또는 컨트롤 칩일 수 있다. 제2 반도체 칩(200)은 그 상부에 적층된 제1 반도체 칩(100)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 제1 반도체 칩들(100)로 전달할 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함하는 메모리 칩일 수 있다.
제2 반도체 칩(200)은 제2 기판(210), 제2 관통 전극들(240), 제2 절연층(251), 및 복수의 제2 패드들(252)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 절연층(251)의 상면 및 제2 패드들(252)의 상면에 의해 제공되는 본딩면을 가질 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 실질적으로 동일하거나 유사한 구성 요소들을 가질 수 있으므로, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 이하 동일한 구성요소들에 대한 반복 설명은 생략하였다. 예를 들어, 제2 기판(210) 및 제2 회로층(220)은 상술한 제1 기판(110) 및 제1 회로층(120)과 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다. 이하, 제2 반도체 칩(200) 내에서 구성요소들의 위치를 구분하기 위해서, "제2 절연층"은 "제2 상부 절연층" 또는 "제2 후면 절연층"으로 지칭될 수 있고, "제2 패드"는 "제2 상부 패드" 또는 "제2 후면 패드"로 지칭될 수 있다.
제2 관통 전극(240)은 제2 기판(210) 및 절연성 보호층(213)을 관통하여 제2 상부 패드(252)와 제2 하부 패드(232)를 전기적으로 연결할 수 있다. 제2 관통 전극(240)은 비아 플러그(245)와 비아 플러그(245)의 측면을 둘러싸는 측면 배리어층(241)을 포함할 수 있다. 비아 플러그(245)는 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 측면 배리어층(241)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 측면 배리어층(241)과 제2 기판(210)의 사이에는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질(예를 들어, HARP(High Aspect Ratio Process) 산화물)을 포함하는 측면 절연막(미도시)이 형성될 수 있다. 절연성 보호층(213)은 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 절연성 보호층(213)의 상면에는 연마 저지층 또는 배리어와 같은 버퍼막(214)이 배치될 수 있다. 예를 들어, 버퍼막(214)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 실리콘 탄질화물을 포함할 수 있다.
제2 절연층(251)은 제2 기판(210) 상에 배치될 수 있다. 제2 절연층(251)은 제1 반도체 칩(100)의 제1 절연층(131)과 접합 및 결합될 수 있는 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(251)은 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 제2 절연층(251)은 복수의 제2 상부 패드들(252)을 둘러싸도록 형성될 수 있다. 제2 절연층(251)은 복수의 제2 상부 패드들(252)과 함께 본딩면을 제공할 수 있다. 실시예에 따라서, 제1 절연층(131)은 제2 절연층(251)에 접하는 하부 절연막(131b), 및 하부 절연막(131b) 상에 배치된 상부 절연막(131a)을 포함할 수 있다. 이때, 제2 절연층(251)과 하부 절연막(131b)의 접합력을 향상시키기 위해서, 제2 절연층(251)과 하부 절연막(131b)은 다른 종류의 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(131b)은 실리콘 탄질화물(SiCN)을 포함하고, 상부 절연막(131a) 및 제2 절연층(251)은 실리콘 산화물(SiO)을 포함할 수 있다.
제2 상부 패드들(252)은 제2 기판(210)의 후면 상에 배치되며, 제1 패드(132)의 적어도 일부와 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 물리적 및 전기적으로 결합시킬 수 있다. 제2 상부 패드들(252)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
제2 상부 패드들(252)의 면적은 제1 그룹의 제1 패드들(132-1)의 제1 면적 및 제2 그룹의 제1 패드들(132-2)의 제2 면적보다 클 수 있다. 예를 들어, 제2 상부 패드들(252)의 폭(bd)은 제1 그룹의 제1 패드들(132-1)의 제1 폭(d1) 및 제2 그룹의 제1 패드들(132-2)의 제2 폭(d2)보다 클 수 있다. 서로 대응하는 복수의 제1 패드들(132)과 제2 상부 패드들(252) 사이의 접촉 면적은 복수의 제1 패드들(132) 각각의 면적의 약 50% 이상일 수 있다.
예를 들어, 도 9c에 도시된 것과 같이, 서로 접촉된 제1 그룹의 제1 패드들(132-1)과 복수의 제2 패드들(252) 사이의 접촉 면적(ca)은 제1 그룹의 제1 패드들(132-1)의 제1 면적의 약 50% 이상일 수 있으나, 이에 한정되는 것은 아니다.
또한, 제2 회로층(220)의 아래에는 배선 구조물(미도시)와 전기적으로 연결된 제2 하부 패드(232)가 배치될 수 있다. 제2 하부 패드(232)는 배선 구조물(미도시)에 전기적으로 연결된 패드 구조물일 수 있다. 제2 하부 패드(232)의 아래에는 접속 범프(236)가 배치될 수 있다. 접속 범프(236)는, 예를 들어, 솔더볼이나 구리(Cu) 포스트 등을 포함하는 도전성 범프 구조물일 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지(10B)를 도시하는 단면도이다.
도 10을 참조하면, 일 실시예의 반도체 패키지(10B)는 제2 반도체 칩(200) 상에 수직 방향(Z축 방향)으로 적층된 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D) 및 몰딩부재(160)를 포함하는 것을 제외하고, 도 1 내지 9c을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)은 각각 최상층 배선 패턴들에 따라 면적을 달리하는 복수의 제1 전면 패드들(132), 예를 들어, 제1 그룹의 제1 전면 패드들(132-1) 및 제2 그룹의 제1 전면 패드들(132-2)을 포함할 수 있다.
복수의 제1 반도체 칩들(100A, 100B, 100C)은 상호 전기적 연결 경로를 형성하기 위한 제1 후면 패드들(152) 및 제1 관통 전극(140)을 더 포함할 수 있다. 다만, 최상위에 배치된 제1 반도체 칩(100D)은 제1 관통 전극(140) 및 제1 후면 패드들(152)을 구비하지 않으며, 상대적으로 큰 두께를 가질 수 있다.
실시예에 따라서, 제2 반도체 칩(200) 상에는 도면에 도시된 것보다 많거나 적은 수의 반도체 칩들이 적층될 수 있다. 예를 들어, 제2 반도체 칩(200) 상에는 3개 이하 또는 5개 이상의 제1 반도체 칩들이 적층될 수도 있다.
복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)의 사이에는 제1 후면 절연층(151)과 제1 전면 절연층(131), 제1 후면 패드(152)와 제1 전면 패드(132)가 접합된 접합 계면이 형성될 수 있다. 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)은 상호 접합된 제1 후면 패드(152)와 제1 전면 패드(132)에 의해 전기적으로 연결될 수 있다. 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D) 중 최하측 제1 반도체 칩(100A)은 상호 접합된 제1 전면 패드(132)와 제2 반도체 칩(200)의 제2 후면 패드(252)에 의해 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
몰딩부재(260)는 제2 반도체 칩(200) 상에 배치되며, 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D) 각각의 적어도 일부를 봉합할 수 있다. 몰딩부재(260)는 최상위에 배치된 제1 반도체 칩(100D)의 상면을 노출시키도록 형성될 수 있다. 다만, 실시예에 따라, 몰딩부재(160)는 최상위의 제1 반도체 칩(100D)의 상면을 덮도록 형성될 수도 있다. 몰딩부재(160)는, 예를 들어, EMC(Epoxy Mold Compound)을 포함할 수 있으나, 몰딩부재(160)의 물질이 특별히 한정되는 것은 아니다.
도 11a는 본 발명의 일 실시예에 따른 반도체 패키지(10C)를 도시하는 평면도이고, 도 11b는 도 11a의 I-I' 선에 따른 절단면을 도시하는 단면도이다.
도 11a 내지 11b를 참조하면, 일 실시예의 반도체 패키지(10C)는 패키지 기판(600), 인터포저 기판(700), 및 적어도 하나의 패키지 구조체(PS)를 포함할 수 있다. 또한, 반도체 패키지(10C)는 인터포저 기판(700) 상에서 패키지 구조체(PS)와 인접하게 배치되는 로직 칩(또는 프로세서 칩)(800)을 더 포함할 수 있다. 패키지 구조체(PS)는 도 1a 내지 10을 참조하여 설명한 반도체 패키지들(10, 10A, 10B)과 동일하거나 유사한 특징을 가질 수 있다. 패키지 구조체(PS)는 도 10의 반도체 패키지(10A)의 형태로 도시되었으나, 이에 한정되는 것은 아니다.
패키지 기판(600)은 인터포저 기판(700), 로직 칩(800), 및 패키지 구조체(PS)가 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(600)은 하부 패드(612), 상부 패드(611), 및 하부 패드(612)와 상부 패드(611)를 전기적으로 연결하는 배선 회로(613)를 포함할 수 있다. 패키지 기판(600)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(600)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 상부 패드(611), 하부 패드들(612) 및 배선 회로(613)는 패키지 기판(600)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 패키지 기판(600)의 하면 상에는 하부 패드(612)과 연결된 외부 연결 범프(620)가 배치될 수 있다. 외부 연결 범프(620)는 예를 들어, 솔더볼을 포함할 수 있다.
인터포저 기판(700)은 기판(701), 하부 보호층(703), 하부 패드(705), 상호연결 구조물(710), 도전성 범프(720), 관통 비아(730)을 포함할 수 있다. 패키지 구조체(PS)와 프로세서 칩(800)은 인터포저 기판(700)을 매개로 하여 패키지 기판(600) 상에 적층될 수 있다. 인터포저 기판(700)은 패키지 구조체(PS)와 프로세서 칩(800)을 서로 전기적으로 연결할 수 있다.
기판(701)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판(701)이 실리콘 기판인 경우에, 인터포저 기판(700)은 실리콘 인터포저로 언급될 수 있다. 도면에 도시된 것과 달리, 기판(701)이 유기물 기판인 경우에, 인터포저 기판(700)는 패널 인터포저로 언급될 수 있다.
기판(701) 하면 상에 하부 보호층(703)이 배치되고, 하부 패드(705)가 하부 보호층(703) 상에 배치될 수 있다. 하부 패드(705)는 관통 비아(730)에 연결될 수 있다. 하부 패드(705) 상에 배치된 도전성 범프들(720)을 통해 패키지 구조체(PS) 및 프로세서 칩(800)이 패키지 기판(600)에 전기적으로 연결될 수 있다.
상호연결 구조물(710)은 기판(701)의 상면 상에 배치되고, 층간 절연층(711) 및 단층 또는 다층 배선 구조(712)를 포함할 수 있다. 상호연결 구조물(710)이 다층 배선 구조로 이루어진 경우, 서로 다른 층의 배선 패턴들은 콘택 비아를 통해 서로 연결될 수 있다. 상호연결 구조물(710) 상에는 배선 구조(712)와 연결된 상부 패드(704)가 배치될 수 있다. 패키지 구조체(PS) 및 프로세서 칩(800)은 접속 범프(139)를 통해서 상부 패드(704)에 연결될 수 있다.
관통 비아(730)은 기판(701)의 상면에서 하면까지 연장되어 기판(701)을 관통할 수 있다. 일례로, 관통 비아(730)은 상호연결 구조물(710)의 내부로 연장되어, 상호연결 구조물(710)의 배선들과 전기적으로 연결될 수도 있다. 기판(701)이 실리콘인 경우, 관통 비아(730)은 TSV로 언급될 수 있다.
인터포저 기판(700)은 패키지 기판(600)과 패키지 구조체(PS) 또는 프로세서 칩(800) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터포저 기판(700)는 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 실시예에 따라서, 상호연결 구조물(710)은 기판(701)의 하부에 배치될 수도 있다.
도전성 범프(720)는 인터포저 기판(700)의 하면 상에 배치되고 상호연결 구조물(710)의 배선과 전기적으로 연결될 수 있다. 도전성 범프(720)를 통해 인터포저 기판(700)이 패키지 기판(600) 상에 실장될 수 있다. 일례로, 하부 패드들(705) 중 파워나 그라운드에 이용되는 일부 패드들(705)은 통합되어 도전성 범프(720)에 함께 연결됨으로써, 하부 패드(705)의 개수가 도전성 범프(720)의 개수보다 많을 수 있다.
로직 칩 또는 프로세서 칩(800)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(ASIC) 등을 포함할 수 있다. 로칙 칩(800)의 내부에 포함된 집적 회로들의 종류에 따라, 반도체 패키지(10B)는 서버(sever)향 반도체 패키지나 모바일(mobile)향 반도체 패키지 등으로 언급될 수 있다. 실시예에 따라서, 인터포저 기판(700) 상에 실장되는 로직 칩(800) 및/또는 패키지 구조체(PS)는 도면에 도시된 것보다 많거나 적은 수로 제공될 수도 있다.
도 12a 내지 12g는 도 10의 반도체 패키지(10B)의 제조 과정의 일부를 도시하는 단면도들이다.
도 12a를 참조하면, 제1 반도체 웨이퍼(WF1)를 준비할 수 있다. 제1 반도체 웨이퍼(WF1)는 제1 캐리어 기판(CA1)에 임시로 지지될 수 있다.
제1 반도체 웨이퍼(WF1)는 복수의 반도체 칩들(또는 '제1 반도체 칩들')을 위한 구성 요소들을 포함할 수 있다. 예를 들어, 제1 반도체 웨이퍼(WF1)는 구체적으로, 예비 기판(110p), 예비 기판(110p)의 전면(FR) 상에 배치된 회로층(120), 및 회로층(120)의 배선 구조물에 연결된 관통 전극들(140)을 포함할 수 있다. 관통 전극들(140)은 회로층(120)의 형성 전 또는 형성 과정에서 형성되되, 예비 기판(110p)을 완전히 관통하지 않도록 형성될 수 있다. 회로층(120)은 적어도 한 쌍의 제1 콘택 패턴들(CT1), 적어도 한 쌍의 제2 콘택 패턴들(CT2), 및 적어도 한 쌍의 제2 콘택 패턴들(CT2)의 사이에 배치된 적어도 하나의 트레이스 패턴(TR)을 포함할 수 있다.
이어서, 제1 반도체 웨이퍼(WF1) 상에 제1 식각 홈(ER1) 및 제2 식각 홈(ER2)을 갖는 예비 절연층(131p)을 형성할 수 있다.
예비 절연층(131p)은 예를 들어, 실리콘 산화물(SiO) 및/또는 실리콘 탄질화물(SiCN)을 포함하며, PVD 또는 CVD 공정을 이용하여 형성될 수 있다. 제1 식각 홈(ER1) 및 제2 식각 홈(ER2)은 회로층(120) 상에 형성된 예비 절연층(131p)의 적어도 일부를 식각하여 형성될 수 있다. 제1 식각 홈(ER1) 및 제2 식각 홈(ER2)은 예를 들어, 포토레지스트(미도시)을 이용한 RIE(reactive-ion etching) 등의 식각 공정을 이용하여 형성될 수 있다. 일례로, 제1 식각 홈(ER1)은 리세스 폭(Rd1)은 제2 식각 홈(ER2)의 리세스 폭(Rd2)보다 작을 수 있다.
도 12b를 참조하면, 예비 절연층(131p) 상에 도전 물질층(PL)을 형성할 수 있다.
도전 물질층(PL)은 제1 식각 홈(ER1) 및 제2 식각 홈(ER2)을 채울 수 있다. 도전 물질층(PL)은 도금 공정, PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 일례로, 도전 물질층(PL)은 구리(Cu) 또는 구리(Cu) 합금을 포함할 수 있다. 도전 물질층(PL)의 하부에는 구리(Cu), 티타늄(Ti), 구리(Cu) 합금, 및 티타늄 합금 중 적어도 하나를 포함하는 시드층(미도시)이 형성될 수 있다.
도 12c를 참조하면, 도전 물질층(PL) 및 예비 절연층(131p)을 연마하여, 복수의 제1 패드들(132) 및 복수의 제1 패드들(132)을 둘러싸는 전면 절연층(131)을 형성할 수 있다.
연마 공정에 의해 도전 물질층(PL)의 일부가 제거되고, 제1 식각 홈(ER1)을 채우는 제1 그룹의 제1 패드들(132-1) 및 제2 식각 홈(ER2)을 채우는 제2 그룹의 제1 패드들(132-2)이 형성될 수 있다. 연마 공정은 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 포함할 수 있다.
제1 반도체 웨이퍼(WF) 상에는 제1 본딩면(BS1) 및 제2 본딩면(BS2)이 형성될 수 있다. 본 실시예에 따르면, 제1 그룹의 제1 패드들(132-1)은 제2 그룹의 전면 패드들(132-2)의 제2 면적보다 큰 제1 면적으로 형성될 수 있다. 따라서, 연마 공정 후 제1 본딩면(BS1)에 형성된 제1 디싱 표면(DS1) 및 제2 본딩면(BS2)에 형성된 제2 디싱 표면(DS2)을 제어하고, 표면 토폴로지 특성을 개선할 수 있다.
도 12d를 참조하면, 예비 기판(110p)을 일부 제거하여 복수의 관통 전극들(140)이 돌출된 후면(BA)을 갖는 기판(110)을 형성할 수 있다.
제1 반도체 웨이퍼(WF1)는 도 12c의 공정이 완료된 후 상하 반전되어 제2 캐리어 기판(CA2)에 임시로 지지될 수 있다. 예비 기판(110p)은 연마 공정을 적용하여 일부 제거될 수 있다. 연마 공정은 CMP 공정, 에치백(etch-back) 공정 또는 이들의 조합에 의해 수행될 수 있다. 예를 들어, CMP 공정을 수행하여 예비 기판(110p)을 일정한 두께로 감소시키고, 적절한 조건의 에치백을 적용하여 관통 전극들(140)를 충분히 노출시킬 수 있다.
도 12e를 참조하면, 기판(110)의 후면(BA) 상에 절연성 보호층(113), 후면 절연층(151), 및 후면 패드(152)를 형성할 수 있다.
절연성 보호층(113) 및 후면 절연층(151)은 예를 들어, 실리콘 산화물(SiO) 및/또는 실리콘 탄질화물(SiCN)을 포함하며, PVD 또는 CVD 공정을 이용하여 형성될 수 있다. 후면 패드(152)는 예를 들어, 도금 공정, PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 이후, 스크라이브 레인(SL)을 따라서 제1 반도체 웨이퍼(WF1)를 절단하고, 복수의 반도체 칩들을 분리할 수 있다.
도 12f를 참조하면, 제2 반도체 웨이퍼(WF2)를 준비할 수 있다.
제2 반도체 웨이퍼(WF2는 글루(glue)와 같은 접합 물질층(RL)에 의해 제3 캐리어 기판(CA3)에 임시로 지지될 수 있다. 제2 반도체 웨이퍼(WF2)는 복수의 제2 반도체 칩들을 위한 구성 요소들을 포함할 수 있다. 또한, 제2 반도체 웨이퍼(WF2)의 하부에는 접합 물질층(RL)에 매립된 접속 범프(236)가 배치될 수 있다.
이어서, 제2 반도체 웨이퍼(WF2) 상에 제1 반도체 칩들(100)을 배치할 수 있다.
제1 반도체 칩들(100)은 각각 도 12a 내지 12e와 유사한 제조 과정에 의해 형성되는 복수의 제1 패드들(132)을 포함할 수 있다. 복수의 제1 반도체 칩들(100)은 제1 디싱 표면(DS1) 및 제2 디싱 표면(DS2)이 제2 반도체 웨이퍼(WF2)에 접합되도록 배치될 수 있다. 이후, 열 압착(thermal compression) 공정을 수행하여, 제1 전면 절연층(131)과 제2 후면 절연층(251), 및 제1 전면 패드들(132)과 제2 후면 패드들(252)을 결합시킬 수 있다. 예를들어, 열 압착 공정은 약 100℃ 내지 약 300℃ 범위의 열 분위기에서 수행될 수 있다. 다만, 열 분위기의 온도는 상술한 범위(약 100℃ 내지 약 300℃)에 한정되지 않고 다양하게 변화될 수 있다. 열 압착 공정 중 제1 디싱 표면(DS1) 및 제2 디싱 표면(DS2)이 팽창하여, 제2 반도체 웨이퍼(WF2)와 제1 반도체 칩들(100) 사이에 접합 계면이 형성될 수 있다.
도 12g를 참조하면, 제2 반도체 웨이퍼(WF2) 상에 복수의 제1 반도체 칩들(100B, 100C, 100D)을 적층할 수 있다.
복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)은 도 12f의 과정을 반복 수행하여 수직 방향(Z 방향)으로 적층될 수 있다. 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)은 각각 도 12a 내지 12e와 유사한 제조 과정에 의해 형성되므로, 이들 사이에는 우수한 품질의 접합 계면이 형성될 수 있다.
이후, 복수의 제1 반도체 칩들(100A, 100B, 100C, 100D)을 덮는 몰딩부재(260)를 형성하고, 스크라이브 레인(SL)을 따라 절단하여, 반도체 패키지들을 분리할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되는 복수의 배선 패턴들을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 아래에 배치되며, 제2 기판, 상기 제2 기판 상에 배치되고, 상기 복수의 제1 패드들에 접하는 복수의 제2 패드들, 상기 복수의 제2 패드들을 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층, 및 상기 제2 기판을 관통하여 상기 복수의 제2 패드들에 연결되는 복수의 관통 전극들을 포함하는 제2 반도체 칩을 포함하고,
    상기 복수의 배선 패턴들은 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하고,
    상기 전면에 평행한 평면 상에서,
    상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 제1 그룹의 제1 패드들 사이에서 제1 점유 면적을 갖고,
    상기 복수의 제2 패드들 중 서로 인접한 제2 그룹의 제2 패드들 사이에서 상기 제1 점유 면적보다 큰 제2 점유 면적을 갖고,
    상기 제1 그룹의 제1 패드들은 상기 제2 그룹의 제1 패드들의 제2 면적보다 작은 제1 면적을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 점유 면적은 상기 제1 그룹의 제1 패드들의 중심들을 각각 지나는 적어도 한 쌍의 제1 세로 변들을 갖는 제1 영역 내에 배치된 적어도 일부의 상기 최상층 배선 패턴들의 면적의 합이고,
    상기 제2 점유 면적은 상기 제2 그룹의 제1 패드들의 중심들을 각각 지나는 적어도 한 쌍의 제2 세로 변들을 갖는 제2 영역 내에 배치된 적어도 일부의 상기 최상층 배선 패턴들의 면적의 합인 반도체 패키지.
  3. 제2 항에 있어서,
    상기 적어도 한 쌍의 제1 세로 변들의 중심들은 상기 제1 그룹의 제1 패드들의 상기 중심들과 각각 일치하고,
    상기 적어도 한 쌍의 제2 세로 변들의 중심들은 상기 제2 그룹의 제1 패드들의 상기 중심들과 각각 일치하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 적어도 한 쌍의 제1 세로 변들의 길이는 상기 제1 그룹의 제1 패드들의 상기 중심들 사이의 간격과 동일하고,
    상기 적어도 한 쌍의 제2 세로 변들의 길이는 상기 제2 그룹의 제1 패드들의 상기 중심들 사이의 간격과 동일한 반도체 패키지.
  5. 제2 항에 있어서,
    상기 제1 점유 면적에 대한 상기 제1 면적의 제1 비, 및 상기 제2 점유 면적에 대한 상기 제2 면적의 제2 비는 0.4 이하인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 복수의 제1 패드들은 구리(Cu) 또는 구리(Cu) 합금을 포함하고,
    상기 최상층 배선 패턴들은 알루미늄(Al) 또는 알루미늄(Al) 합금을 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 절연층은 상기 제2 절연층에 접하는 하부 절연막, 및 상기 하부 절연막 상에 배치된 상부 절연막을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 하부 절연막은 실리콘 탄질화물(SiCN)을 포함하고,
    상기 상부 절연막 및 상기 제2 절연층은 실리콘 산화물(SiO)을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 복수의 제1 패드들은 상기 제2 면적보다 큰 제3 면적을 갖고, 서로 인접한 제3 그룹의 제1 패드들을 포함하고,
    상기 최상층 배선 패턴들은 상기 제3 그룹의 제1 패드들의 사이에서 상기 제2 점유 면적보다 큰 제3 점유 면적을 갖는 하나의 제3 콘택 패턴을 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제3 그룹의 제1 패드들은 상기 제3 콘택 패턴에 접촉되는 반도체 패키지.
  11. 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에서 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층(top) 배선 패턴들을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 아래에 배치되며, 제2 기판, 상기 제2 기판 상에 배치되고, 상기 복수의 제1 패드들에 접하는 복수의 제2 패드들, 상기 복수의 제2 패드들을 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층, 및 상기 제2 기판을 관통하여 상기 복수의 제2 패드들에 연결되는 복수의 관통 전극들을 포함하는 제2 반도체 칩을 포함하고,
    상기 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 상기 전면에 평행한 제1 방향으로 인접한 제1 그룹의 제1 패드들에 접촉되는 제1 콘택 패턴들, 상기 복수의 제2 패드들 중 상기 제1 방향으로 인접한 제2 그룹의 제2 패드들에 접촉되는 제2 콘택 패턴들, 및 상기 제2 콘택 패턴들 사이에 배치된 적어도 하나의 트레이스 패턴을 포함하고,
    상기 제1 그룹의 제1 패드들은 상기 제1 방향으로 상기 제2 그룹의 제1 패드들의 제2 폭보다 작은 제1 폭을 갖는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 방향에서, 상기 제1 콘택 패턴들의 제1 최대 폭은 상기 제2 콘택 패턴들의 제2 최대 폭과 실질적으로 동일한 반도체 패키지.
  13. 제1 기판, 상기 제1 기판의 전면 상에 배치되는 복수의 제1 패드들, 상기 복수의 제1 패드들을 둘러싸는 제1 절연층, 및 상기 제1 기판과 상기 복수의 제1 패드들 사이에 배치되고, 상기 복수의 제1 패드들에 전기적으로 연결되는 복수의 배선 패턴들을 포함하는 적어도 하나의 반도체 칩을 포함하고,
    상기 복수의 배선 패턴들 중 상기 전면에 수직한 방향으로 상기 복수의 제1 패드들에 인접한 최상층 배선 패턴들은 상기 복수의 제1 패드들 중 서로 인접한 한 쌍의 제1 패드들 사이의 기준 영역 내에서 소정의 점유 면적을 갖고,
    상기 한 쌍의 제1 패드들은 상기 점유 면적에 비례하는 면적을 갖는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 기준 영역은 상기 한 쌍의 제1 패드들의 중심들을 각각 지나며 서로 평행한 한 쌍의 세로 변들, 및 상기 한 쌍의 세로 변들의 끝단을 연결하는 한 쌍의 가로 변들을 갖고,
    상기 세로 변들의 길이는 상기 가로 변들의 길이와 동일한 반도체 패키지.
  15. 제13 항에 있어서,
    상기 소정의 점유 면적은 상기 기준 영역 내에 배치된 적어도 일부의 상기 최상층 배선 패턴들의 면적의 합인 반도체 패키지.
  16. 예비 기판, 상기 예비 기판의 전면 상에 배치된 회로층, 및 상기 회로층 상에 배치된 예비 절연층을 포함하는 반도체 웨이퍼를 준비하는 단계 - 상기 회로층은 적어도 한 쌍의 제1 콘택 패턴들, 적어도 한 쌍의 제2 콘택 패턴들, 및 상기 적어도 한 쌍의 제2 콘택 패턴들의 사이에 배치된 적어도 하나의 트레이스 패턴을 포함함 -;
    상기 예비 절연층의 적어도 일부를 식각하여, 상기 적어도 한 쌍의 제1 콘택 패턴들의 적어도 일부를 노출시키는 제1 식각 홈들 및 상기 적어도 한 쌍의 제2 콘택 패턴들의 적어도 일부를 노출시키는 제2 식각 홈들을 형성하는 단계 - 상기 제1 식각 홈들 사이에서 상기 적어도 한 쌍의 제1 콘택 패턴들은 제1 점유 면적을 갖고, 상기 제2 식각 홈들 사이에서 상기 적어도 한 쌍의 제2 콘택 패턴들 및 상기 적어도 하나의 트레이스 패턴은 상기 제1 점유 면적보다 큰 제2 점유 면적을 가짐 -;
    상기 예비 절연층 상에 상기 제1 식각 홈들 및 상기 제2 식각 홈들을 채우는 도전 물질층을 형성하는 단계; 및
    상기 도전 물질층 및 상기 예비 절연층을 연마하여, 상기 제1 식각 홈 내에 배치되고, 제1 면적을 갖는 제1 그룹의 전면 패드들, 상기 제2 식각 홈 내에 배치되고, 상기 제1 면적보다 큰 제2 면적을 갖는 제2 그룹의 전면 패드들, 및 상기 제1 및 제2 그룹의 전면 패드들을 둘러싸는 전면 절연층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  17. 제16 항에 있어서,
    상기 제1 점유 면적은 상기 제1 그룹의 전면 패드들의 중심들을 각각 지나며 서로 평행한 한 쌍의 제1 세로 변들, 및 상기 한 쌍의 제1 세로 변들의 끝단을 연결하는 한 쌍의 제1 가로 변들을 갖는 제1 영역 내에 배치된 상기 적어도 한 쌍의 제1 콘택 패턴들의 면적의 합이고,
    상기 제2 점유 면적은 상기 제2 그룹의 제1 패드들의 중심들을 각각 지나며 서로 평행한 한 쌍의 제2 세로 변들, 및 상기 한 쌍의 제2 세로 변들의 끝단을 연결하는 한 쌍의 제2 가로 변들을 갖는 제2 영역 내에 배치된 상기 적어도 한 쌍의 제2 콘택 패턴들 및 상기 적어도 하나의 트레이스 패턴 각각의 면적의 합인 반도체 패키지의 제조방법.
  18. 제17 항에 있어서,
    상기 한 쌍의 제1 세로 변들의 중심들은 상기 제1 그룹의 전면 패드들의 상기 중심들과 각각 일치하고,
    상기 한 쌍의 제2 세로 변들의 중심들은 상기 제2 그룹의 전면 패드들의 상기 중심들과 각각 일치하는 반도체 패키지의 제조방법.
  19. 제17 항에 있어서,
    상기 한 쌍의 제1 세로 변들의 길이는 상기 한 쌍의 제1 가로 변들의 길이와 동일하고,
    상기 한 쌍의 제2 세로 변들의 길이는 상기 한 쌍의 제2 가로 변들의 길이와 동일한 반도체 패키지의 제조방법.
  20. 제16 항에 있어서,
    상기 제1 및 제2 그룹의 전면 패드들은 구리(Cu) 또는 구리(Cu) 합금을 포함하고,
    상기 적어도 한 쌍의 제1 콘택 패턴들, 상기 적어도 한 쌍의 제2 콘택 패턴들, 및 상기 적어도 하나의 트레이스 패턴은 알루미늄(Al) 또는 알루미늄(Al) 합금을 포함하는 반도체 패키지의 제조방법.
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