TW202410336A - 半導體封裝 - Google Patents

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TW202410336A
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TW
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李賢敏
金志勳
張愛妮
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南韓商三星電子股份有限公司
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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Abstract

一種半導體封裝包括：第一半導體晶片，包括第一基板、設置於第一基板的前表面上的多個第一接墊、環繞多個第一接墊的第一絕緣層、以及設置於第一基板與多個第一接墊之間並電性連接至多個第一接墊的多個佈線圖案；以及第二半導體晶片，設置於第一半導體晶片之下，並包括第二基板、設置於第二基板上並與多個第一接墊接觸的多個第二接墊、環繞多個第二接墊並與第一絕緣層接觸的第二絕緣層、以及穿透過第二基板以連接至多個第二接墊的多個貫通電極。多個佈線圖案包括在垂直於前表面的方向上與多個第一接墊相鄰的頂部佈線圖案。在平行於前表面的平面上，在自俯視圖觀察具有第一形狀及第一區面積的第一區內，第一頂部佈線圖案在多個第一接墊之中的第一組第一接墊中的相鄰第一接墊之間具有第一佔據面積，並且在自俯視圖觀察具有第一形狀及第一區面積的第二區內，第二頂部佈線圖案在多個第一接墊之中的第二組第一接墊中的相鄰第一接墊之間具有第二佔據面積，第二佔據面積大於第一佔據面積。自俯視圖觀察，第一組第一接墊中的每一接墊具有第一面積，且第二組第一接墊中的每一接墊具有第二面積，其中第一面積小於第二面積。

Description

半導體封裝
本揭露是有關於一種半導體，且具體而言是有關於一種半導體封裝。 [相關申請案的交叉參考]
本申請案主張於2022年8月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0096703號的優先權權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著對電子產品的高容量、薄化及小型化的需求的增加，已經開發了各種類型的半導體封裝。近年來，作為將更多組件（例如，半導體晶片）併入封裝結構中的方法，已經開發了用於在無需黏著劑膜（例如，非導電膜（non-conductive film，NCF））或連接凸塊（例如，焊料球）的情況下對半導體晶片進行接合的直接接合技術。
各實例性實施例提供一種半導體晶片，所述半導體晶片的接合表面具有改善的表面拓撲特性。
各實例性實施例提供一種半導體封裝，所述半導體封裝在半導體晶片堆疊的接合介面中具有改善的品質。
根據實例性實施例，一種半導體裝置包括：第一半導體晶片，包括第一基板、設置於第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及設置於第一基板與所述多個第一接墊之間並電性連接至所述多個第一接墊的多個佈線圖案；以及第二半導體晶片，設置於第一半導體晶片之下，並包括第二基板、設置於第二基板上並與所述多個第一接墊接觸的多個第二接墊、環繞所述多個第二接墊並與第一絕緣層接觸的第二絕緣層、以及穿透過第二基板以連接至所述多個第二接墊的多個貫通電極。所述多個佈線圖案包括在垂直於前表面的方向上與所述多個第一接墊相鄰的頂部佈線圖案。在平行於前表面的平面上，在自俯視圖觀察具有第一形狀及第一區面積的第一區內，第一頂部佈線圖案在所述多個第一接墊之中的第一組第一接墊中的相鄰第一接墊之間具有第一佔據面積，並且在自俯視圖觀察具有第一形狀及第一區面積的第二區內，第二頂部佈線圖案在所述多個第一接墊之中的第二組第一接墊中的相鄰第一接墊之間具有第二佔據面積，第二佔據面積大於第一佔據面積。自俯視圖觀察，第一組第一接墊中的每一接墊具有第一面積，且第二組第一接墊中的每一接墊具有第二面積，其中第一面積小於第二面積。
根據實例性實施例，一種半導體封裝包括：第一半導體晶片，包括第一基板、設置於第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及在垂直於前表面的方向上在第一基板與所述多個第一接墊之間與所述多個第一接墊相鄰的頂部佈線圖案；以及第二晶片，設置於第一半導體晶片之下，並包括第二基板、設置於第二基板上並與所述多個第一接墊接觸的多個第二接墊、環繞所述多個第二接墊並與第一絕緣層接觸的第二絕緣層、以及穿透過第二基板以連接至所述多個第二接墊的多個貫通電極。頂部佈線圖案包括：與第一組第一接墊接觸的一組第一接觸圖案，第一組第一接墊包括在平行於前表面的第一方向上彼此相鄰的多對第一接墊；與第二組第一接墊接觸的一組第二接觸圖案，第二組第一接墊包括在第一方向上彼此相鄰的多對第一接墊；以及在第一方向上設置於第二接觸圖案之中的相鄰接觸圖案之間的至少一個跡線圖案（trace pattern）。第一組第一接墊中的每一第一接墊在第一方向上具有第一寬度，並且第二組第一接墊中的每一接墊在第一方向上具有第二寬度，其中第一寬度較第二寬度窄。
根據實例性實施例，一種半導體封裝包括：至少一個半導體晶片，包括第一基板、設置於第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及設置於第一基板與所述多個第一接墊之間並電性連接至所述多個第一接墊的多個佈線圖案。所述多個第一接墊包括第一對第一接墊及第二對第一接墊，第一對第一接墊中的每一第一接墊自平面圖觀察具有第一面積，且第二對第一接墊中的每一第一接墊自平面圖觀察具有第二面積，第二面積大於第一面積。在相應第一對第一接墊的兩個彼此相鄰的接墊之間的相應第一參考區內，在垂直於第一表面的方向上與相應第一對第一接墊相鄰的相應第一頂部佈線圖案具有第一預定佔據面積，並且在相應第二對第一接墊的彼此相鄰的兩個接墊之間的相應第二參考區內，在垂直於第一表面的方向上與相應第二對第一接墊相鄰的相應第二頂部佈線圖案具有第二預定佔據面積。每一第一參考區具有與每一第二參考區相同的面積及形狀，並且相應參考區中的每一第一對第一接墊在相應參考區內具有根據第一比率與相應第一預定佔據面積成比例的面積。相應參考區中的每一第二對第一接墊在相應參考區內具有根據第一比率與相應第二預定佔據面積成比例的面積。
根據實例性實施例，一種半導體晶片包括：第一基板；多個第一接墊，設置於第一基板的前表面上；第一絕緣層，環繞所述多個第一接墊；以及頂部佈線圖案，設置於第一基板與所述多個第一接墊之間，電性連接至所述多個第一接墊並在垂直於前表面的方向上與所述多個第一接墊相鄰。在平行於前表面的平面上，頂部佈線圖案可在所述多個第一接墊之中彼此相鄰的一對第一接墊之間的參考區內具有預定的佔據面積，並且所述一對第一接墊可具有與所述佔據面積成比例的面積。
根據實例性實施例，一種製造半導體封裝的方法包括：製備半導體晶圓，所述半導體晶圓包括初步基板、設置於初步基板的前表面上的電路層、以及設置於所述電路層上的初步絕緣層，電路層包括至少一對第一接觸圖案、至少一對第二接觸圖案、以及設置於所述至少一對第二接觸圖案之間的至少一個跡線圖案；對初步絕緣層的至少一部分進行蝕刻以形成第一蝕刻凹槽以及第二蝕刻凹槽，所述第一蝕刻凹槽暴露出所述至少一對第一接觸圖案的至少一部分，所述第二蝕刻凹槽暴露出所述至少一對第二接觸圖案的至少一部分，所述至少一對第一接觸圖案在第一蝕刻凹槽之間具有第一佔據面積，並且所述至少一對第二接觸圖案及所述至少一個跡線圖案在第二蝕刻凹槽之間具有較第一佔據面積大的第二佔據面積；在初步絕緣層上形成導電材料層，以填充第一蝕刻凹槽及第二蝕刻凹槽；以及對導電材料層及初步絕緣層進行研磨以形成設置於第一蝕刻凹槽中並具有第一面積的第一組前接墊、設置於第二蝕刻凹槽中並具有大於第一面積的第二面積的第二組前接墊、以及環繞第一組前接墊及第二組前接墊的前絕緣層。
在下文中，將參照附圖來闡述各實例性實施例。
圖1是根據實例性實施例的半導體封裝10的立體圖。
參照圖1，根據實例性實施例的半導體封裝10可包括至少一個半導體晶片，例如第一半導體晶片100。第一半導體晶片100可包括第一基板110、第一電路層120、第一絕緣層131、多個接墊132及位於第一電路層120中的最上層佈線圖案125TP。第一半導體晶片100可具有由第一絕緣層131及所述多個接墊132界定的接合表面。舉例而言，第一絕緣層131與所述多個接墊132可進行組合以形成平坦的平面表面。由於根據實例性實施例的第一半導體晶片100的接合表面具有改善的表面特性，因此可實現接合介面具有改善的品質的半導體晶片堆疊。
根據本揭露，可藉由基於頂部佈線圖案125TP的分佈將所述多個接墊132形成為具有不同的大小（例如，不同的連接表面積）來改善第一絕緣層131的表面拓撲特性。因此，當第一半導體晶片100與另一裝置（例如，另一半導體晶片、矽中介層等）一起構成堆疊結構時，可改善第一絕緣層131的黏合性，並且可防止所述多個接墊132的不接觸。第一半導體晶片100及另一裝置可在無需例如金屬凸塊等連接構件的情況下彼此直接接合及耦合（例如，此種接合可被稱為「混合接合」或「直接接合」）。稍後將參照圖8對此進行更詳細的闡述。
在下文中，「第一絕緣層131」可被稱為「前絕緣層（front insulating layer）」或「第一前絕緣層（first front insulating layer）」，以區分第一半導體晶片100中的組件的位置。此外，「接墊132」可被稱為「前接墊（front pad）」。例如「第一」、「第二」、「第三」等序數可簡單地用作某些元件、步驟等的標籤以使此類元件、步驟等彼此區分開。在說明書中未使用「第一」、「第二」等闡述的用語在請求項中仍可被稱為「第一」或「第二」。此外，利用特定的序數引用的用語（例如，在一特定請求項中的「第一」）可在其他地方利用不同的序數（例如，在說明書或另一請求項中的「第二」）進行闡述。
第一基板110可具有前表面FR，第一電路層120設置於前表面FR上。第一基板110可為半導體晶圓基板。舉例而言，第一基板110可為由例如矽或鍺等半導體元素或例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）等半導體化合物形成或包含所述半導體元素或所述半導體化合物的半導體晶圓。前表面FR可具有摻雜有雜質的主動區。
第一電路層120可包括設置於第一基板110的前表面FR上並連接至主動區的第一佈線結構（圖3A的125）以及環繞第一佈線結構（圖3A的'125'）的第一層間絕緣層（圖3A的121）。參照圖3A至圖3C，第一層間絕緣層121可包含以下材料或由以下材料形成：可流動氧化物（flowable oxide，FOX）、東燃矽氮烷（Tonen Silazen，TOSZ）、未經摻雜的二氧化矽玻璃（undoped silica glass，USG）、硼矽酸鹽玻璃（borosilica glass，BSG）、磷矽酸鹽玻璃（phosphoxilica glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilica glass，BPSG）、電漿增強型四乙基正矽酸鹽（plasma enhanced tetraethylorthosilicate，PETEOS）、氟矽酸鹽玻璃（fluoride silicate glass，FSG）、高密度電漿（high density plasma，HDP）氧化物、電漿增強型氧化物（plasma enhanced oxide，PEOX）、可流動CVD（flowable CVD，FCVD）氧化物或其組合。環繞第一佈線結構125的第一層間絕緣層121的至少一部分可包括低介電常數介電層。可使用化學氣相沈積（chemical vapor deposition，CVD）製程、可流動CVD製程或旋塗製程來形成第一層間絕緣層121。
第一佈線結構125可被形成為具有包括多個佈線圖案及多個通孔的多層式結構，所述多層式結構包含例如以下材料或由例如以下材料形成：鋁（Al）、金（Au）、鈷（Co）、銅（Cu）、鎳（Ni）、鉛（Pb）、鉭（Ta）、碲（Te）、鈦（Ti）、鎢（W）或其組合。包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）的未示出的障壁層可設置於佈線圖案及/或通孔與第一層間絕緣層121之間。構成積體電路的各別裝置115可設置於第一基板110的前表面上。在此種情形中，第一佈線結構125可藉由內連部分CV（例如，接觸插塞）而電性連接至各別裝置115。各別裝置115可包括：場效電晶體（field effect transistor，FET），例如平面FET或鰭式場效電晶體（FinFET）；記憶體裝置，例如快閃記憶體、動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、電性可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）、相變隨機存取記憶體（phase-change random access memory，PRAM）、磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）、或電阻式隨機存取記憶體（resistive random access memory，RRAM）；邏輯裝置，例如及閘（AND）、或閘（OR）及反閘（NOT）；以及各種主動裝置及/或被動裝置，例如系統大規模積體電路（system large scale integration，LSI）、CMOS成像感測器（CMOS imaging sensor，CIS）或微機電系統（micro-electro-mechanical system，MEMS）。
第一佈線結構125可設置於第一基板110與所述多個接墊132之間，並且可電性連接至所述多個接墊132。第一佈線結構125（或所述多個佈線圖案）可包括在與第一基板110的前表面FR垂直的方向（Z方向）上與所述多個接墊132相鄰的頂部佈線圖案125TP。作為實例，頂部佈線圖案125TP可包含與所述多個接墊132的材料不同的材料（例如，鋁（Al）或鋁（Al）合金）或者由與所述多個接墊132的材料不同的材料（例如，鋁（Al）或鋁（Al）合金）形成。頂部佈線圖案125TP可包括與所述多個接墊132接觸的接觸圖案CT、以及不與所述多個接墊132接觸的跡線圖案TR。應理解，當一個元件被稱為「連接」或「耦合」至另一元件或位於另一元件「上」時，所述一個元件可直接連接或耦合至所述另一元件或位於所述另一元件上，抑或可存在中間元件。相反，當一個元件被稱為「直接連接」或「直接耦合」至另一元件、或者被稱為「接觸」另一元件或「與另一元件接觸」（或者使用動詞「接觸」的任何形式）時，在接觸點處不存在中間元件。在圖1中，接觸圖案CT及跡線圖案TR與所述多個接墊132一起示出。頂部佈線圖案125TP可被頂蓋障壁層（圖3A的124）覆蓋。頂蓋障壁層124可在第一絕緣層131與頂部佈線圖案125TP之間延伸。頂蓋障壁層124可包含例如氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化鋁（AlN）、氮氧化鋁（AlON）中的至少一者或者由例如氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化鋁（AlN）、氮氧化鋁（AlON）中的至少一者形成，並且可包括氧化鋁（AlO）或碳氧化鋁（AlOC）中的至少一者。
第一絕緣層131可設置於第一基板110的前表面FR上，並且可環繞所述多個接墊132的側表面。第一絕緣層131可包含例如氧化矽（SiO）或碳氮化矽（SiCN）或者由例如氧化矽（SiO）或碳氮化矽（SiCN）形成。第一絕緣層131可形成為直接接合而提供的接合表面，所述接合表面形成於所述多個接墊132之間。第一絕緣層131的表面拓撲可受到直接設置於第一絕緣層131之下的頂部佈線圖案125TP的佈置形式的影響。與例如「之上」及「之下」等方位用語一起使用的用語「直接」同時指代之上及之下二者，並且自平面圖觀察亦為交疊的。項目可被闡述為「之上」或「之下」等而自平面圖觀察無交疊，而僅僅是相對於基板處於不同的豎直水準處。根據本揭露，可改善第一絕緣層131的表面拓撲，並且可實現具有改善的接合品質的半導體晶片堆疊。
所述多個接墊132可設置於第一基板110的前表面FR上。所述多個接墊132可穿透過覆蓋頂部佈線圖案125TP的第一絕緣層131及頂蓋障壁層124以與接觸圖案CT接觸。所述多個接墊132可包含例如銅（Cu）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）中的至少一者或者由例如銅（Cu）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）中的至少一者形成。
根據本揭露，可藉由端視接觸圖案CT及跡線圖案TR的設計將所述多個接墊132形成為具有各種面積（例如，各種連接表面積）來改善接合表面的拓撲。
舉例而言，在平行於第一基板110的前表面FR的平面（X-Y平面）上，頂部佈線圖案125TP可在形成於彼此相鄰的一對接墊之間的預定參考區內具有預定佔據面積。舉例而言，彼此相鄰的一對接墊可為在X方向上相鄰的兩個第一接墊132-1、在X方向上相鄰的兩個第二接墊132-2、或者在X方向上相鄰的兩個第三接墊132-3。預定參考區內的每一對接墊（例如，一對第一接墊132-1、一對第二接墊132-2或一對第三接墊132-3）可具有與相應佔據面積成比例的面積。可相對於連接至所述一對第一接墊132-1的頂部佈線圖案125TP的佔據面積針對所述一對第一接墊132-1應用相同的比例或覆蓋面積比、相對於連接至所述一對第二接墊132-2的頂部佈線圖案125TP的佔據面積針對所述一對第二接墊132-2應用相同的比例或覆蓋面積比、且相對於連接至所述一對第三接墊132-3的頂部佈線圖案125TP的佔據面積針對所述一對第三接墊132-3應用相同的比例或覆蓋面積比。舉例而言，一對接墊（例如，132-1、132-2或132-3）可被形成為具有隨著頂部佈線圖案125TP在其間的預定參考區內的佔據面積減小而減小的面積（其中預定參考區的面積針對不同的多對接墊保持恆定）。用語「預定參考區」可指代由彼此平行的第一邊（例如，在Y方向上延伸）及連接第一邊的端部的第二平行的邊（例如，在X方向上延伸）界定的矩形區，所述第一邊穿過一對相鄰接墊的中心（例如，穿過相鄰接墊131-1的中心之間，或者穿過相鄰接墊132-2的中心之間，或者穿過相鄰接墊132-3的中心之間）。「預定佔據面積」可被定義為頂部佈線圖案125TP之中設置於「預定參考區」中的至少一些頂部佈線圖案125TP的面積之和。舉例而言，預定佔據面積指代在預定參考區內由頂部佈線圖案佔據的面積，其中預定參考區可包括由頂部佈線圖案佔據的面積並且亦包括額外的周圍面積。將參照圖2A至圖2C更詳細地闡述上述「預定參考區」及「預定佔據面積」。
此外，在預定參考區內，每一對接墊（例如，一對第一接墊132-1、一對第二接墊132-2或一對第三接墊132-3）的面積對其相應的頂部佈線圖案125TP的預定佔據面積的比率可為約0.5或小於0.5，詳細而言為約0.4或小於0.4。舉例而言，在一些實施例中，所述比率可為約0.2或大於0.2至約0.4或小於0.4。當所述比率大於約0.4時，環繞接墊132的第一絕緣層131的表面拓撲特性可能劣化。當所述比率小於約0.2時，可能出現製程難度的增加，例如對齊裕度的降低。
如在圖1中可見，在一些實施例中，多個第一接墊132-1、第二接墊132-2及第三接墊132-3可對應於不同類型的接墊（例如，具有不同大小並與不同類型的連接頂部佈線圖案125TP相關聯的接墊）。此外，第一接墊至第三接墊的佈局可如圖1所示進行排列。在本實施例中，舉例而言，多對相鄰的第三接墊132-3被排列成在Y方向上延伸的兩個行。兩組第三接墊132-3可分別形成所述兩個行。在所述兩個行之間，多組第一接墊132-1及多組第二接墊132-2可散佈於其間。舉例而言，兩列第一接墊132-1可在Y方向上進行排列以在X方向上延伸，且然後兩列第二接墊132-2可在Y方向上進行排列以同樣在X方向上延伸。此種圖型可在Y方向上重複。每列第一接墊132-1可包括例如兩對第一接墊132-1，並且每列第二接墊132-2可包括例如兩對第二接墊132-2，但亦可使用其他排列形式。
在下文中，將參照圖2A至圖3C來闡述所述多個接墊132端視頂部佈線圖案125TP的預定佔據面積而存在的面積變化。
圖2A是圖1的區「A」的局部放大圖，圖2B是圖1的區「B」的局部放大圖，且圖2C是圖1的區「C」的局部放大圖。
圖3A是沿著圖2A的線a-a'截取的剖視圖，圖3B是沿著圖2B的線b-b'截取的剖視圖，且圖3C是沿著圖2C的線c-c'截取的剖視圖。
參照圖2A至圖3C，所述多個接墊132可包括在第一方向（X方向）上彼此相鄰的第一組第一接墊132-1、在第一方向（X方向）上彼此相鄰的第二組第二接墊132-2、及在第一方向（X方向）上彼此相鄰的第三組第三接墊132-3。舉例而言，第一組第一接墊132-1可包括多列第一接墊，每一列在X方向上延伸並且具有至少一對相鄰的第一接墊。第二組第二接墊132-2可包括多列第二接墊，每一列在X方向上延伸並且具有至少一對相鄰的第二接墊。第三組第三接墊132-3可包括多列第三接墊，每一列在X方向上延伸並且具有至少一對相鄰的第三接墊。所述多列第一接墊132-1及第二接墊132-2可對應於所述多列第三接墊132-3。
第一佈線結構125可包括在與第一基板110的前表面FR垂直的豎直方向（Z方向）上堆疊的多個佈線圖案。所述多個佈線圖案可包括在豎直方向（Z方向）上與所述多個接墊132相鄰的頂部佈線圖案125TP。
所述多個接墊132及頂部佈線圖案125TP可被第一絕緣層131覆蓋。頂蓋障壁層124可設置於第一絕緣層131與頂部佈線圖案125TP之間。
圖2A至圖2C僅示出頂部佈線圖案125TP的排列形式的實例以闡述所述多個接墊132端視頂部佈線圖案125TP而存在的面積變化，並且頂部佈線圖案125TP的形狀並非僅限於圖2A至圖2C所示的形狀。
圖3A至圖3C僅示出所述多個接墊132的簡化實例以闡述所述多個接墊132端視頂部佈線圖案125TP而存在的寬度或直徑變化，並且所述多個接墊132的豎直橫截面形狀並非僅限於圖3A至圖3C所示的形狀。舉例而言，在所述多個接墊132中的每一者中，側表面可與基板220的頂表面垂直或者可為傾斜的。此外，在一些實施例中，暴露於接合表面的接墊部分與和頂部佈線圖案125TP接觸的通孔部分可例如藉由具有不同的形狀或大小而彼此區分開。
以上已經參照圖1闡述了圖3A至圖3C中所示的例如第一基板110、第一電路層120、各別裝置115及頂蓋障壁層124等組件，且因此下文對其將不再予以贅述。
如圖2A及圖3A所示，頂部佈線圖案125TP可包括分別在豎直方向（Z方向）上與第一組第一接墊132-1接觸的第一接觸圖案CT1。第一接觸圖案CT1可在位於第一組第一接墊132-1之中的相鄰接墊之間的第一區R1中具有第一佔據面積OA1。第一組第一接墊132-1可與第一絕緣層131一起提供第一接合表面BS1。
第一區R1可具有分別穿過第一組第一接墊132-1的中心cp1的至少一對第一Y方向邊vs1、以及連接所述一對第一Y方向邊vs1的端部的至少一對第一X方向邊ps1。所述一對第一Y方向邊vs1可彼此平行，且所述一對第一X方向邊ps1可彼此平行。在一個實施例中，所述一對第一Y方向邊vs1與所述一對第一X方向邊ps1可具有相同的長度。所述一對第一Y方向邊vs1中的每條邊的中心（例如，在Y方向上）可分別與第一組第一接墊132-1的中心cp1匹配，並且第一X方向邊ps1的長度可等於第一組第一接墊132-1之中的相鄰接墊的中心cp1之間在X方向上的距離。
第一佔據面積OA1可等於分別連接至第一組第一接墊132-1的每一第一接觸圖案CT1的一部分的面積之和。第一組第一接墊132-1的第一面積對第一佔據面積OA1的比率可為約0.4或小於0.4。第一佔據面積OA1可小於稍後將闡述的第二佔據面積OA2及第三佔據面積OA3。因此，第一組第一接墊132-1的第一面積可小於第二組第二接墊132-2及第三組第三接墊132-3中的每一者的面積。
舉例而言，自俯視圖觀察，對於在X方向上彼此相鄰的給定的一對第一接墊132-1及其對應的接觸圖案CT1，在例如前文所述的特定的預定參考區內，由兩個第一接墊132-1佔據的第一組合面積可為由相應的對應接觸圖案CT1佔據的第二組合面積的約0.4（40%）或小於0.4。
如圖2B及圖3B所示，頂部佈線圖案125TP可包括在豎直方向（Z方向）上分別與第二組第二接墊132-2接觸的第二接觸圖案CT1、以及設置於第二接觸圖案CT1之中的相鄰圖案之間的至少一個跡線圖案TR。第二接觸圖案CT1及所述至少一個跡線圖案TR可在位於第二組第二接墊132-2之中的兩個相鄰接墊之間的第二區R2中具有第二佔據面積OA2。跡線圖案TR可不在豎直方向（Z方向）上與第二組第二接墊132-2（或任何接墊）交疊。第二組第二接墊132-2可與第一絕緣層131一起提供第二接合表面BS2。
第二區R2可包括穿過第二組第二接墊132-2的中心cp2的至少一對第二Y方向邊vs2、以及連接所述一對第二Y方向邊vs2的端部的至少一對第二X方向邊ps2。在此種情形中，所述一對第二Y方向邊vs2與所述一對第二X方向邊ps2可具有相同的長度。舉例而言，所述一對第二Y方向邊vs2中的每條邊的中心（例如，在Y方向上）可分別與第二組第二接墊132-2的中心cp2匹配，並且所述一對第二Y方向邊ps2的長度可等於第二組第二接墊132-2之中的相鄰接墊的中心cp2之間在X方向上的距離。
第二佔據面積OA2可等於分別連接至第二組第二接墊132-2之中的兩個相鄰第二接墊132-2的每一第二接觸圖案CT2的一部分的面積與在第二接觸圖案CT2之間延伸的至少一些跡線圖案TR的面積之和。在特定的參考區內，第二組第二接墊132-2的一對第二接墊132-2的第二面積對第二佔據面積OA2的比率可為約0.4或小於0.4。第二佔據面積OA2可大於上述第一佔據面積OA1，並且可小於稍後將闡述的第三佔據面積OA3。因此，第二接墊132-2的第二面積可大於第一接墊132-1的面積，並且可小於第三接墊132-3的面積。
舉例而言，自俯視圖觀察，在如上所述的特定的預定參考區內，對於在X方向上彼此相鄰的給定的一對第二接墊132-2以及其對應的接觸圖案CT2及跡線圖案TR2，由兩個第二接墊132-2佔據的第一組合面積可為由相應的對應接觸圖案CT2及跡線圖案TR2佔據的第二組合面積的約0.4或小於0.4。因此，在一個實施例中，在X方向上彼此相鄰的每一對第二接墊132-2可具有為對應的接觸圖案CT2及跡線圖案TR2的面積的40%或小於40%的平面視圖面積。因此，在一些實施例中，來自第一組第一接墊132-1的每一第一接墊具有小於來自第二組第二接墊132-2的每一第二接墊的面積。同時，對於給定的預定參考區，每一對第一接墊132-1可相對於其對應的接觸圖案CT1具有第一面積比，並且每一對第二接墊132-2可相對於其對應的接觸圖案CT2及跡線圖案TR2具有第二面積比。第一面積比可與第二面積比相同或者為類似的比率（例如，在10%或小於10%的偏差內）。
如圖2C及圖3C所示，頂部佈線圖案125TP可包括在豎直方向（Z方向）上與第三組第三接墊132-3接觸的單個第三接觸圖案CT3。單個第三接觸圖案CT3可在位於第三組第三接墊132-3之中的相鄰接墊之間的第三區R3中具有第三佔據面積OA3。第三接觸圖案CT3可在第三組第三接墊132-3之中的相鄰接墊之間在第一方向（X方向）上延伸。第三組第三接墊132-3可與第一絕緣層131一起提供第三接合表面BS3。
第三區R3可具有分別穿過第三組第三接墊132-3的中心cp3的至少一對第三Y方向邊vs3、以及連接所述一對第三Y方向邊vs3的端部的至少一對第三X方向邊ps3。所述一對第三Y方向邊vs3可彼此平行，且所述一對第三X方向邊ps3可彼此平行。在一個實施例中，所述一對第三Y方向邊vs3與所述一對第三X方向邊ps3可具有相同的長度。所述一對第三Y方向邊vs3中的每條邊的中心可分別與第三組第三接墊132-3的中心cp3匹配，並且第三X方向邊ps3的長度可等於第三組第三接墊132-3之中的相鄰接墊的中心cp3之間在X方向上的距離。
第三佔據面積OA3可等於連接至第三組第三接墊132-3的至少一些第三接觸圖案CT3的面積。作為實例，第三接觸圖案CT3可為在第三組第三接墊132-3彼此間隔開的方向上延伸的單個圖案。第三組第三接墊132-3的第三面積對第三佔據面積OA3的比率可為約0.4或小於0.4。第三佔據面積OA3可大於上述第一佔據面積OA1及第二佔據面積OA2。因此，第三組第三接墊132-3的第三面積可大於第一組第一接墊132-1及第二組第二接墊132-2中的每一者的面積。
例如，自俯視圖觀察，在特定的預定參考區中，對於在X方向上彼此相鄰的給定的一對第三接墊132-3及其對應的接觸圖案CT3，由兩個第三接墊132-3佔據的第一組合面積可為由相應的對應接觸圖案CT3佔據的第二面積的約0.4或小於0.4。因此，在一個實施例中，對於給定的參考區，在X方向上彼此相鄰的每一對第三接墊132-3可具有為與接觸圖案CT3對應的面積的40%或小於40%的平面視圖面積。因此，在一些實施例中，每一第二接墊132-2具有小於每一第三接墊132-3的面積。同時，對於給定的預定參考區，來自第二組第二接墊132-2的每一對第二接墊可相對於其對應的接觸圖案CT2及跡線圖案TR2具有第二面積比，且來自第三組第三接墊132-3的每一對第三接墊可相對於其對應的接觸圖案CT3具有第三面積比。第二面積比可與第三面積比相同或者為類似的比率（例如，在10%或小於10%的偏差內）。
如上所述，第一接墊132-1、第二接墊132-2及第三接墊132-3可分別端視頂部佈線圖案125TP的分佈而具有不同的面積。舉例而言，第一組第一接墊132-1、第二組第二接墊132-2及第三組第三接墊132-3可具有相較於三個佔據面積OA1、OA2及OA3為約0.4或小於0.4的第一面積至第三面積，使得可顯著減小第一組第一接墊132-1、第二組第二接墊132-2及第三組第三接墊132-3對拓撲的影響，並且可形成具有改善品質的接合表面。
在本實施例中，第一接觸圖案CT1與第二接觸圖案CT2具有相同的面積，但由於存在設置於第二區R2中的跡線圖案TR，因此第二佔據面積OA2可大於第一佔據面積OA1。因此，與第一佔據面積OA1對應的每一第一接墊132-1的第一面積可小於與第二佔據面積OA2對應的每一第二接墊132-2的第二面積。
如上所述，第一組第一接墊132-1可被形成為具有較第二組第二接墊132-2的面積小的面積，且因此相較於環繞第二組第二接墊132-2的周邊的第二接觸圖案CT2的面積，環繞第一組第一接墊132-1的周邊的第一接觸圖案CT1的面積可增加。舉例而言，每一第一接觸圖案CT1的第一最大寬度D1可實質上相同於每一第二接觸圖案CT2的第二最大寬度D2，並且每一第一接墊132-1的第一寬度d1可小於每一第二接墊132-2的第二寬度d2。第一絕緣層131與第一接觸接墊CT1的第一交疊區ds1的面積可大於第一絕緣層131與第二接觸接墊CT2的第二交疊區ds2的面積。因此，當應用研磨製程（例如，化學機械研磨（chemical mechanical polishing，CMP）製程）時，可改善第一接觸圖案CT1周圍的第一交疊區ds1中的平整度（例如，可減少下凹），並且可改善第一組第一接墊132-1之間的表面拓撲特性。稍後將參照圖4A對此進行闡述。
第二組第二接墊132-2可被形成為具有相對大的面積，但可具有相較於第二佔據面積OA2為約0.4或小於0.4的第二面積以顯著減小對拓撲的影響。此外，第二組第二接墊132-2之間的平整度可藉由設置於第二接觸圖案CT2之間的跡線圖案TR得到改善，並且可改善表面拓撲特性。
在本實施例中，第三接觸圖案CT3可被形成為具有較第一接觸圖案CT1及第二接觸圖案CT2大的面積。第三接觸圖案CT3的第三佔據面積OA3可大於第二佔據面積OA2。因此，與第三佔據面積OA3對應的第三組第三接墊132-3的第三面積可大於與第二佔據面積OA2對應的第二組第二接墊132-2的第二面積。
儘管第三組第三接墊132-3被形成為具有相對大的面積，但第三組第三接墊132-3可具有相較於第三佔據面積OA3為約0.4或小於0.4的第三面積以顯著減小對拓撲的影響。此外，第三組第三接墊132-3之間的平整度可藉由第三接觸圖案CT3得到改善，並且可改善表面拓撲特性。在此種情形中，第一接觸圖案CT1及第二接觸圖案CT2可包括用於訊號的端子，且第三接觸圖案CT3可為用於電源的端子及用於接地的端子或虛設圖案，但實例性實施例並非僅限於此。
在下文中，將參照圖4A至圖4C來闡述基於頂部佈線圖案125TP的佔據面積與所述多個接墊132的面積之間的差異的第一接合表面BS1、第二接合表面BS2及第三接合表面BS3的表面拓撲特性。
圖4A是示出圖3A的第一接合表面BS1的表面拓撲的圖式，圖4B是示出圖3B的第二接合表面BS2的表面拓撲的圖式，且圖4C是示出圖3C的第三接合表面BS3的表面拓撲的圖式。圖4A至圖4C分別示出使用原子力顯微鏡（atomic force microscope，AFM）對圖3A至圖3C中的第一絕緣層131的表面拓撲進行掃描的結果。
參照圖3A及圖4A，第一絕緣層區ir1表示第一組第一接墊132-1之中的相鄰接墊之間的第一絕緣層131的第一拓撲。第一拓撲示出頂表面的高度可在朝向第一組第一接墊132-1之中的接墊的方向上增加且然後可隨著接墊區mr1而減小。在本實施例中，第一組第一接墊132-1的第一面積（例如，第一接墊區mr1的寬度）可減小以防止拓撲在第一點np1處急劇減小。因此，第一接墊區mr1周圍的平整度可得以改善，並且拓撲特性可得以改善。
參照圖3B及圖4B，第二絕緣層區ir2表示第二組第二接墊132-2之中的相鄰接墊之間的第一絕緣層131的第二拓撲。第二拓撲重複可在第二組第一接墊132-2之間重複地增大及減小，且然後可在第二組第二接墊132-2的邊界處急劇減小。在本實施例中，儘管第二組第二接墊132-2的第二面積（例如，第二接墊區mr2的寬度）大於第一接墊區mr1的寬度，但所述拓撲指示高度可藉由跡線圖案TRs在第二組第二接墊132-2之中的相鄰接墊之間的第二點np2處再次增加。因此，第二組第一接墊132-2之間的平整度可得以改善，並且拓撲特性可得以改善。
參照圖3C及圖4C，第三絕緣層區ir3表示第三組第三接墊132-3之中的相鄰接墊之間的第一絕緣層131的第三拓撲。第三拓撲可被平緩地保持，而在第三組第三接墊132-3之中的相鄰接墊之間並無急劇變化。在本實施例中，儘管第三組第三接墊132-3的第三面積（例如，第三接墊區mr3的寬度）相較於第一接墊區mr1及第二接墊區mr2可為最大的，但第三組第三接墊132-3之中的相鄰接墊之間的拓撲可藉由具有大面積的第三接觸接墊CT3而保持於恆定水準。
在下文中，將參照圖5A及圖5B來闡述比較例的拓撲特性。
圖5A是示出與圖3A對應的比較例的區的剖視圖，且圖5B是示出圖5A的接合表面的表面拓撲的圖式。
參照圖5A，比較例中的接墊132'可具有較根據實例性實施例的第一組第一接墊132-1的第一寬度d1大的寬度d1'。比較例中的交疊區ds1'的面積可小於實例性實施例的交疊區ds1的面積。在此種情形中，比較例中的接合表面BS1'的拓撲可在比較例中的接墊132'周圍急劇突出。
參照圖5B，比較例中的絕緣層區ir1'表示比較例中的第一接墊132'之間的第一絕緣層131的拓撲。比較例的拓撲可具有與實例性實施例的第一拓撲的形狀類似的形狀。然而，實例性實施例的第一拓撲可平緩地減小至第一接墊區mr1，而比較例的拓撲可在接墊區mr1'與絕緣層區ir1'之間的邊界上急劇減小，此導致接合表面BS1'的平整度降低。
圖6A及圖6B分別為示出圖2B中所示組件的修改實例的平面圖。圖6A示出不同於圖2A所示者的頂部佈線圖案125TP的面積及數目。相較於圖6A中所示，圖6B示出接墊132之間更窄的距離。
參照圖6A，在修改實例中，頂部佈線圖案125TP可包括在豎直方向（Z方向）上分別與第四組第一接墊132-4接觸的第四接觸圖案CT4、以及設置於第四接觸圖案CT4之間的至少一個第一跡線圖案TR4。
第四接觸圖案CT4及所述至少一個第一跡線圖案TR4可在位於第四組接墊132-4之中的相鄰接墊之間的第四區R4中具有第四佔據面積OA4。第四區R4可具有分別穿過第四組接墊132-4的中心cp4的至少一對Y方向邊vs4、以及將所述一對第四Y方向邊vs4的端部彼此連接的至少一對X方向邊ps4。在此種情形中，所述一對Y方向邊vs4的長度與所述一對第四X方向邊ps4的長度可相同。
第四接觸圖案CT4的面積可小於圖2B所示的第二接觸圖案CT2的面積，但第一跡線圖案TR4的面積可增大至大於圖2B的跡線圖案TR的面積，且因此第四佔據面積OA4相較於第二佔據面積OA2可能不會顯著減小。因此，第四組接墊132-4的第四面積相較於圖2B的第二組第二接墊132-2的第二面積可能不會減小。
參照圖6B，在修改實例中，頂部佈線圖案125TP可包括分別在豎直方向（Z方向）上與第五組接墊132-5接觸的第五接觸圖案CT5、以及設置於第五接觸圖案CT5之間的至少一個第二跡線圖案TR5。
第五接觸圖案CT5及所述至少一個第二跡線圖案TR5在位於第五組接墊132-5之間的第五區R5中具有第五佔據面積OA5。第五區R5可包括分別穿過第五組接墊132-5的中心cp5的至少一對Y方向邊vs5、以及連接所述至少一對Y方向邊vs5的端部的至少一對X方向邊ps5。在此種情形中，所述一對第五Y方向邊vs5的長度與所述至少一對X方向邊ps5的長度可相同。
第五組接墊132-5之中的相鄰接墊的中心cp5之間的距離L2小於第四組接墊132-4的中心cp4之間的距離L1。因此，第五區R5中的第二跡線圖案TR5的面積相較於第四區R4中的第一跡線圖案TR4的面積可減小，並且第五佔據面積OA5可小於佔據面積OA4。因此，儘管第四接觸圖案CT4的面積與第五接觸圖案CT5的面積相同，但第五組接墊132-5的第五面積可小於第四組接墊132-4的第四面積。
圖7是示出圖1中所示的一些組件的修改實例的平面圖。圖7示出頂部佈線圖案125TP及多個接墊132的平面形狀。
參照圖7，在第一修改實例中，可對應於接墊132-1、132-2或132-3中的任一者的接墊132a可被形成為具有矩形形狀，並且頂部佈線圖案（接觸圖案）125TPa可被形成為具有橢圓形或圓形形狀。在第二修改實例中，可對應於接墊132-1、132-2或132-3中的任一者的接墊132b可被形成為具有十字形狀，並且頂部佈線圖案125TPb（接觸圖案）可被形成為具有與之對應的十字形狀。在第三修改實例中，可對應於接墊132-1、132-2或132-3中的任一者的接墊132c可被形成為具有矩形形狀，並且頂部佈線圖案（接觸圖案）125TPc可被形成為具有矩形形狀。如上所述，在實例性實施例中引入的頂部佈線圖案125TP及所述多個接墊132的平面形狀可變化，並且並非僅限於附圖中所示的形狀及組合。
圖8是根據實例性實施例的半導體封裝的剖視圖。圖9A是圖8的區「A1」的局部放大圖，圖9B是圖8的區「B1」的局部放大圖，且圖9C是與圖9A對應的實例性實施例的區的局部放大圖。
參照圖8至圖9C，根據實例性實施例的半導體封裝10A可具有與參照圖1至圖7闡述的特徵相同或類似的特徵，只是半導體封裝10A更包括第二半導體晶片200。第一半導體晶片100及第二半導體晶片200可在無例如金屬凸塊等連接構件的情況下直接接合。至少一個第一半導體晶片100可安裝於第二半導體晶片200上。為了便於說明，圖8的第一半導體晶片100被示出為僅包括第一組第一接墊132-1及第二組第二接墊132-2，第一半導體晶片100可被理解為包括參照圖1至圖7闡述的組件及特徵。
根據實例性實施例，安裝於第二半導體晶片200上的至少一個第一半導體晶片100可包括構成多晶片模組（multi-chip module，MCM）的小晶片（chiplet）。
根據實例性實施例，第二半導體晶片200可為包括多個邏輯裝置及/或記憶體裝置的緩衝晶片或控制晶片。第二半導體晶片200可將來自堆疊於其上的第一半導體晶片100的訊號傳輸至外部實體，並且亦可將來自外部實體的訊號及功率傳輸至第一半導體晶片100。所述多個第二半導體晶片200A、200B、200C及200D可為包括例如DRAM及SRAM等揮發性記憶體裝置或者例如PRAM、MRAM、FeRAM或RRAM等非揮發性記憶體裝置的記憶體晶片。
第二半導體晶片200可包括第二基板210、第二貫通電極240、第二絕緣層251及多個接墊252。第二半導體晶片200可具有由第二絕緣層251的上表面及接墊252的上表面提供的接合表面。由於第一半導體晶片100與第二半導體晶片200可包括相同或類似的組件，因此相同或類似的組件由相同或類似的參考編號表示，並且對相同的組件將不再予以贅述。舉例而言，可理解，第二基板210及第二電路層220具有與上述第一基板110及第一電路層120實質上相同的特性。在下文中，為了區分組件在第二半導體晶片200中的位置，「第二絕緣層」可被稱為「第二上部絕緣層」或「第二後絕緣層」，並且「接墊」可被稱為「上部接墊」或「後接墊」。第一半導體晶片100的接墊232可被闡述為「下部」接墊232。
第二貫通電極240可穿透過第二基板210及絕緣保護層213，以將上部接墊252及下部接墊232彼此電性連接。第二貫通電極240可包括通孔插塞（via plug）245及環繞通孔插塞245的側表面的側面障壁層241。通孔插塞245可包含例如鎢（W）、鈦（Ti）、鋁（Al）或銅（Cu）或者例如由鎢（W）、鈦（Ti）、鋁（Al）或銅（Cu）形成，並且可藉由鍍覆製程、物理氣相沈積（physical vapor deposition，PVD）製程或化學氣相沈積（chemical vapor deposition，CVD）製程而形成。包含例如氧化矽、氮化矽或氮氧化矽等絕緣材料（例如，高縱橫比製程（high aspect ratio process，HARP）氧化物）或由所述絕緣材料形成的未示出的側面絕緣層可形成於側面障壁層241與第二基板210之間。絕緣保護層213可包含例如氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）或碳氮化矽（SiCN），或者由例如氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）或碳氮化矽（SiCN）形成。緩衝層214（例如，研磨終止層或障壁）可設置於絕緣保護層213的上表面上。舉例而言，緩衝層214可包含氮化矽、碳化矽、氮氧化矽或碳氮化矽，或者由氮化矽、碳化矽、氮氧化矽或碳氮化矽形成。
第二絕緣層251可設置於第二基板210上。第二絕緣層251可包含絕緣材料或者由絕緣材料形成，所述絕緣材料可接合並耦合至第一半導體晶片100的第一絕緣層131。舉例而言，第二絕緣層251可包含氧化矽（SiO）或碳氮化矽（SiCN）。第二絕緣層251可被形成為環繞所述多個上部接墊252。第二絕緣層251可與所述多個上部接墊252一起提供接合表面。在實例性實施例中，第一絕緣層131可包括與第二絕緣層251接觸的下部絕緣層131b以及設置於下部絕緣層131b上的上部絕緣層131a。在此種情形中，第二絕緣層251與下部絕緣層131b可包含不同類型的絕緣材料，以改善第二絕緣層251與下部絕緣層131b之間的接合強度。舉例而言，下部絕緣層131b可包含碳氮化矽（SiCN）或者為碳氮化矽（SiCN），且上部絕緣層131a及第二絕緣層251可包含氧化矽（SiO）或者為氧化矽（SiO）。
上部接墊252可設置於第二基板210的後表面上，並且可接合至接墊132的至少一部分，以將第一半導體晶片100與第二半導體晶片200彼此實體上及電性連接。上部接墊252可包含例如銅（Cu）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）中的至少一者或者由例如銅（Cu）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）中的至少一者形成。
上部接墊252的面積可大於第一組第一接墊132-1的第一面積，並且可大於第二組第二接墊132-2的第二面積。舉例而言，上部接墊252的寬度bd可大於第一組第一接墊132-1的第一寬度d1，並且大於第二組第二接墊132-2的第二寬度d2。彼此對應的所述多個接墊132與上部接墊252之間的接觸面積可為所述多個接墊132中的每一者的面積的約50%或大於50%。
例如，如圖9C所示，彼此接觸的第一組第一接墊132-1與所述多個接墊252之間的接觸面積「ca」可為第一組第一接墊132-1的第一面積的約50%或大於50%，但實例性實施例並非僅限於此。
此外，電性連接至佈線結構（圖中未示出）的下部接墊232可設置於第二電路層220之下。下部接墊232可為電性連接至佈線結構（圖中未示出）的接墊結構。連接凸塊236可設置於下部接墊232之下。連接凸塊236可為例如包含焊料球或銅（Cu）柱的導電凸塊結構。
圖10是根據實例性實施例的半導體封裝10B的剖視圖。
參照圖10，根據實例性實施例的半導體封裝10B可具有與參照圖1至圖9C闡述的特徵相同或類似的特徵，只是半導體封裝10B包括在豎直方向（Z軸方向）上堆疊於第二半導體晶片200上的多個第一半導體晶片100A、100B、100C及100D、以及模製構件260。
所述多個第一半導體晶片100A、100B、100C及100D中的每一者可包括端視頂部佈線圖案而具有不同面積的多個第一前接墊132，例如，如先前所述的第一組第一前接墊132-1及第二組第一前接墊132-2。
所述多個第一半導體晶片100A、100B及100C可更包括用於形成電性內連路徑的第一後接墊152及第一貫通電極140。然而，設置於頂部水準上的第一半導體晶片100D可不包括第一貫通電極140及第一後接墊152，並且可具有相對大的厚度。
根據實例性實施例，可在第二半導體晶片200上堆疊較附圖中所示數目更少或更多數目的半導體晶片。舉例而言，可在第二半導體晶片200上堆疊三個或更少個或五個或更多個第一半導體晶片。
在所述多個第一半導體晶片100A、100B、100C及100D之間可設置第一後絕緣層151與第一前絕緣層131彼此接合的接合介面以及第一後接墊152與第一前接墊132彼此接合的接合介面。所述多個第一半導體晶片100A、100B、100C及100D可藉由彼此接合的第一後接墊152與第一前接墊132而彼此電性連接。在所述多個第一半導體晶片100A、100B、100C及100D之中，底部第一半導體晶片100A可藉由彼此接合的第一前接墊132與第二半導體晶片200的第二後接墊252而電性連接至第二半導體晶片200。
模製構件260可設置於第二半導體晶片200上，並且可密封所述多個第一半導體晶片100A、100B、100C及100D中的每一者的至少一部分。模製構件260可被形成為暴露出設置於頂部水準上的第一半導體晶片100D的上表面。根據實例性實施例，模製構件160可被形成為覆蓋設置於頂部水準上的第一半導體晶片100D的上表面。模製構件160可包含例如環氧模製化合物（epoxy molding compound，EMC），但模製構件160的材料並非僅限於此。
圖11A是根據實例性實施例的半導體封裝10C的平面圖，且圖11B是沿著圖11A的線I-I'截取的剖視圖。
參照圖11A至圖11B，根據實例性實施例的半導體封裝10C可包括封裝基板600、中介層基板700及至少一個封裝結構PS。半導體封裝10C可更包括邏輯晶片（或處理器晶片）800，所述邏輯晶片（或處理器晶片）800被設置成與中介層基板700上的封裝結構PS相鄰。封裝結構PS可具有與參照圖1A至圖10闡述的半導體封裝10、10A及10B的特徵相同或類似的特徵。封裝結構PS以圖10的半導體封裝10A的形式示出，但實例性實施例並非僅限於此。
封裝基板600可為上面安裝有中介層基板700、邏輯晶片800及封裝結構PS的支撐基板，並且可為包括印刷電路板（printed circuit board，PCB）、陶瓷基板、玻璃基板、帶式佈線板（tape wiring board）等的半導體封裝基板。封裝基板600可包括下部接墊612、上部接墊611、以及將下部接墊612與上部接墊611彼此電性連接的佈線電路613。封裝基板600的主體可端視基板的類型而包含不同的材料。舉例而言，當封裝基板600是印刷電路板時，封裝基板600可具有在本體覆銅疊層（body copper clad laminate）或覆銅疊層的一側或兩側上額外疊層佈線層的形式。上部接墊611、下部接墊612及佈線電路613可形成將封裝基板600的下表面與上表面彼此連接的電性路徑。連接至每一下部接墊612的外部連接凸塊620可設置於封裝基板600的下表面上。通常被闡述為外部連接端子的外部連接凸塊620可包含例如焊料球或者可為例如焊料球。
中介層基板700可包括基板701、下部保護層703、下部接墊705、內連結構710、導電凸塊720及貫穿孔730。封裝結構PS及處理器晶片800可經由中介層基板700而堆疊於封裝基板600上。中介層基板700可將封裝結構PS與處理器晶片800彼此電性連接。
基板701可由例如矽、有機材料、塑膠或玻璃基板中的至少一者形成。當基板701是矽基板時，中介層基板700可被稱為矽中介層。與附圖中所示者不同，當基板701是有機基板時，中介層基板700可被稱為面板中介層。
下部保護層703可設置於基板701的下表面上，且下部接墊705可設置於下部保護層703上。下部接墊705可連接至貫穿孔730。封裝結構PS及處理器晶片800可藉由設置於下部接墊705上的導電凸塊720而電性連接至封裝基板600。
內連結構710可設置於基板701的上表面上，並且可包括層間絕緣層711及單層或多層佈線結構712。當佈線結構710具有多層佈線結構時，不同層的佈線圖案可藉由接觸通孔而彼此連接。連接至佈線結構712的上部接墊704可設置於內連結構710上。封裝結構PS及處理器晶片800可藉由連接凸塊236而連接至上部接墊704。
貫穿孔730可自基板701的上表面延伸至下表面以穿透過基板701。舉例而言，貫穿孔730可向佈線結構710的內部延伸以電性連接至佈線結構710的佈線。當基板701是矽時，貫穿孔730可被稱為矽穿孔（through-silicon via，TSV）。
中介層基板700可用於在封裝基板600與封裝結構PS或處理器晶片800之間轉換或傳輸輸入電性訊號。因此，中介層基板700可不包括例如主動裝置或被動裝置等裝置。根據實例性實施例，內連結構710可設置於基板701之下。
導電凸塊720可設置於中介層基板700的下表面上，並且可電性連接至內連結構710。中介層基板700可藉由導電凸塊720而安裝於封裝基板600上。舉例而言，在下部接墊705之中，用於電源或接地的一些下部接墊705可整合在一起並連接至導電凸塊720，使得下部接墊705的數目可大於或等於導電凸塊720的數目。
邏輯晶片或處理器晶片800可包括例如中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、現場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器（digital signal processor，DSP）、密碼處理器、微處理器、微控制器、類比-數位轉換器、應用專用積體電路（application specific integrated circuit，ASIC）或類似裝置。端視晶片800中所包括的積體電路的類型而定，半導體封裝10B可被稱為以伺服器為導向的半導體封裝或以行動為導向的半導體封裝。根據實例性實施例，可以相較於圖式中所示的數目更多或更少的數目來提供安裝於中介層基板700上的邏輯晶片800及/或封裝結構PS。
圖12A至圖12G是示出製造圖10的半導體封裝10B的方法的一部分的剖視圖。
參照圖12A，可準備第一半導體晶圓WF1。第一半導體晶圓WF1可臨時支撐於第一載體基板CA1上。
第一半導體晶圓WF1可包括用於多個半導體晶片（或「第一半導體晶片」）的組件。舉例而言，第一半導體晶圓WF1可具體地包括初步基板110p、設置於初步基板110p的前表面FR上的電路層120、以及連接至電路層120的佈線結構的貫通電極140。貫通電極140可在形成電路層120之前或期間形成，但可不被形成為完全穿透過初步基板110p。電路層120可包括至少一對第一接觸圖案CT1、至少一對第二接觸圖案CT2、以及設置於每一對第二接觸圖案CT2之間的至少一個跡線圖案TR。
然後，可在第一半導體晶圓WF1上形成具有第一蝕刻凹槽ER1及第二蝕刻凹槽ER2的初步絕緣層131p。
初步絕緣層131p包含例如氧化矽（SiO）及/或碳氮化矽（SiCN）或者由氧化矽（SiO）及/或碳氮化矽（SiCN）形成，並且可使用PVD或CVD製程形成。可藉由對形成於電路層120上的初步絕緣層131p的至少一部分進行蝕刻來形成第一蝕刻凹槽ER1及第二蝕刻凹槽ER2。可使用例如未示出的使用光阻的蝕刻製程（例如，反應離子蝕刻（reactive-ion etching，RIE））來形成第一蝕刻凹槽ER1及第二蝕刻凹槽ER2。作為實例，第一蝕刻凹槽ER1的凹陷寬度Rd1可較第二蝕刻凹槽ER2的凹陷寬度Rd2窄。
參照圖12B，可在初步絕緣層131p上形成導電材料層PL。
導電材料層PL可填充第一蝕刻凹槽ER1及第二蝕刻凹槽ER2。可使用鍍覆製程、PVD製程或CVD製程來形成導電材料層PL。舉例而言，導電材料層PL可包含銅（Cu）或銅（Cu）合金或者可為銅（Cu）或銅（Cu）合金。可在導電材料層PL之下形成包含銅（Cu）、鈦（Ti）、銅（Cu）合金或鈦合金中的至少一者或者由銅（Cu）、鈦（Ti）、銅（Cu）合金或鈦合金中的至少一者形成的未示出的晶種層。
參照圖12C，可對導電材料層PL及初步絕緣層131p進行研磨，以形成多個第一接墊132及環繞所述多個第一接墊132的前絕緣層131。
可藉由研磨製程來移除導電材料層PL的一部分，並且可形成第一組第一接墊132-1以填充第一蝕刻凹槽ER1，並且可形成第二組第二接墊132-2以填充第二蝕刻凹槽ER2。研磨製程可包括例如化學機械研磨（CMP）製程。
可在第一半導體晶圓WF上形成第一接合表面BS1及第二接合表面BS2。根據本實施例，第一組第一接墊132-1可被形成為具有較第二組第一接墊132-2的第二面積小的第一面積。因此，在研磨製程之後，可對形成於第一接合表面BS1上的第一下凹表面DS1及形成於第二接合表面BS2上的第二下凹表面DS2進行控制，並且表面拓撲特性可得以改善。
參照圖12D，可移除初步基板110p的一部分以形成具有後表面BA的基板110，所述多個貫通電極140自後表面BA突出。
在圖12C的製程完成之後，第一半導體晶圓WF1可被豎直地倒置以暫時支撐於第二載體基板CA2上。可藉由應用研磨製程來移除初步基板110p的一部分。可藉由CMP製程、回蝕製程或其組合來執行研磨製程。舉例而言，可藉由執行CMP製程將初步基板110p減小至預定厚度，並且可藉由在適當條件下應用回蝕製程來充分暴露出貫通電極140。
參照圖12E，可在基板110的後表面BA上形成絕緣保護層113、後絕緣層151及後接墊152。
絕緣保護層113及後絕緣層151可包含例如氧化矽（SiO）及/或碳氮化矽（SiCN），並且可使用PVD或CVD製程形成。可使用例如鍍覆製程、PVD製程或CVD製程來形成後接墊152。然後，可沿著切割道SL來切割第一半導體晶圓WF1，並且多個半導體晶片可彼此分離。
參照圖12F，可準備第二半導體晶圓WF2。
第二半導體晶圓WF2可藉由例如膠等接合材料層RL而臨時支撐於第三載體基板CA3上。第二半導體晶圓WF2可包括用於多個第二半導體晶片的組件。此外，可在第二半導體晶圓WF2之下設置掩埋於接合材料層RL中的連接凸塊236。
然後，可在第二半導體晶圓WF2上設置第一半導體晶片100。
類似於圖12A至圖12E，第一半導體晶片100中的每一者可包括藉由製造製程形成的多個第一接墊132。所述多個第一半導體晶片100可設置成使得第一下凹表面DS1及第二下凹表面DS2接合至第二半導體晶圓WF2。然後，可執行熱壓製程以將第一前絕緣層131與第二後絕緣層251彼此耦合，並將第一前接墊132與第二後接墊252彼此耦合。舉例而言，熱壓製程可在介於約100℃至約300℃範圍內的熱氣氛中實行。然而，熱氣氛的溫度並非僅限於上述範圍（約100℃至約300℃）而是可變化。第一下凹表面DS1及第二下凹表面DS2可在熱壓製程期間膨脹，以形成第二半導體晶圓WF2與第一半導體晶片100之間的接合介面。
參照圖12G，可在第二半導體晶圓WF2上堆疊多個第一半導體晶片100B、100C及100D。
藉由重複圖12F的製程，可在豎直方向（Z方向）上堆疊所述多個第一半導體晶片100A、100B、100C及100D。由於所述多個第一半導體晶片100A、100B、100C及100D中的每一者是藉由與圖12A至圖12E的製造製程類似的製造製程而形成的，因此可在其間形成具有改善的品質的接合介面。
然後，可形成模製構件260以覆蓋所述多個第一半導體晶片100A、100B、100C及100D，且然後可沿著切割道SL切割模製構件260以使半導體封裝彼此分離。
根據所揭露的實施例，對於在其表面上具有多個連接接墊的直接接合半導體裝置，在大小相同的區內，每一對接墊對其相應頂部佈線圖案的面積比在不同類型的連接接墊上保持實質上恆定（例如，在一個實施例中為0.4）。如上所述，接合接墊的面積可端視頂部佈線圖案的分佈而變化，且因此可提供接合表面具有改善的表面拓撲特性的半導體晶片。
此外，可實施使用所述半導體晶片的半導體晶片堆疊，以提供具有半導體晶片堆疊的接合介面的品質的半導體封裝。
儘管以上已經示出並闡述了實例性實施例，但對熟習此項技術者顯而易見的是，在不背離由所附申請專利範圍界定的本發明概念的範圍的情況下，可做出各種修改及變化。
當指代定向、佈局、位置、形狀、大小、成分、數量或其他量度時，本文中使用的例如「相同」、「相等」、「平面」或「共面」等用語未必意指完全相同的定向、佈局、位置、形狀、大小、成分、數量或其他量度，而是旨在囊括在例如由於製造製程而可能出現的可接受的變化範圍內的幾乎相同的定向、佈局、位置、形狀、大小、成分、數量或其他量度。除非上下文或其他陳述另有指明，否則在本文中可使用用語「實質上（substantially）」來強調此種含義。舉例而言，被闡述為「實質上相同」、「實質上相等」或「實質上平面」的用語可為完全相同、完全相等或完全平面的，或者可在例如由於製造製程而可能出現的可接受的變化範圍內為相同、相等或平面的。例如「約」或「近似」等用語可反映僅以相對小的方式及/或以不顯著改變某些元件的操作、功能或結構的方式變化的數量、大小、定向或佈局。舉例而言，介於「約0.1至約1」的範圍可囊括例如圍繞0.1偏差為0%至5%且圍繞1偏差為0%至5%等範圍，特別是若此種偏差維持與所列範圍相同的效果。
10、10A、10B、10C:半導體封裝 100、100A、100B、100C、100D:第一半導體晶片 110:第一基板/基板 110p:初步基板 113:絕緣保護層 115:各別裝置 120:第一電路層/電路層 121:第一層間絕緣層 124:頂蓋障壁層 125:第一佈線結構 125TP:最上層佈線圖案/頂部佈線圖案 125TPa、125TPb、125TPc:頂部佈線圖案 131:第一絕緣層/前絕緣層 131a:上部絕緣層 131b:下部絕緣層 131p:初步絕緣層 132:第一前接墊/第一接墊/接墊 132a、132b、132c:接墊 132':接墊/第一接墊 132-1:第一組第一接墊/第一組第一前接墊/接墊/第一接墊 132-2:第二組第二接墊/第二組第一前接墊/接墊/第二接墊/ 132-3:第三組第三接墊/接墊/第三接墊 132-4:第四組第一接墊 132-5:第五組接墊 140:第一貫通電極/貫通電極 151:第一後絕緣層/後絕緣層 152:第一後接墊/後接墊 200:第二半導體晶片 210:第二基板 213:絕緣保護層 214:緩衝層 220:第二電路層 232:下部接墊/接墊 236:連接凸塊 240:第二貫通電極 241:側面障壁層 245:通孔插塞 251:第二絕緣層/第二後絕緣層 252:上部接墊/第二後接墊/接墊 260:模製構件 600:封裝基板 611:上部接墊 612:下部接墊 613:佈線電路 620:外部連接凸塊 700:中介層基板 701:基板 703:下部保護層 704:上部接墊 705:下部接墊 710:內連結構/佈線結構 711:層間絕緣層 712: 佈線結構 720:導電凸塊 730:貫穿孔 800:邏輯晶片/處理器晶片/晶片 A、A1、B、B1、C:區 a-a、b-b'、c-c':線 BA:後表面 BS1:第一接合表面 BS1':接合表面 BS2:第二接合表面 BS3:第三接合表面 bd:寬度 CA1:第一載體基板 CA2:第二載體基板 CA3:第三載體基板 CT1:第一接觸圖案/接觸圖案/第一接觸接墊 CT2:第二接觸圖案/接觸圖案 CV:內連部分 ca:接觸面積 cp1、cp2、cp3、cp4、cp5:接墊的中心 CT:接觸圖案 CT2:第二接觸接墊 CT3:第三接觸圖案/第三接觸接墊/接觸圖案 CT4:第四接觸圖案 CT5:第五接觸圖案 D1:第一最大寬度 D2:第二最大寬度 DS1:第一下凹表面 DS2:第二下凹表面 d1:第一寬度 d1':寬度 d2:第二寬度 ds1:第一交疊區/交疊區 ds1':交疊區 ds2:第二交疊區 ER1:第一蝕刻凹槽 ER2:第二蝕刻凹槽 FR:前表面 I-I':線 ir1:第一絕緣層區 ir1':絕緣層區 ir2:第二絕緣層區 ir3:第三絕緣層區 L1、L2:距離 mr1:第一接墊區/接墊區 mr1':接墊區 mr2:第二接墊區 mr3:第三接墊區 np1:第一點 np2:第二點 OA1:第一佔據面積/佔據面積 OA2:第二佔據面積/佔據面積 OA3:第三佔據面積/佔據面積 OA4:第四佔據面積/佔據面積 OA5:第五佔據面積 PL:導電材料層 PS:封裝結構 ps1:第一X方向邊 ps2:第二X方向邊/第二邊 ps3:第三X方向邊 ps4:第四X方向邊/X方向邊 ps5:X方向邊 R1:第一區 R2:第二區 R3:第三區 R4:第四區 R5:第五區 Rd1、Rd2:凹陷寬度 RL:接合材料層 SL:切割道 TR:跡線圖案 TR2:跡線圖案 TR4:第一跡線圖案 TR5:第二跡線圖案 vs1:第一Y方向邊 vs2:第二Y方向邊 vs3:第三Y方向邊 vs4:第四Y方向邊/Y方向邊 vs5:第五Y方向邊/Y方向邊 WF1:第一半導體晶圓 WF2:第二半導體晶圓 X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點。 圖1是根據實例性實施例的半導體封裝的立體圖。 圖2A是圖1的區「A」的局部放大圖，圖2B是圖1的區「B」的局部放大圖，且圖2C是圖1的區「C」的局部放大圖。 圖3A是沿著圖2A的線a-a'截取的剖視圖，圖3B是沿著圖2B的線b-b'截取的剖視圖，且圖3C是沿著圖2C的線c-c'截取的剖視圖。 圖4A是示出圖3A的第一接合表面的表面拓撲的圖式，圖4B是示出圖3B的第二接合表面的表面拓撲的圖式，且圖4C是示出圖3C的第三接合表面的表面拓撲的圖式。 圖5A是示出與圖3A對應的比較例的區的剖視圖，且圖5B是示出圖5A的接合表面的表面拓撲的圖式。 圖6A及圖6B分別為示出圖2B中所示組件的修改實例的平面圖。 圖7是示出圖1中所示的一些組件的修改實例的平面圖。 圖8是根據實例性實施例的半導體封裝的剖視圖。 圖9A是圖8的區「A1」的局部放大圖，圖9B是圖8的區「B1」的局部放大圖，且圖9C是與圖9A對應的實例性實施例的區的局部放大圖。 圖10是根據實例性實施例的半導體封裝的剖視圖。 圖11A是根據實例性實施例的半導體封裝的平面圖，且圖11B是沿著圖11A的線I-I'截取的剖視圖。 圖12A至圖12G是示出製造圖10的半導體封裝的方法的一部分的剖視圖。
10:半導體封裝
100:第一半導體晶片
110:第一基板/基板
120:第一電路層/電路層
125TP:最上層佈線圖案/頂部佈線圖案
131:第一絕緣層/前絕緣層
132:第一前接墊/第一接墊/接墊
132-1:第一組第一接墊/第一組第一前接墊/接墊/第一接墊
132-2:第二組第二接墊/第二組第一前接墊/接墊/第二接墊/
132-3:第三組第三接墊/接墊/第三接墊
A、B、C:區
CT:接觸圖案
FR:前表面
TR:跡線圖案
X、Y、Z:方向

Claims (20)

  1. 一種半導體封裝，包括： 第一半導體晶片，包括第一基板、設置於所述第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及設置於所述第一基板與所述多個第一接墊之間並電性連接至所述多個第一接墊的多個佈線圖案；以及 第二半導體晶片，設置於所述第一半導體晶片之下，並包括第二基板、設置於所述第二基板上並與所述多個第一接墊接觸的多個第二接墊、環繞所述多個第二接墊並與所述第一絕緣層接觸的第二絕緣層、以及穿透過所述第二基板以連接至所述多個第二接墊的多個貫通電極， 其中所述多個佈線圖案包括在垂直於所述前表面的方向上與所述多個第一接墊相鄰的頂部佈線圖案， 其中在平行於所述前表面的平面上，在自俯視圖觀察具有第一形狀及第一區面積的第一區內，第一頂部佈線圖案在所述多個第一接墊之中的第一組第一接墊中的相鄰第一接墊之間具有第一佔據面積，並且在自俯視圖觀察具有所述第一形狀及第一區面積的第二區內，第二頂部佈線圖案在所述多個第一接墊之中的第二組第一接墊中的相鄰第一接墊之間具有第二佔據面積，所述第二佔據面積大於所述第一佔據面積，並且 其中自俯視圖觀察，所述第一組第一接墊中的每一接墊具有第一面積，且所述第二組第一接墊中的每一接墊具有第二面積，其中所述第一面積小於第二面積。
  2. 如請求項1所述的半導體封裝，其中： 所述第一佔據面積等於設置於所述第一區中的所述頂部佈線圖案的面積之和，其中所述第一區具有至少一對第一平行的邊，所述至少一對第一平行的邊分別穿過所述第一組第一接墊之中的對應的相鄰第一接墊的中心，並且 所述第二佔據面積等於設置於所述第二區中的所述頂部佈線圖案的面積之和，其中所述第二區具有至少一對第二平行的邊，所述至少一對第二平行的邊分別穿過所述第二組第一接墊之中的對應的相鄰第一接墊的中心。
  3. 如請求項2所述的半導體封裝，其中： 所述第一平行的邊的中心分別與所述第一組第一接墊中的第一接墊的中心匹配，並且 所述第二平行的邊的中心分別與所述第二組第一接墊中的第一接墊的中心匹配。
  4. 如請求項2所述的半導體封裝，其中： 所述第一平行的邊的長度與所述第一組第一接墊之中的兩個相鄰第一接墊的所述中心之間的距離相同，並且 所述第二平行的邊的長度與所述第二組第一接墊之中的兩個相鄰第一接墊的所述中心之間的距離相同。
  5. 如請求項2所述的半導體封裝，其中： 所述第一面積對所述第一佔據面積的第一比率及所述第二面積對所述第二佔據面積的第二比率各自為0.4或小於0.4。
  6. 如請求項1所述的半導體封裝，其中： 所述頂部佈線圖案包括第一接觸圖案、第二接觸圖案及至少一個跡線圖案，所述第一接觸圖案分別與所述第一組第一接墊中的第一接墊接觸，所述第二接觸圖案分別與所述第二組第一接墊中的第一接墊接觸，且所述至少一個跡線圖案設置於所述第二接觸圖案之中相鄰的第二接觸圖案之間。
  7. 如請求項1所述的半導體封裝，其中” 所述第一半導體晶片更包括在所述第一絕緣層與所述頂部佈線圖案之間延伸的頂蓋障壁層。
  8. 如請求項7所述的半導體封裝，其中： 所述頂蓋障壁層包含氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化鋁（AlN）、氮氧化鋁（AlON）、氧化鋁（AlO）或碳氧化鋁（AlOC）中的至少一者。
  9. 如請求項1所述的半導體封裝，其中： 所述多個第一接墊包含銅（Cu）或銅（Cu）合金，並且 所述頂部佈線圖案包含鋁（Al）或鋁（Al）合金。
  10. 如請求項1所述的半導體封裝，其中： 所述第一組第一接墊中的每一接墊的所述第一面積小於所述多個第二接墊中的每一接墊的面積。
  11. 如請求項10所述的半導體封裝，其中： 所述第一組第一接墊中的每一接墊與所述多個第二接墊中的每一相應接墊之間的接觸面積是所述第一面積的50%或大於50%。
  12. 如請求項1所述的半導體封裝，其中： 所述第一絕緣層包括與所述第二絕緣層接觸的下部絕緣層、以及設置於所述下部絕緣層上的上部絕緣層。
  13. 如請求項12所述的半導體封裝，其中： 所述下部絕緣層包含碳氮化矽（SiCN），並且 所述上部絕緣層及所述第二絕緣層包含氧化矽（SiO）。
  14. 如請求項1所述的半導體封裝，其中： 所述多個第一接墊包括第三組第一接墊，所述第三組第一接墊包括彼此相鄰的多對第一接墊，所述第三組第一接墊中的每一第一接墊具有較所述第二面積大的第三面積，並且 在與所述第一區及所述第二區中的每一者具有相同形狀及面積的區內，所述頂部佈線圖案包括第三接觸圖案，所述第三接觸圖案在所述第三組第一接墊中的相鄰接墊之間具有較所述第二佔據面積大的第三佔據面積。
  15. 如請求項14所述的半導體封裝，其中： 所述第三組第一接墊與所述第三接觸圖案接觸。
  16. 一種半導體封裝，包括： 第一半導體晶片，包括第一基板、設置於所述第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及在垂直於所述前表面的方向上在所述第一基板與所述多個第一接墊之間與所述多個第一接墊相鄰的頂部佈線圖案；以及 第二晶片，設置於所述第一半導體晶片之下，並包括第二基板、設置於所述第二基板上並與所述多個第一接墊接觸的多個第二接墊、環繞所述多個第二接墊並與所述第一絕緣層接觸的第二絕緣層、以及穿透過所述第二基板以連接至所述多個第二接墊的多個貫通電極， 其中所述頂部佈線圖案包括：與第一組第一接墊接觸的一組第一接觸圖案，所述第一組第一接墊包括在平行於所述前表面的第一方向上彼此相鄰的多對第一接墊；與第二組第一接墊接觸的一組第二接觸圖案，所述第二組第一接墊包括在所述第一方向上彼此相鄰的多對第一接墊；以及在所述第一方向上設置於所述第二接觸圖案之中的相鄰接觸圖案之間的至少一個跡線圖案，並且 其中所述第一組第一接墊中的每一第一接墊在所述第一方向上具有第一寬度，並且所述第二組第一接墊中的每一接墊在所述第一方向上具有第二寬度，其中所述第一寬度較所述第二寬度窄。
  17. 如請求項16所述的半導體封裝，其中： 在所述第一方向上，所述第一接觸圖案中的每一者的最大寬度相同於所述第二接觸圖案中的每一者的第二最大寬度。
  18. 一種半導體封裝，包括： 至少一個半導體晶片，包括第一基板、設置於所述第一基板的前表面上的多個第一接墊、環繞所述多個第一接墊的第一絕緣層、以及設置於所述第一基板與所述多個第一接墊之間並電性連接至所述多個第一接墊的多個佈線圖案， 其中所述多個第一接墊包括第一對第一接墊及第二對第一接墊，所述第一對第一接墊之中的每一第一對第一接墊的每一第一接墊自平面圖觀察具有第一面積，且所述第二對第一接墊之中的每一第二對第一接墊的每一第一接墊自所述平面圖觀察具有第二面積； 其中，在所述第一對第一接墊之中的相應第一對第一接墊的兩個彼此相鄰的接墊之間的相應第一參考區內，在垂直於所述前表面的方向上與所述相應第一對第一接墊相鄰的相應第一頂部佈線圖案具有第一預定佔據面積， 其中，在所述第二對第一接墊之中的相應第二對第一接墊的彼此相鄰的兩個接墊之間的相應第二參考區內，在垂直於所述前表面的方向上與所述相應第二對第一接墊相鄰的相應第二頂部佈線圖案具有第二預定佔據面積， 其中所述相應第一參考區中的每一第一參考區具有與所述相應第二參考區中的每一第二參考區相同的面積及形狀， 其中相應參考區中的所述第一對第一接墊之中的每一第一對第一接墊在所述相應參考區內具有根據第一比率與相應第一預定佔據面積成比例的面積，並且 其中相應參考區中的所述第二對第一接墊之中的每一第二對第一接墊在所述相應參考區內具有根據所述第一比率與相應第二預定佔據面積成比例的面積。
  19. 如請求項18所述的半導體封裝，其中： 所述相應第一參考區中的每一第一參考區具有一對平行的第一邊及一對第二邊，所述一對平行的第一邊分別穿過所述第一對第一接墊之中的每一第一對第一接墊的第一接墊的中心，所述一對第二邊將所述一對第一邊的端部彼此連接並且彼此平行，並且所述第一邊的長度相同於所述第二邊的長度，並且 所述相應第二參考區中的每一第二參考區具有一對平行的第一邊及一對第二邊，所述一對平行的第一邊分別穿過所述第二對第一接墊之中的每一第二對第一接墊的第一接墊的中心，所述一對第二邊將所述一對第一邊的端部彼此連接並且彼此平行，並且所述第一邊的長度相同於所述第二邊的長度。
  20. 如請求項18所述的半導體封裝，其中： 每一預定佔據面積等於設置於相應參考區中的所述頂部佈線圖案的面積之和。
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