TWI761117B - 電感器、半導體元件及其製造方法 - Google Patents

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TWI761117B TW110108234A TW110108234A TWI761117B TW I761117 B TWI761117 B TW I761117B TW 110108234 A TW110108234 A TW 110108234A TW 110108234 A TW110108234 A TW 110108234A TW I761117 B TWI761117 B TW I761117B
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郭建賢
黃宏麟
呂翰一
蕭景文
亞歷山大 卡爾尼斯基
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Abstract

一種電感器包括芯體及纏繞在芯體周圍的導電螺旋。芯體包括依序堆疊的緩衝層、蝕刻停止層及芯體材料層。芯體材料層包含鐵磁材料。芯體材料層的垂直投影的總面積小於由蝕刻停止層佔據的面積。芯體材料層的垂直投影完全落在蝕刻停止層上。蝕刻停止層相對於芯體材料層水平地突出。

Description

電感器、半導體元件及其製造方法
本發明實施例是有關於一種電感器、半導體元件及其製造方法。
在各種電子設備(例如，手機及其他移動電子裝備)中使用的半導體元件及積體電路通常製造在單個半導體晶圓上。可在晶圓級上將晶圓的晶片與其他半導體元件或晶片一起處理並封裝，且已經開發出用於晶圓級封裝的各種技術及應用。多個半導體元件的集成已成為本領域的一個挑戰。為回應對小型化、更高的速度及更好的電性能(例如，更低的傳輸損耗及插入損耗)的日益增長的需求，正積極地研究更具創造性的封裝及組裝技術。
依據本揭露的一些實施例，一種電感器包括芯體及纏繞在所述芯體周圍的導電螺旋。所述芯體包括依序堆疊的緩衝層、蝕刻停止層及芯體材料層。所述芯體材料層包含鐵磁材料。所述芯體材料層的垂直投影的總面積小於由所述蝕刻停止層佔據的面 積。所述芯體材料層的所述垂直投影完全落在所述蝕刻停止層上。所述蝕刻停止層相對於所述芯體材料層水平地突出。
依據本揭露的一些實施例，一種半導體元件包括半導體基底、介電層、導電跡線、導通孔、緩衝層、蝕刻停止層及芯體材料層。所述介電層及所述導電跡線交替地堆疊在所述半導體基底之上。所述導通孔延伸穿過所述介電層，以將所述導電跡線彼此電連接且並將所述導電跡線與形成在所述半導體基底上的電路元件電連接。所述緩衝層、所述蝕刻停止層及所述芯體材料層在所述介電層中的一對介電層之間在垂直方向上依次設置在彼此上。所述導電跡線包括電感器跡線。所述導通孔包括電感器通孔。所述電感器跡線與所述電感器通孔連接到彼此以形成纏繞在所述一對介電層周圍的電感器導線。所述緩衝層的側邊緣與所述蝕刻停止層的側邊緣在垂直方向上對齊。所述緩衝層的所述側邊緣及所述蝕刻停止層的所述側邊緣在垂直方向上與所述芯體材料層的所述側邊緣不對齊。
依據本揭露的一些實施例，一種半導體元件的製造方法包括以下步驟。設置第一導電材料，以形成沿著第一方向彼此平行地延伸且沿著第二方向彼此相距一距離的第一電感器螺旋跡線。在所述第一電感器螺旋跡線上形成第一介電層。所述第一介電層包括第一開口，所述第一開口暴露出所述第一電感器螺旋跡線的相對的端部。在所述第一介電層上以及在所述第一開口中的所述第一電感器螺旋跡線上毯覆地設置緩衝材料。在所述緩衝材 料上毯覆地設置蝕刻停止材料。在所述蝕刻停止材料上毯覆地設置鐵磁材料。移除所述第一開口之上的鐵磁材料以形成芯體材料層。所述芯體材料層覆蓋與所述第一電感器螺旋跡線重疊的第一區域。移除所述第一開口中的所述蝕刻停止材料及所述緩衝材料，以分別形成蝕刻停止層及緩衝層。所述蝕刻停止層及所述緩衝層覆蓋與所述第一電感器螺旋跡線重疊的第二區域。所述第一區域小於所述第二區域。所述第一區域包含在所述第二區域內。在所述第一介電層上形成第二介電層，以嵌置所述緩衝層、所述蝕刻停止層及所述芯體材料層。設置第二導電材料，以形成上部電感器跡線及電感器通孔，所述上部電感器跡線在所述第二介電層上延伸，所述電感器通孔延伸穿過所述第一介電層及所述第二介電層以連接所述上部電感器跡線與所述第一電感器螺旋跡線。
100:載體
110、1100:半導體晶片
110a:主動表面
110b:後側表面
111、1110、2100:半導體基底
111t、120a、130t、180t:頂表面
113、1160、1260、2190:接觸墊
115、1170、2200:鈍化層
117:接觸柱
119:保護層
120、1200:包封體
130、220、240、1132、1142、1152、1220、1240、1270、1280、2132、2142、2152、2161a、2161b、2172:介電層
132、181:溝槽
133、182:繞線溝槽
134:盲溝槽
136、152、154、191、1222、1242:通孔開口
142、201、1210、1251:導電跡線
143:繞線跡線/繞線圖案
144、144a、144b、204a、204b、206a、206b、208a、208b:端部
146、211、235、1261:導通孔
150、180:介電層/層
160、1230:緩衝層/層
160a、2180:緩衝層
162、1232:蝕刻停止層/層
162a、2182:蝕刻停止層
164、1234:芯體材料層/層
164a、2184:芯體材料層
170、172:輔助罩幕
184、188:電感器溝槽/電感器端接溝槽
186:電感器溝槽/電感器螺旋溝槽
192:繞線通孔開口
194:電感器通孔開口/電感器接觸通孔開口
196:電感器通孔開口/電感器螺旋通孔開口
202、1212、1252、2135、2145、2155、2163、2175:繞線跡線
204、208、1254、1258、2165、2167:電感器跡線/電感器端 接跡線
206、1214、2157、2166:電感器跡線/電感器螺旋跡線
212、236、1262、2136、2146、2156、2164、2176:繞線通孔
212a:較寬分段
212b:較窄分段
214、237、1264、2168:電感器接觸通孔
214a、216a:較寬部分
214b、216b:較窄部分
216:電感器螺旋通孔
232:導電跡線/繞線跡線
242、1312:開口
250、1290:凸塊下金屬
260、1300:連接端子
270:電路基底
1120、2110、2120:電晶體
1122、2112、2122:源極區
1124、2114、2124:汲極區
1126、2116、2128:閘極結構
1130、1140、1150、2130、2140、2150、2160、2170:內連層級
1134、1144、2134、2144、2154、2162:導電圖案
1154、2174:導電圖案/最上部導電圖案
1172、1174、2202、2204:層
1211:晶種層
1211a:晶種材料層
1256:電感器跡線
1264a、1264b:部分
1266、2169:電感器螺旋通孔
1272:導電跡線/最上部導電跡線
1274:導通孔/繞線通孔
1310:圖案化的輔助罩幕/輔助罩幕
2126:區
A:區域
CR、CR10:芯體
D1:距離
E1、E2、E3、E4、E5、E6:延伸方向
IN10:電感器/鐵磁芯體電感器
IN15、IN20、IN30:電感器
IC20、IC30:內連線結構
I-I’、II-II’、III-III’、IV-IV’:線
L1:突出長度/長度
L2:突出長度/長度
L162、L164:長度
PU:封裝單元
R162:半徑
RS10、RS20:重分布線結構
RW:重構晶圓
SC:切割道
SD10、SD12、SD15、SD20、SD30:半導體元件
SP10、SP20、SP30:導電螺旋
T150、T164:厚度
T1602:組合厚度
W1、W2:突出寬度
W162:寬度
W164:寬度
X、Y、Z:方向
α:角度
結合附圖閱讀以下詳細說明，能最好地理解本揭露的各個方面。應注意，依據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰，可任意增大或減小各種特徵的尺寸。
圖1A到圖15A是說明依據本揭露的一些實施例的在半導體元件的製造製程期間生產的結構的示意性剖視圖。
圖1B到圖15B是依據本揭露的一些實施例的圖1A到圖15A所示結構的沿著不同平面截取的示意性剖視圖。
圖16是依據本揭露的一些實施例的半導體元件的示意性剖視圖。
圖17A及圖17B是依據本揭露的一些實施例的電感器的示意性俯視圖。
圖18是依據本揭露的一些實施例的半導體元件的示意性剖視圖。
圖19A及圖19B是依據本揭露的一些實施例的圖18所示結構的示意性剖視圖。
圖20A到圖20F是依據本揭露的一些實施例的在半導體元件的製造方法期間生產的結構的示意性剖視圖。
圖21A及圖21B是依據本揭露的一些實施例的半導體元件的示意性剖視圖。
以下揭露內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述構件及排列的具體實例以簡化本揭露。當然，這些僅是實例且並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中第一特徵與第二特徵形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號和/或字母。此種重複是出於簡化及清晰目的，而並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如“在...下面(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所說明的一個構件或特徵與另一(其他)構件或特徵之間的關係。除圖中所繪示的定向之外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地加以解釋。
圖1A到圖15A是說明依據本揭露的一些實施例的在半導體元件SD10的製造製程期間生產的結構的示意性剖視圖。圖1B到圖15B分別是圖1A到圖15A所示結構的示意性剖視圖，所述示意性剖視圖是在YZ平面中沿著X方向線上I-I’的水平高度處截取。圖1A到圖15A的剖視圖是在XZ平面中沿著Y方向線上II-II’(圖17A中所說明)的水平高度處截取，其中X方向、Y方向及Z方向界定一組正交笛卡爾座標(orthogonal Cartesian coordinate)。
在圖1A及圖1B中，提供載體100。在一些實施例中，載體100是玻璃基底、金屬板片、塑膠支撐板等，但可使用其他適合的基底材料，只要所述材料能夠耐受後續的製程步驟即可。在一些實施例中，可在載體100之上形成剝離層(未示出)。所述剝離層可包括光熱轉換(light-to-heat conversion，LTHC)釋放層，所述光熱轉換釋放層便於在製造製程需要時剝掉載體100。
在載體100上設置半導體晶片110。半導體晶片110可通過拾放方法(pick-and-place method)放置到載體100上。在一 些實施例中，在載體100上設置多個半導體晶片110以使用晶圓級封裝技術生產多個封裝單元PU。即使出於說明目的而說明圖1A中的封裝單元PU中僅有兩個半導體晶片110，但應理解，依據本揭露的一些實施例的半導體元件可依據生產要求包括少於兩個或多於兩個半導體晶片110。
封裝單元PU中所包括的半導體晶片110中的每一者可獨立地作為裸晶片或被封裝晶片，其中被封裝晶片可包括彼此堆疊、封圍在包封體中和/或上面形成有包封體的一個或多個晶圓。雖然在圖1A中將半導體晶片110說明為裸晶片，但本揭露並不僅限於此。在一些實施例中，半導體晶片110包括半導體基底111、多個接觸墊113及鈍化層115。接觸墊113可形成在半導體基底111的頂表面111t之上。鈍化層115可覆蓋頂表面111t且具有暴露出每一接觸墊113的至少一部分的多個開口。半導體晶片110設置在載體100上，以使得後側表面110b面朝向載體100。在一些實施例中，半導體晶片110更包括多個接觸柱117，所述多個接觸柱117填充鈍化層115的開口，因此建立與接觸墊113的電連接。保護層119可環繞接觸柱117。在一些實施例中，保護層119在半導體晶片110的主動表面110a處暴露出接觸柱117。在一些替代實施例中，接觸柱117最初被保護層119覆蓋。
在一些實施例中，半導體基底111可包含半導體材料，例如週期表的第III-V族的半導體材料。在一些實施例中，半導體基底111包含元素半導體材料，例如晶體矽、金剛石或鍺；化合物半導體材料，例如氮化矽、鎵砷、砷化銦、半導體氧化物或磷化銦；或合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷 化鎵銦。在一些實施例中，半導體基底111中形成有內連的電路元件，包括主動元件(例如電晶體等)且可選地包括被動元件(例如電阻器、電容器、電感器等)。
在某些實施例中，接觸墊113包括鋁墊、銅墊或其他適合的金屬墊。在一些實施例中，鈍化層115可以是單層結構或多層結構，所述單層結構或多層結構包括氧化矽層、氮化矽層、氮氧化矽層、由其他適合的介電材料或其組合形成的介電層。在一些實施例中，接觸柱117的材料包括銅、銅合金或其他導電材料，且可通過沉積、鍍覆或其他適合的技術來形成。在一些實施例中，保護層119的材料可包括聚合材料，例如聚醯亞胺、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(benzocyclobutene，BCB)、聚苯並噁唑(polybenzoxazole，PBO)、其組合或其他適合的聚合物系介電材料。
半導體晶片110中的每一者可獨立地作為或包括邏輯晶片，例如中央處理單元(central processing unit，CPU)晶片、圖形處理單元(graphic processing unit，GPU)晶片、微控制單元(micro control unit，MCU)晶片、輸入/輸出(input-output，I/O)晶片、基帶(baseband，BB)晶片、現場可程式設計閘陣列(field-programmable gate array，FPGA)、應用處理器(application processor，AP)晶片等。在一些實施例中，半導體晶片110也可以是或包括記憶體晶片，例如高頻寬記憶體晶片。舉例來說，記憶體晶片可以是動態隨機存取記憶體(dynamic random access memory，DRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)、靜態隨機存取記憶體(static random access memory，SRAM)等。在一些實施例中，半導體晶片110是相同類型的晶片或執行相同的功能。在一些實施例中，半導體晶片110是不同類型的晶片或執行不同的功能。本揭露不受用於封裝單元PU內的半導體晶片110的晶片類型限制。在一些實施例中，半導體晶片110中的一者可以是系統晶圓類型的晶片，所述系統晶圓類型的晶片包括形成在半導體基底111的不同區中的多個功能電路；且另一半導體晶片110可以是記憶體晶片。
在一些實施例中，將半導體晶片110放置在載體100上，使得接觸墊113及接觸柱117(如果包括的話)背對載體100。半導體晶片110的後側表面110b面向載體100。可將晶片貼合膜(未示出)的一些部分設置在後側表面110b上以將半導體晶片110固定到載體100。在一些實施例中，晶片貼合膜包含壓力粘合劑、可熱固化粘合劑等。
在圖2A及圖2B中，在載體100之上形成包封體120以包封半導體晶片110。在一些實施例中，包封體120的材料包括模塑化合物、聚合材料，例如環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)、其組合或其他適合的聚合物系介電材料。在一些實施例中，包封體120還包含例如無機填充物等填充物，例如二氧化矽珠、金屬氧化物、陶瓷粒子等。在一些實施例中，包封體120可包含裡面分散有填充物的環氧樹脂。
首先，可通過模塑製程(例如，壓縮模塑製程)或旋轉塗布製程形成包封體120以完全覆蓋半導體晶片110。然後，可例如在平坦化製程期間移除包封體的一些部分，直到暴露出接觸墊 113或接觸柱117(如果包括的話)為止。所述平坦化製程可包括執行機械拋光製程和/或化學研磨機械(CMP)製程。在一些實施例中，也可在對包封體120的薄化製程或平坦化製程期間移除保護層119的一些部分及接觸柱117的一些部分。在平坦化製程之後，半導體晶片110的暴露出接觸柱117的主動表面110a與包封體120的頂表面120a可沿著Z方向實質上處於同一水平高度(實質上共面)。在一些實施例中，方向Z法向於包封體120的頂表面120a。
在形成包封體120的情況下，獲得重構晶圓RW。在一些實施例中，重構晶圓RW包括多個封裝單元PU。換句話說，可在重構晶圓級上執行示例性製程，以使得以重構晶圓RW的形式處理所述多個封裝單元PU。在圖2A的剖視圖中，為簡單起見示出單個封裝單元PU，但當然此僅是出於說明目的，且本揭露並不受生產在重構晶圓RW中的封裝單元PU的數目限制。
在圖3A及圖3B中，將介電層130形成為在包封體120的頂表面120a及半導體晶片110的主動表面110a之上延伸。在一些實施例中，介電層130包括溝槽132及穿過介電層130形成的通孔開口136。溝槽132可在介電層130的頂表面130t處敞開且在XY平面中具有細長形狀，同時沿著Z方向延伸達小於介電層130的總厚度。溝槽132可包括繞線溝槽133及盲(blind)溝槽134。繞線溝槽133連接到至少一個通孔開口136。盲溝槽134不連接到通孔開口136且在其底部處暴露出介電層130。盲溝槽134可被形成為具有類似的長度、沿著第一方向彼此實質上平行地延展且沿著第二方向設置在距彼此一距離處的溝槽。第一方向僅需 要與第二方向不同即可，但並不僅限於垂直。舉例來說，盲溝槽134可沿著X方向形成在彼此旁邊且沿著Y方向延伸。在一些其他實例中，盲溝槽仍沿著Y方向形成在彼此旁邊，但在XY平面中相對於X及Y兩個方向以一角度延伸。通孔開口136在垂直方向上自繞線溝槽133的底部穿過介電層130延伸達介電層130的整個厚度。通孔開口136的底部處暴露出半導體晶片110的接觸柱117。在一些實施例中，介電層130的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)、任何其他適合的聚合物系介電材料或其組合。在一些實施例中，介電層130是通過將通過適合的製作技術(例如，旋轉塗布、化學氣相沉積(CVD)等)形成的毯覆式介電層(未示出)圖案化而獲得。在一些實施例中，毯覆式介電層的材料包括可光活化材料、可熱固化材料，例如可用作正光阻或負光阻的光反應性聚醯亞胺。在一些實施例中，通過一系列曝光及顯影步驟形成溝槽132及通孔開口136來將毯覆式介電層圖案化。在圖案化之後，將保留在封裝單元PU上的材料熱固化以形成介電層130。在一些實施例中，可在處於約200℃到約400℃範圍內的溫度下執行固化達約30分鐘到約2小時的時間，但本揭露並不僅限於此。在一些實施例中，在熱處理之後，可不再在形成溝槽132及通孔開口136所採取的條件下對介電層130的材料進行顯影，以阻止連續的顯影處理，所述顯影處理可按照製造製程的需要在稍後執行。在一些實施例中，介電層130可以是形成在封裝單元PU上的重分布線結構RS10的最底層。
參考圖3A、圖3B、圖4A及圖4B，在一些實施例中， 在溝槽132及通孔開口136中設置導電材料以分別形成導電跡線142及導通孔146。導電跡線142包括形成在繞線溝槽133中的繞線跡線143及形成在盲溝槽134中的電感器螺旋跡線144。繞線跡線143通過導通孔146電連接到半導體晶片110的接觸柱117，導通孔146可被稱為繞線通孔。在圖4A及圖4B中所說明的結構中，電感器螺旋跡線144可以是電浮動的。在一些實施例中，導電跡線142的導電材料及導通孔146的導電材料包括鈷(Co)、鎢(W)、銅(Cu)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋯(Zr)、鉿(Hf)、其組合或其他適合的金屬材料。在一些實施例中，可通過鍍覆製程形成導電材料。鍍覆製程例如可以是電鍍、無電鍍、浸鍍等。在一些實施例中，可在晶種層(未示出)上可選地沉積導電材料。
在圖5A及圖5B中，在介電層130及導電跡線142上形成介電層150。在一些實施例中，介電層150包括延伸穿過介電層150的整個厚度的通孔開口152及154。通孔開口152在其底部處暴露出繞線跡線143的一些部分，而通孔開口154在底部處暴露出電感器螺旋跡線144的相對的端部144a、144b。即，電感器螺旋跡線144可以是具有相對的端部144a、144b的細長條帶，且一個通孔開口154可位於與電感器螺旋跡線144的每一端部144a、144b的對應處。在一些實施例中，可採用與先前針對介電層130所述的材料及製程類似的材料及製程來形成介電層150。
在圖6A及圖6B中，在介電層150上毯覆地依序形成緩衝層160a、蝕刻停止層162a及芯體材料層164a。在一些實施例中，緩衝層160a共形地形成在介電層150上，也沿著通孔開口152、154的側壁及通孔開口152、154的底部處延伸。即，緩衝層 160a可先在通孔開口152及154的底部處接觸導電跡線142。圖6A及圖6B中的插圖示出在與通孔開口152、154的對應處的緩衝層160a、蝕刻停止層162a及芯體材料層164a的一些細節。
在一些實施例中，舉例來說，緩衝層160a包含矽系材料，例如元素矽或氮化矽。在一些實施例中，通過例如濺鍍等適合的沉積製程形成緩衝層160a。在一些實施例中，蝕刻停止層162a共形地形成在緩衝層160a上，從而在介電層150之上且在通孔開口152及154內延伸。蝕刻停止層162a包含可相對於芯體材料層164a的材料被選擇性地蝕刻的材料。舉例來說，蝕刻停止層162a可包含鈷、鉭、其氧化物或任何其他適合的材料。在一些實施例中，通過例如濺鍍等適合的沉積製程形成蝕刻停止層162a。在一些實施例中，芯體材料層164a共形地形成在蝕刻停止層162a上。在一些實施例中，如果通孔開口152、154尚未被蝕刻停止層162a及緩衝層160a填充，則形成芯體材料層164a以填充通孔開口152、154。在一些實施例中，芯體材料層164a包含鐵磁材料。所述鐵磁材料不受特殊限制，只要其與半導體製造製程相容即可。在一些實施例中，鐵磁材料包括鐵、鈷、鎳、錳、硼、其合金、其化合物、其組合或任何其他適合的鐵磁材料。舉例來說，鐵磁材料可包括NiFe、CoFe、CoFeB、CoZrTa、CoFeTa、CoPt等。在一些實施例中，鐵磁材料包括CoZrTa。在一些實施例中，堆疊的緩衝層160a、蝕刻停止層162a及芯體材料層164a可在所有封裝單元PU之上延伸，且並不僅限於此。在一些實施例中，緩衝層160a可消散或減弱由上覆的蝕刻停止層162a及芯體材料層164a的剛性產生的應力。
在圖7A及圖7B中，在芯體材料層164a上設置輔助罩幕170。在一些實施例中，輔助罩幕170在電感器螺旋跡線144之上延伸，使得封裝單元PU的其他區暴露出。在一些實施例中，輔助罩幕170的跨度是可以使其在設置在彼此旁邊的所有電感器螺旋跡線144之上延伸，且並不僅限於此。舉例來說，如果電感器螺旋跡線144沿著X方向並排地設置，則輔助罩幕170沿著X方向延伸以在電感器螺旋跡線144的整個群組之上延伸。在一些實施例中，輔助罩幕170可沿著X方向相對於下伏的電感器螺旋跡線144突出。然而，輔助罩幕170在電感器螺旋跡線144的延伸方向上可不超過電感器螺旋跡線144的長度。舉例來說，輔助罩幕170可以使其不與形成在電感器螺旋跡線144的相對的端部144a、144b處的通孔開口154重疊。在一些實施例中，輔助罩幕170包含正光阻或負光阻。在一些實施例中，輔助罩幕170可經由對光阻材料進行沉積、曝光及顯影來形成。
在一些實施例中，通過移除由輔助罩幕170暴露出的部分的芯體材料層164a，以使芯體材料層164僅留在最初被輔助罩幕170覆蓋的區上來將輔助罩幕170的圖案轉移到芯體材料層164a(例如，圖8A及圖8B中所所說明)，且並不僅限於此。在一些實施例中，可例如經由蝕刻將芯體材料層164圖案化。可考慮任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)、中性束離子蝕刻(neutral beam ion etching，NBE)等。在將芯體材料層164圖案化之後，蝕刻停止層162a及緩衝層160a仍覆蓋封裝單元PU的其餘部分，例如在通孔開口152及154內延伸。在將芯體材料層164圖案化之後，例 如經由灰化或剝除來移除輔助罩幕170。
在圖9A及圖9B中，在芯體材料層164上形成輔助罩幕172。在一些實施例中，輔助罩幕172覆蓋芯體材料層164的側表面及頂表面。即，芯體材料層164在底部處被蝕刻停止層162a封圍且在其餘側面處被輔助罩幕172封圍。即，輔助罩幕172的佔用面積大於芯體材料層164的佔用面積。在一些實施例中，輔助罩幕172超出芯體材料層164而進一步在電感器螺旋跡線144之上延伸，但未到達通孔開口154。即，沿著電感器螺旋跡線144的延伸方向，輔助罩幕172可到達處於芯體材料層164的邊緣與通孔開口154之間的位置。在一些實施例中，輔助罩幕172可使用與先前針對輔助罩幕170所述的材料及製程類似的材料及製程來形成。
參考圖9A、圖9B、圖10A及圖10B，使用輔助罩幕172作為罩幕將緩衝層160a及蝕刻停止層162a圖案化。即，例如在一個或多個蝕刻步驟期間，移除緩衝層160a及蝕刻停止層162a的被輔助罩幕172暴露出的一些部分。可考慮任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻、反應性離子蝕刻(RIE)、中性束離子蝕刻(NBE)等。在圖案化之後，蝕刻停止層162及緩衝層160保留在芯體材料層164之下，且在XY平面中相對於上覆的芯體材料層164突出，例如未到達通孔開口154。在一些實施例中，圖案化步驟例如在通孔開口152及154的對應處再次暴露出介電層150。即，蝕刻停止層162及緩衝層160可在上覆在電感器螺旋跡線144上且比被芯體材料層164覆蓋的區略大的區中保留在封裝單元PU中，而介電層150可在封裝單元PU的其餘部分中暴露出。 繞線跡線143的一些部分在通孔開口152的底部處再次暴露出，而電感器螺旋跡線144的一些部分在通孔開口154的底部處再次暴露出。緩衝層160的佔用面積可與邊緣停止層162的佔用面積在形狀及大小上匹配並且重疊。在將緩衝層160及蝕刻停止層162圖案化之後，可例如經由灰化或剝除來移除輔助罩幕172。
在圖11A及圖11B中，在介電層150上形成介電層180，從而嵌置緩衝層160、蝕刻停止層162及芯體材料層164。在一些實施例中，介電層180包括溝槽181及通孔開口191。溝槽181在介電層180的頂表面180t處敞開且在XY平面上具有細長形狀，同時沿著Z方向延伸達小於介電層180的總厚度。溝槽181可包括繞線溝槽182及電感器溝槽184、186、188。通孔開口191包括繞線通孔開口192及電感器通孔開口194、196。繞線溝槽182通過至少一個繞線通孔開口192連接到通孔開口152，通孔開口152在其底部處暴露出繞線跡線143。電感器溝槽184、186、188包括電感器端接溝槽184、188及電感器螺旋溝槽186。在一些實施例中，電感器端接溝槽184、188在一端處通過電感器螺旋通孔開口196連接到對應的一個電感器螺旋跡線144。電感器端接溝槽184、188中的一者或兩者可在相對的端部處連接到電感器接觸通孔開口194。電感器接觸通孔開口194繼而連接到通孔開口152，通孔開口152在其底部處暴露出繞線圖案143。在一些實施例中，通孔開口191具有比相關聯的通孔開口152、154大的佔用面積，以使得通孔開口152、154看起來從通孔開口191的底部突出。
在一些實施例中，電感器端接溝槽184、188在XY平面中可具有彎曲形狀，但本揭露並不僅限於此。電感器螺旋溝槽 186在相對的端部處通過電感器螺旋通孔開口196連接到通孔開口154。在通孔開口154的底部處暴露出電感器螺旋跡線144。電感器螺旋溝槽186可被形成為長度類似的溝槽，所述長度類似的溝槽沿著與電感器螺旋跡線144的延伸方向不同的方向(例如，協力廠商向)彼此實質上平行地延展且沿著與電感器螺旋跡線144相同的分佈方向(例如，X方向)設置在距彼此一距離處。在一些實施例中，電感器螺旋溝槽186從上覆在電感器螺旋跡線144上的電感器螺旋通孔開口196延伸到上覆在另一電感器螺旋跡線144上的另一電感器螺旋通孔開口196，其中連接到同一電感器螺旋溝槽186的兩個電感器螺旋通孔開口196相對於芯體材料層164位於相對的側面處。用於形成介電層180的材料及製程可類似於先前針對介電層130所論述的材料及製程。在一些實施例中，介電層180的未固化介電材料可先填充通孔開口152、154。然後，可將介電層180圖案化(例如，通過一系列曝光及顯影步驟)以形成溝槽181及通孔開口191。在顯影步驟期間，可相對於介電層150的已固化材料選擇性地移除填充通孔開口152、154的未固化材料。在形成溝槽181及通孔開口191之後，可將介電層180的材料熱固化以鞏固介電層180的圖案。
參考圖11A、圖11B、圖12A及圖12B，在一些實施例中，在溝槽181及通孔開口191中設置導電材料以分別形成導電跡線201及導通孔211。導電跡線201包括形成在繞線溝槽182中的繞線跡線202及形成在電感器溝槽184、186、188中的電感器跡線204、206、208。繞線跡線202通過繞線通孔212電連接到繞線跡線143。繞線通孔212可包括：較寬分段212a，形成在繞線 通孔開口192的對應處；以及較窄分段212b，從較寬分段212a突出且形成在通孔開口152的對應處。電感器跡線204、206、208包括形成在電感器端接溝槽184、188中的電感器端接跡線204、208以及形成在電感器螺旋溝槽186中的電感器螺旋跡線206。在一些實施例中，電感器端接跡線204、208在一端處通過電感器螺旋通孔216連接到下伏的電感器螺旋跡線144。電感器螺旋跡線206在相對的端部206a、206b處通過電感器螺旋通孔216連接到不同的電感器螺旋跡線144。在一些實施例中，同一電感器螺旋跡線144連接到兩個不同的電感器螺旋跡線206，且同一電感器螺旋跡線206連接到兩個不同的電感器螺旋跡線144。因此，在圖12B中，電感器螺旋跡線206的接觸同一電感器螺旋跡線144的所說明部分屬於不同的電感器螺旋跡線206。電感器螺旋通孔216包括：較寬部分216a，形成在電感器螺旋通孔開口196中；以及較窄部分216b，從較寬部分216a突出且形成在通孔開口154中。在一些實施例中，電感器端接跡線204、208的另一端可連接到電感器接觸通孔214，從而與繞線跡線143建立電連接。電感器接觸通孔214包括形成在電感器接觸通孔開口194中的較寬部分214a及形成在通孔開口152中的較窄部分214b。在一些實施例中，導電跡線201及導通孔211的導電材料包括鈷(Co)、鎢(W)、銅(Cu)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋯(Zr)、鉿(Hf)、其組合或其他適合的金屬材料。在一些實施例中，可通過鍍覆製程形成導電材料。所述鍍覆製程例如可以是電鍍、無電鍍、浸鍍等。在一些實施例中，可在晶種層(未示出)上可選地沉積導電材料。在一些實施例中，電感器跡線144、204、206、208、電感器螺旋通孔216 以及設置在電感器跡線144、204、206、208之間的層150、180、160、162、164形成電感器IN10。在一些實施例中，電感器IN10是包括導電線圈的鐵磁芯體電感器，所述導電線圈包繞在包括芯體材料層164的芯體區周圍。應注意，雖然在圖13A及圖13B中將電感器端接跡線204、208說明為與電感器螺旋跡線206形成在同一水平處，但本揭露並不僅限於此。在一些替代實施例中，電感器端接跡線204、208中的一者或兩者可形成在電感器螺旋跡線144的水平處。
在圖13A及圖13B中，按照與先前所述的製程類似的製程在包括電感器IN10的層級之上形成重分布線結構RS10的一個或多個附加層級。舉例來說，在介電層180及導電跡線201上形成介電層220。導電(繞線)跡線232及導通孔被形成為在介電層220上延伸且延伸穿過介電層220以與繞線跡線202建立電接觸，且在可能的情況下(例如，在電感器端接跡線204、208尚未連接到繞線跡線143的情形中)與電感器端接跡線204、208中的一者或兩者建立電接觸。舉例來說，繞線跡線232通過繞線通孔236連接到繞線跡線202，且在可能的情況下繞線跡線232中的一者可通過電感器接觸通孔237連接到電感器端接跡線208。在一些實施例中，電感器端接跡線204、208中的每一者獨立地連接到繞線跡線143中的一者或繞線跡線232中的一者。雖然在圖13A中將電感器端接跡線204說明為連接到繞線跡線143且將電感器端接跡線208說明為連接到繞線跡線232，但本揭露並不僅限於此。舉例來說，兩個電感器端接跡線204、208可依據繞線要求連接到繞線跡線232或連接到繞線跡線143。在一些實施例中，繞線跡線232 可在電感器螺旋跡線206之上延伸但不與電感器螺旋跡線206接觸。即，電感器螺旋跡線206可通過介電層220與繞線跡線232隔開，而不是導通孔將電感器螺旋跡線206直接連接到繞線跡線232。
在圖14A及圖14B中，在介電層220及繞線跡線232上形成(最頂部)介電層240。介電層240包括暴露出繞線跡線232的一些部分的開口242。介電層240的材料及製造方法可類似於先前參考介電層130所論述的材料及製造方法。在一些實施例中，可選地在介電層240的開口242中共形地形成與繞線跡線232接觸的凸塊下金屬250。在一些實施例中，凸塊下金屬250可進一步在環繞開口242的介電層240的頂表面的一些部分之上延伸。在一些實施例中，凸塊下金屬250包括多個堆疊導電材料層。舉例來說，凸塊下金屬250可包括堆疊在晶種層上的一個或多個金屬層。舉例來說，凸塊下金屬可包含銅、鎳、錫或其他適合的金屬材料。
可在重分布線結構RS10上形成連接端子260。連接端子260可形成在凸塊下金屬250(如果包括的話)、或繞線跡線232的暴露部分上。在一些實施例中，在凸塊下金屬250上形成連接端子，且連接端子經由重分布線結構RS10連接到半導體晶片110。在一些實施例中，通過焊劑將連接端子260貼合到凸塊下金屬250。在一些實施例中，連接端子260是受控塌陷晶圓連接(controlled collapse chip connection，C4)凸塊。在一些實施例中，連接端子260包含電阻率低的導電材料，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。
在一些實施例中，參考圖14A、圖14B、圖15A及圖15B，例如通過沿著排列在多個半導體元件SD10中的個別封裝單元PU之間的切割道SC進行切分來將執行單體化步驟，以將個別封裝單元PU分離。在一些實施例中，單體化製程通常涉及使用旋轉刀片和/或雷射光束來執行晶圓切割製程。在一些實施例中，在單體化之後，將載體100與半導體元件SD10分離。
基於上文，半導體元件SD10可以是包括被包封的半導體晶片110及形成在被包封的半導體晶片110上的重分布線結構RS10的半導體封裝。重分布線結構RS10包括：介電層130、150、180、220、240，堆疊在彼此上；導電跡線142、201、232，在介電層130、150、180、220上及其之間延伸；及導通孔146、211、235，延伸穿過介電層130、150、180、220以在導電跡線142、210、232與半導體晶片110之間建立電連接。在重分布線結構RS10上形成連接端子260以將半導體元件SD10集成在更大的元件中。舉例來說，如圖16中所說明，半導體元件SD10可設置在電路基底270上且集成到更大的半導體元件SD12中。連接端子260可建立半導體元件SD10與電路基底270之間的電連接。
在下文中，將參考圖15A、圖15B及圖17A論述依據本揭露的一些實施例的一些方面的電感器IN10。圖17A是包括依據本揭露的一些實施例的電感器IN10的半導體元件SD10的區的示意性俯視圖。為清晰及簡單起見可已省略一些構件。在一些實施例中，電感器IN10包括纏繞在芯體CR周圍的導電螺旋SP10。舉例來說，相鄰的電感器螺旋跡線144、206可通過電感器螺旋通孔216依序且交替地連接以形成導電螺旋SP10的線圈。在一些實施 例中，電感器螺旋跡線144及206分別沿著不同的延伸方向E1及E2延伸。舉例來說，電感器螺旋跡線144沿著可與Y方向實質上平行的延伸方向E1延伸，且沿著X方向設置在距彼此一距離(例如，導電螺旋SP10的節距)處。電感器螺旋跡線206沿著相對於電感器螺旋跡線144的延伸方向E1界定角度α的延伸方向E2延伸。在一些實施例中，角度α可處於約15度到約25度的範圍內。在一些實施例中，電感器螺旋通孔216彼此連接，與電感器螺旋跡線144、206的端部重疊。舉例來說，電感器螺旋跡線144的端部144a與電感器螺旋跡線206的端部206a重疊，且通過電感器螺旋通孔216連接到端部206a。同一電感器螺旋跡線144的端部144b與另一電感器螺旋跡線206的端部206b重疊，且通過另一電感器螺旋通孔216連接到另一電感器螺旋跡線206。類似地，電感器螺旋跡線206在兩個端部206a、206b處連接到不同的電感器螺旋跡線144。電感器端接跡線204、208構成導電螺旋SP10的相對端子。每一電感器端接跡線204、208可包括沿著延伸方向E3、E5延伸的第一區段，延伸方向E3、E5與形成在同一水平上的電感器螺旋跡線的延伸方向實質上平行。舉例來說，由於電感器端接跡線204、208形成在電感器螺旋跡線206的水平上，因此延伸方向E3及E5兩者可皆平行於延伸方向E2。每一電感器端接跡線204、208還可包括沿著與延伸方向E3、E5不同的延伸方向E4、E6延伸的第二區段。在第二區段的端部204a、208a處，電感器端接跡線204、208與電感器接觸通孔214、237接觸以將電感器IN10集成到更大的電路中。第一區段的端部204b、208b替代地連接到電感器螺旋通孔216以將電感器端接跡線204、208連接到最外電 感器螺旋跡線144(與電感器端接跡線204、208形成在不同的水平處的電感器螺旋跡線)。
導電螺旋SP10纏繞在電感器IN10的芯體CR周圍。在一些實施例中，芯體CR10包括芯體材料層164，芯體材料層164包含鐵磁材料。即，電感器IN10是鐵磁芯體電感器IN10。在一些實施例中，芯體CR10更包括堆疊在芯體材料層164與介電層150之間的緩衝層160及蝕刻停止層162。在一些實施例中，緩衝層160、蝕刻停止層162及芯體材料層164僅佔據介電層150的一部分。即，介電層150的跨度大於緩衝層160、蝕刻停止層162及芯體材料層164的佔用面積。介電層180的一些部分可設置在芯體材料層164相對於緩衝層160的相對側處以將芯體材料層164與電感器螺旋跡線206隔開。介電層180進一步將芯體材料層164的側表面(例如，邊緣)、緩衝層160的側表面及蝕刻停止層162的側表面與電感器螺旋通孔216隔開。如圖17A中所說明，當俯視時(例如，沿著Z方向)，緩衝層160及蝕刻停止層162相對於芯體材料層164在側向上突出。即，緩衝層160及蝕刻停止層162的佔用面積大於芯體材料層164的佔用面積。在一些實施例中，緩衝層160與蝕刻停止層162相對於彼此具有實質上相同的佔用面積。在一些實施例中，芯體材料層164沿著芯體材料層164及緩衝層160的堆疊方向(例如，Z方向)的投影完全包含在緩衝層160的佔用面積內。即，芯體材料層164的邊緣在垂直方向上相對於蝕刻停止層162的邊緣及緩衝層160的邊緣不對齊。在一些實施例中，通過使蝕刻停止層162的邊緣相對於芯體材料層164的邊緣不對齊，可有效地消散可由於芯體材料層164的剛性(或 硬度)而在芯體材料層164與介電層180的介面處產生的機械應力，因此減小或甚至防止與介電層150和/或180的介面處的破裂。即，通過將電感器IN10的芯體CR與大於芯體材料層164的蝕刻停止層162及緩衝層160結構化，可提高半導體元件SD10的製造良率及可靠性。在一些實施例中，緩衝層160、蝕刻停止層162及芯體材料層164僅佔據介電層150的一部分。
在一些實施例中，芯體材料層164及伴隨著緩衝層160的蝕刻停止層162可沿著電感器螺旋跡線144及206的隔開方向(例如，X方向)分別具有長度L164及L162。在一些實施例中，蝕刻停止層162(及緩衝層160)的長度L162大於芯體材料層164的長度L164。舉例來說，長度L162可比長度L164大0.25%到6%。在一些實施例中，蝕刻停止層162(及緩衝層160)沿著電感器螺旋跡線144、206的隔開方向相對於芯體材料層164的突出長度L1及L2可各自是芯體材料層164的長度L164的0.125%到3%。舉例來說，長度L164可處於1mm到2.4mm的範圍內，且長度L1及L2可各自處於3微米到30微米的範圍內。類似地，芯體材料層164及伴隨著緩衝層160的蝕刻停止層162沿著與電感器螺旋跡線144及206的隔開方向(例如，X方向)垂直的方向(例如，Y方向)可分別具有寬度W164及W162。在一些實施例中，蝕刻停止層162(及緩衝層160)的寬度W162大於芯體材料層164的寬度W164。舉例來說，寬度W162可比寬度W164大1%到30%。在一些實施例中，蝕刻停止層162(及緩衝層160)沿著與電感器螺旋跡線144、206的隔開方向垂直的方向相對於芯體材料層164的突出寬度W1及W2可各自是芯體材料層164的寬度W164的 0.5%到15%。舉例來說，寬度W164可處於200微米到600微米的範圍內，且突出寬度W1及W2可各自處於3微米到30微米的範圍內。在一些實施例中，蝕刻停止層162的邊緣及緩衝層160的邊緣與電感器螺旋通孔216的外層邊緣(facing edge)之間的距離D1可介於寬度W164的0.33%到10%之間。舉例來說，距離D1可大於約兩微米。在一些情形中，距離D1可處於約2微米到約20微米的範圍內，但本揭露並不僅限於此。在一些實施例中，距離D1是沿著與寬度W162及W164相同的方向測量。
在一些實施例中，緩衝層160可通過介電層150與電感器螺旋跡線144隔開。在一些實施例中，介電層150沿著層160、162、164的堆疊方向(例如，Z方向)的厚度T150可以是芯體材料層164的厚度T164的約90%到270%。在一些實施例中，芯體材料層164可始終比蝕刻停止層162及緩衝層160厚。舉例來說，蝕刻停止層162與緩衝層160的組合厚度T1602可以是芯體材料層164的厚度T164的約5%到66%。舉例來說，芯體材料層164的厚度T164可處於4.5微米到5.5微米的範圍內，緩衝層160與蝕刻停止層162的組合厚度T1602可處於0.3微米到3微米的範圍內，且介電層的厚度T150可處於5微米到12微米的範圍內。然而，本揭露並不僅限於此，且可依據生產要求使用其他尺寸。
圖17B是依據本揭露的一些實施例的半導體元件SD15的電感器IN15的示意性俯視圖。半導體元件SD15可具有與先前針對圖15A的半導體元件SD10所論述的結構類似的結構，且依據類似的製程製造。在一些實施例中，圖17A的電感器IN10與圖17B的電感器IN15之間的差異在於蝕刻停止層162的佔用面積及 緩衝層160的佔用面積的形狀。即，在電感器IN15中，蝕刻停止層162及緩衝層160在與芯體材料層164的隅角的對應處呈現突出邊緣。舉例來說，蝕刻停止層162及緩衝層160的佔用面積可大致被描繪為矩形，在與芯體材料層164的隅角的對應處存在半徑為R162的圓形突出，其中半徑R162是將芯體材料層164的隅角視為圓形的中心測量而來。在一些實施例中，半徑R162可以是長度L164的約0.125%到約3%。在一些實施例中，半徑R162可以是寬度W164的約0.5%到約15%。舉例來說，半徑R162可處於3微米到30微米的範圍內，但本揭露並不僅限於此。在一些實施例中，蝕刻停止層162及緩衝層160可相對於芯體材料層164僅在與芯體材料層164的隅角的對應處突出。即，在與層160、162的筆直邊緣(而不是圓滑隅角)的對應處測量的突出長度L1、L2和/或突出寬度W1、W2可小到芯體材料層164的長度L164或寬度W164的0%。舉例來說，突出長度L1、L2可各自處於長度L164的0%到3%的範圍內，且突出寬度W1、W2可各自處於寬度W164的0%到15%的範圍內。在一些實施例中，長度L164可處於1mm到2.4mm的範圍內，寬度W164可處於200微米到600微米的範圍內，且蝕刻停止層162的筆直邊緣部分與電感器螺旋通孔216之間的距離D1可大於2微米。半導體元件SD15的其他方面可與先前針對半導體元件SD10所述的內容相同。
圖18是依據本揭露的一些實施例的半導體元件SD20的示意性剖視圖。圖19A及圖19B是依據本揭露的一些實施例的半導體元件SD20的區的示意性剖視圖。圖19A中說明圖18所示區域A的放大視圖。圖19B對應於圖19A所示結構的在圖19A的 線III-III’的水平高度處截取的剖視圖。簡要來說，半導體元件SD20可包括被包封在包封體1200中的一個或多個半導體晶片1100。半導體晶片1100可具有與先前所述的半導體晶片110類似的結構。在下文中，將參考圖19A及圖19B闡述的半導體晶片1100也可適用於半導體晶片110的一些細節。舉例來說，半導體晶片1100可包括半導體基底1110及形成在半導體基底1110上的電路元件(例如，電晶體1120)。電晶體1120可包括一對源極區1122及汲極區1124以及閘極結構1126。內連線結構IC20可形成在半導體基底1110之上，以將電路元件(例如，電晶體1120)集成在更大的功能電路中。內連線結構IC20可包括堆疊在半導體基底1110之上的一個或多個內連層級1130、1140、1150。每一內連層級1130、1140、1150可包括介電層1132、1142、1152以及導電圖案1134、1144、1154，導電圖案1134、1144、1154在介電層1132、1142、1152上延伸且延伸穿過介電層1132、1142、1152以將形成在半導體基底1110上的電路元件(例如，電晶體1120)集成在功能電路中。舉例來說，與圖1A的接觸墊113類似，接觸墊1160可形成在最上部導電圖案1154中的一些最上部導電圖案上。鈍化層1170可在內連線結構IC20上延伸以保護內連線結構IC20。舉例來說，鈍化層1170可具有包括多個層1172、1174的複合結構。鈍化層1170可環繞接觸墊1160且甚至部分地覆蓋接觸墊1160的頂表面。然而，鈍化層1170包括暴露出接觸墊1160的至少一些部分的開口。
參考圖18、圖19A及圖19B，在被包封的半導體晶片1100上設置重分布線結構RS20。重分布線結構RS20可具有與重 分布線結構RS10(例如，圖15A中所說明)類似的結構且包含與重分布線結構RS10類似的材料。簡要來說，重分布線結構RS20可包括導電跡線1210、1251、1272，導電跡線1210、1251、1272與介電層1220、1240、1270、1280交替地堆疊並且內連到彼此且通過導通孔1261、1274內連到半導體晶片1100。可在最上部導電跡線1272上可選地形成凸塊下金屬1290，且可提供連接端子1300以允許集成在更大的元件內。導電跡線1210、1251、1272可包括繞線跡線1212、1252、1272及電感器跡線1214、1254、1256、1258。類似地，導通孔1261、1274可包括繞線通孔1274、1262、電感器接觸通孔1264及電感器螺旋通孔1266。即，在一些實施例中，電感器IN20形成在重分布線結構RS20內。舉例來說，電感器IN20可具有與圖17A的電感器IN10或圖17B的電感器IN15類似的結構。在一些實施例中，電感器IN20的導電螺旋SP20可纏繞在包括芯體材料層1234的芯體CR周圍。芯體材料層1234可設置在介電層1220與介電層1240之間。介電層1240可覆蓋芯體材料層1234且將芯體材料層1234與電感器跡線1254、1256、1258隔開。緩衝層1230及蝕刻停止層1232依序堆疊在介電層1220上以將芯體材料層1234與介電層1220隔開。在一些實施例中，緩衝層1230及蝕刻停止層1232相對於芯體材料層1234在側向上突出，與先前參考圖17A及圖17B針對電感器IN10及IN15所論述的內容類別似。相對於半導體元件SD10和/或SD20的差異在於電感器IN20直接形成在半導體晶片1100的鈍化層1170上。舉例來說，電感器螺旋跡線1214形成在鈍化層1170上。在一些實施例中，電感器端接跡線1254、1258連接到同一半導體晶片1100的兩個接觸 墊1160。
圖20A到圖20F中說明在製造依據本揭露的一些實施例的半導體元件SD20期間形成的一些結構。圖20A到圖20F與圖19A說明的是同一區域。在圖20A中，在形成圖案化的輔助罩幕1310之前，可在被包封的半導體晶片1100上毯覆地形成晶種材料層1211a。可通過例如濺鍍製程、物理氣相沉積(PVD)製程等形成晶種材料層1211a。在一些實施例中，晶種材料層1211a例如可包含銅、鉭、鈦、其組合或其他適合的材料。在一些實施例中，可在形成晶種材料層1211a之前沉積例如障壁層和/或襯墊層等附加層(未示出)以防止晶種材料層1211a的材料向外擴散。然後，在晶種材料層1211a上形成圖案化的輔助罩幕1310。輔助罩幕1310包括開口1312，開口1312界定導電跡線1210的位置。輔助罩幕1310可包含與先前針對輔助罩幕170(例如，圖7A中所說明)所述的材料類似的材料且按照與先前針對輔助罩幕170(例如，圖7A中所說明)所述的製程類似的製程形成。然後，通過在圖案化的輔助罩幕1310的開口中設置導電材料來形成導電跡線1210。可移除輔助罩幕1310及晶種材料層1211a的下伏部分，以留下繞線跡線1212及電感器螺旋跡線1214以及下伏的晶種層1211，例如圖20B中所說明。在下文中，圖式可省略晶種層1211。在圖20B中所說明的結構中，電感器螺旋跡線1214可以是電浮動的，而繞線跡線1212形成在半導體晶片1100的接觸墊1160上。
在圖20C中，在被包封的半導體晶片1100上形成介電層1220以部分地覆蓋導電跡線1210。導電跡線1210的底表面可與介電層1220的底表面實質上共面(沿著Z方向)。介電層1220 可在導電跡線1210的頂表面之上延伸且包括通孔開口1222及1224(例如，圖19B中所說明)，通孔開口1222及1224分別暴露出繞線跡線1212的一些部分及電感器螺旋跡線1214的一些部分。即，介電層1220可覆蓋導電跡線1210的側表面且(部分地)覆蓋頂表面。
在圖20D中，在上覆在電感器螺旋跡線1214上的介電層1220上形成緩衝層1230、蝕刻停止層1232及芯體材料層1234。在一些實施例中，可按照先前參考圖6A到圖10B所述的製程類似的製程形成緩衝層1230、蝕刻停止層1232及芯體材料層1234。簡要來說，層1230、1232、1234可毯覆地形成在被包封的半導體晶片1100上，且使用越來越大的輔助罩幕(例如，圖7A的輔助罩幕170及圖9A的輔助罩幕172)依序將層1230、1232、1234圖案化以獲得佔用面積實質上相等且相對於上覆的芯體材料層1234突出的緩衝層1230及蝕刻停止層1232。
在圖20E中，在介電層1220上形成介電層1240。介電層1240具有穿過介電層1240而形成的通孔開口1242，通孔開口1242在其底部處暴露出介電層1220的通孔開口1222、1224(例如，圖19B中所說明)以及介電層1220的環繞通孔開口1222、1224的部分。即，通孔開口1242可比下伏的通孔開口1222、1224寬(沿著X方向和/或Y方向)。在一些實施例中，緩衝層1230、蝕刻停止層1232及芯體材料層1234埋在介電層1240之下。在圖20F中，通過在通孔開口1242中及在介電層1240上設置導電材料來形成導電跡線1251及導通孔1261。可設置輔助罩幕(未示出)以通過在所述輔助罩幕的開口內沉積導電材料來確定導電跡線 1251的圖案。導通孔1261可延伸穿過介電層1240及1220以接觸繞線跡線1212及電感器螺旋跡線1214。在一些實施例中，導通孔1261包括：較寬部分(例如部分1264a)，形成在介電層1240的通孔開口1242中；及較窄部分(例如部分1264b)，從較寬部分突出且形成在介電層1220的通孔開口1222及1224(例如，圖19B中所說明)內。在一些實施例中，導電跡線1251在介電層1240的頂表面上延伸。可按照與先前所述的製程步驟類似的製程步驟形成上部介電層(例如，介電層1280)、凸塊下金屬1290及連接端子1300，以獲得圖18中所說明的半導體元件SD20。
圖21A及圖21B是依據本揭露的一些實施例的半導體元件SD30的示意性剖視圖。圖21B的視圖是在YZ平面中沿著X方向線上IV-IV’的水平高度處截取。半導體元件SD30可以是半導體晶片，其具有與先前針對圖1A的半導體晶片110或圖18的半導體晶片1100所述的結構類似的結構。下文關於半導體元件SD30所論述的各方面還可適用於半導體晶片110及半導體晶片1100。簡要來說，半導體元件SD30可包括上面形成有電路元件的半導體基底2100。舉例來說，圖21A及圖21B中說明形成在半導體基底2100上的電晶體2110及電晶體2120。電晶體2110包括被半導體基底2100的一部分隔開的一對源極區2112及汲極區2114，半導體基底2100用作電晶體2110的通道區。閘極結構2116設置在源極區2112與汲極區2114之間的通道區上。在一些實施例中，源極區2112及汲極區2114例如可摻雜有n型材料或p型材料。在一些實施例中，電晶體2120更包括一對源極區2122及汲極區2124，所述一對源極區2122及汲極區2124可以可選地摻雜有n 型材料或p型材料。在一些實施例中，源極區2122及汲極區2124相對於源極區2112及汲極區2114而摻雜有相反導電類型的材料。源極區2122及汲極區2124可設置在相對於源極區2122及汲極區2124而具有不同的摻雜劑和/或不同的摻雜劑濃度的更大的區2126內。閘極結構2128可設置在源極區2122與汲極區2124之間的區2126上。應注意，本揭露並不限制電晶體2110、2120的架構。舉例來說，電晶體2110、2120可以是具有不同的閘極接觸方案(例如，前閘極、後閘極、雙閘極、交錯等)的平坦場效電晶體、鰭場效電晶體、全環繞閘極電晶體等。儘管圖21A中說明形成在半導體基底2100上的電晶體2110、2120，但其他主動元件(例如二極體等)和/或被動元件(例如電容器、電阻器等)也可形成為電路元件。
可在半導體基底2100之上形成內連線結構IC30，以將電路元件(例如電晶體2110、2120)集成在更大的電路中。內連線結構IC30可包括堆疊在半導體基底2100之上的一個或多個內連層級2130、2140、2150、2160、2170。每一內連層級2130、2140、2150、2160、2170可包括一個或多個介電層2132、2142、2152、2161a、2161b、2172以及導電圖案2134、2144、2154、2162、2174，所述導電圖案2134、2144、2154、2162、2174在介電層2132、2142、2152、2161a、2161b、2172上延伸且延伸穿過介電層2132、2142、2152、2161a、2161b、2172以將形成在半導體基底2100上的電路元件(例如電晶體2110、2120)集成在功能電路中。導電圖案2134、2144、2154、2162、2174包括繞線跡線2135、2145、2155、2163、2175及繞線通孔2136、2146、2156、2164、2176。
在一些實施例中，在內連線結構IC30內形成電感器IN30。電感器IN30可包括纏繞在芯體CR周圍的導電螺旋SP30。可通過電感器跡線2157、2165、2166、2167及電感器螺旋通孔2169形成導電螺旋SP30。電感器螺旋跡線2157、2166連接到彼此且通過電感器螺旋通孔2169連接到電感器端接跡線2165、2167，而電感器接觸通孔2168將電感器端接跡線2165、2167連接到內連線結構IC30的其他導電圖案(例如2154或2174)。在芯體CR中，緩衝層2180、蝕刻停止層2182及芯體材料層2184依序堆疊在介電層2161a與介電層2161b之間。電感器IN30可具有與先前針對圖17A的電感器IN10、圖17B的電感器IN15及圖18的電感器IN20所述的結構類似的結構且按照類似的製程形成。應注意，雖然電感器IN30的比例可與上文針對上文所揭露的電感器IN10、IN15、IN20所指示的比例相同或類似，但電感器IN30可按比例縮小以更好地集成在內連線結構IC30內。在一些實施例中，通過使緩衝層2180的邊緣及蝕刻停止層2182的邊緣相對於芯體材料層2184的邊緣不對齊，可有效地分散可由於芯體材料層2184的剛性而產生的機械應力，以減小或甚至防止與周圍的介電層2161a、2161b分層。因此，可提高半導體元件SD30的可靠性。
在一些實施例中，舉例來說，半導體元件SD30可更包括形成在最上部導電圖案2174中的一些最上部導電圖案上的接觸墊2190，接觸墊2190與圖1A的接觸墊113類似。鈍化層2200可在內連線結構IC30上延伸以保護內連線結構IC30。舉例來說，鈍化層2200可具有包括多個層2202、2204的複合結構。鈍化層2200可環繞接觸墊2190，且甚至部分地覆蓋接觸墊2190的頂表 面。然而，鈍化層2200包括暴露出接觸墊2190的至少一些部分的開口。
基於上文，依據本揭露的一些實施例的半導體元件包括具有纏繞在芯體周圍的導電導線的電感器。芯體包括芯體材料層及至少一個基底層，所述至少一個基底層是從緩衝層、蝕刻停止層選擇或者是緩衝層及蝕刻停止層兩者。在一些實施例中，通過使基底層相對於芯體材料層突出，可有效地消散在芯體材料層與環繞介電層之間的介面處產生的機械應力。如以上實施例所說明，電感器可形成在半導體封裝的重分布線結構中(如在圖15A的半導體元件SD10、圖16的半導體元件SD12、圖17B的半導體元件SD15、圖18的半導體元件SD20)或例如形成在半導體晶片的內連線結構中(如在圖21A的半導體元件SD30中)。依據本揭露，半導體元件可體現為諸多方面，例如半導體封裝(如半導體元件SD10、SD15及SD20)、集成在更大的元件中的半導體封裝(如半導體元件SD12)、半導體晶片(如半導體元件SD30)等。
依據本揭露的一些實施例，一種電感器包括芯體及纏繞在所述芯體周圍的導電螺旋。所述芯體包括依序堆疊的緩衝層、蝕刻停止層及芯體材料層。所述芯體材料層包含鐵磁材料。所述芯體材料層的垂直投影的總面積小於由所述蝕刻停止層佔據的面積。所述芯體材料層的所述垂直投影完全落在所述蝕刻停止層上。所述蝕刻停止層相對於所述芯體材料層水平地突出。
依據本揭露的一些實施例，所述蝕刻停止層的垂直投影與由所述緩衝層佔據的總面積重合。依據本揭露的一些實施例，所述蝕刻停止層包含鈷、鉭、其氧化物、或其組合，且所述緩衝層 包含矽、氮化矽、或其組合。依據本揭露的一些實施例，所述導電螺旋包括：第一電感器螺旋跡線，設置在所述芯體下方；第二電感器螺旋跡線，設置在所述芯體上方且相對於所述第一電感器螺旋跡線以一角度延伸；以及電感器螺旋通孔，設置在所述芯體的側面處且將所述第一電感器螺旋跡線連接到所述第二電感器螺旋跡線。依據本揭露的一些實施例，所述芯體更包括：第一介電層，設置在所述第一電感器螺旋跡線與所述第二導電螺旋跡線之間；以及第二介電層，設置在所述第一介電層上且將所述芯體材料層與所述第二電感器螺旋跡線隔開，其中所述緩衝層包含與所述第一介電層及所述第二介電層不同的材料。依據本揭露的一些實施例，所述第一電感器螺旋跡線嵌在所述第一介電層中。
依據本揭露的一些實施例，一種半導體元件包括半導體基底、介電層、導電跡線、導通孔、緩衝層、蝕刻停止層及芯體材料層。所述介電層及所述導電跡線交替地堆疊在所述半導體基底之上。所述導通孔延伸穿過所述介電層，以將所述導電跡線彼此電連接且並將所述導電跡線與形成在所述半導體基底上的電路元件電連接。所述緩衝層、所述蝕刻停止層及所述芯體材料層在所述介電層中的一對介電層之間在垂直方向上依次設置在彼此上。所述導電跡線包括電感器跡線。所述導通孔包括電感器通孔。所述電感器跡線與所述電感器通孔連接到彼此以形成纏繞在所述一對介電層周圍的電感器導線。所述緩衝層的側邊緣與所述蝕刻停止層的側邊緣在垂直方向上對齊。所述緩衝層的所述側邊緣及所述蝕刻停止層的所述側邊緣在垂直方向上與所述芯體材料層的所述側邊緣不對齊。
依據本揭露的一些實施例，在與所述蝕刻停止層及所述芯體材料層的垂直堆疊方向垂直的第一方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層的突出長度介於所述芯體材料層在所述第一方向上的總長度的0.125%到3%的範圍內。依據本揭露的一些實施例在與所述第一方向及所述垂直堆疊方向垂直的第二方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層的突出寬度介於所述芯體材料層在所述第二方向上的總寬度的0.5%到15%的範圍內。依據本揭露的一些實施例所述芯體材料層的所述側邊緣與所述蝕刻停止層的所述側邊緣在與所述芯體材料層的隅角的對應處在垂直方向上不對齊，且在其他位置處與所述蝕刻停止層的所述側邊緣對齊。依據本揭露的一些實施例所述蝕刻停止層與所述緩衝層在與所述芯體材料層的所述隅角的對應處具有圓形突出。依據本揭露的一些實施例所述芯體材料層包含鐵、鈷、鎳、錳、硼、其合金、其化合物、或其組合。依據本揭露的一些實施例所述的半導體元件，更包括包封體，其中所述半導體基底是半導體晶片的一部分，所述包封體在側向上包繞所述半導體基底，且所述介電層及所述導電跡線設置在被包封的所述半導體晶片上。依據本揭露的一些實施例所述的半導體元件，更包括：接觸墊，設置在所述導電跡線中的最頂部導電跡線上，以及保護層，設置在所述介電層中的最頂部介電層及所述最頂部導電跡線上，其中所述保護層包括開口，所述開口暴露出所述接觸墊的至少一些部分，且所述導電跡線將所述接觸墊電連接到所述電路元件。
依據本揭露的一些實施例，一種半導體元件的製造方法 包括以下步驟。設置第一導電材料，以形成沿著第一方向彼此平行地延伸且沿著第二方向彼此相距一距離的第一電感器螺旋跡線。在所述第一電感器螺旋跡線上形成第一介電層。所述第一介電層包括第一開口，所述第一開口暴露出所述第一電感器螺旋跡線的相對的端部。在所述第一介電層上以及在所述第一開口中的所述第一電感器螺旋跡線上毯覆地設置緩衝材料。在所述緩衝材料上毯覆地設置蝕刻停止材料。在所述蝕刻停止材料上毯覆地設置鐵磁材料。移除所述第一開口之上的鐵磁材料以形成芯體材料層。所述芯體材料層覆蓋與所述第一電感器螺旋跡線重疊的第一區域。移除所述第一開口中的所述蝕刻停止材料及所述緩衝材料，以分別形成蝕刻停止層及緩衝層。所述蝕刻停止層及所述緩衝層覆蓋與所述第一電感器螺旋跡線重疊的第二區域。所述第一區域小於所述第二區域。所述第一區域包含在所述第二區域內。在所述第一介電層上形成第二介電層，以嵌置所述緩衝層、所述蝕刻停止層及所述芯體材料層。設置第二導電材料，以形成上部電感器跡線及電感器通孔，所述上部電感器跡線在所述第二介電層上延伸，所述電感器通孔延伸穿過所述第一介電層及所述第二介電層以連接所述上部電感器跡線與所述第一電感器螺旋跡線。
依據本揭露的一些實施例形成所述芯體材料層包括：在覆蓋所述第一區域的所述鐵磁材料上形成輔助罩幕；以及將被所述輔助罩幕暴露出的所述鐵磁材料蝕刻移除。依據本揭露的一些實施例，形成所述緩衝層及所述蝕刻停止層包括：在覆蓋所述第二區域的所述蝕刻停止材料上形成輔助罩幕，其中所述輔助罩幕覆蓋所述芯體材料層的頂表面及邊緣；以及將被所述輔助罩幕暴 露出的所述蝕刻停止材料及所述緩衝材料蝕刻移除。依據本揭露的一些實施例，形成所述第二介電層包括將介電材料圖案化，以形成比所述第一開口寬的第二開口，其中所述第一開口從所述第二開口的底部延伸穿過所述第一介電層。依據本揭露的一些實施例，形成所述上部電感器跡線包括：形成沿著與所述第一方向及所述第二方向不同的協力廠商向延伸的第二電感器螺旋跡線，其中所述第二電感器螺旋跡線的相對的端部與著陸在相鄰的所述第一電感器螺旋跡線上的電感器通孔接觸；以及形成一對電感器端接跡線，所述一對電感器端接跡線中的每一電感器端接跡線在一個端部上與著陸在所述第一電感器螺旋跡線中的對應的最外第一電感器螺旋跡線上的對應的電感器通孔接觸。依據本揭露的一些實施例，所述的製造方法，更包括：將包括鈍化層及接觸墊的半導體晶片包封在包封體中，其中所述鈍化層及所述接觸墊保持暴露於所述包封體的頂表面的水平處，且所述第一導電材料直接設置在所述鈍化層上。依據本揭露的一些實施例，一種半導體封裝的製造方法包括以下步驟。在電路基底上、在接合到所述電路基底的至少一個半導體晶片旁邊設置粘合材料。在所述粘合材料上放置金屬覆蓋件。所述金屬覆蓋件在所述半導體晶片之上延伸。將所述電路基底設置在夾具的底部件上。將所述夾具的上部件在設置在所述夾具的所述底部件之上。將所述夾具的所述上部件緊固到所述夾具的所述底部件。如此一來，所述金屬覆蓋件被按壓抵靠到所述電路基底及所述半導體晶片。在所述夾具將所述金屬覆蓋件按壓抵靠到所述電路基底及所述半導體晶片的同時將所述粘合材料固化。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本揭露的各方面。所屬領域的技術人員應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應意識到這些等效構造並不背離本揭露的精神及範圍，且其可在不背離本揭露的精神及範圍的情況下在本文中做出各種變化、替代及更改。
100:載體
117:接觸柱
120:包封體
130、150、180、220、240:介電層
142、201:導電跡線
143:繞線跡線/繞線圖案
160:緩衝層/層
162:蝕刻停止層/層
164:芯體材料層/層
202:繞線跡線
204、208:電感器跡線/電感器端接跡線
206:電感器跡線/電感器螺旋跡線
232:導電跡線/繞線跡線
242:開口
250:凸塊下金屬
260:連接端子
PU:封裝單元
RS10:重分布線結構
SC:切割道
X、Z:方向

Claims (10)

  1. 一種電感器，包括：芯體，以及導電螺旋，纏繞在所述芯體周圍，其中所述芯體包括依序堆疊的緩衝層、蝕刻停止層及芯體材料層，所述芯體材料層包含鐵磁材料，所述芯體材料層的垂直投影的總面積小於由所述蝕刻停止層佔據的面積，所述芯體材料層的所述垂直投影完全落在所述蝕刻停止層上，且其中在與所述蝕刻停止層及所述芯體材料層的垂直堆疊方向垂直的第一方向上，所述蝕刻停止層相對於所述芯體材料層水平地突出，且在與所述第一方向及所述垂直堆疊方向垂直的第二方向上，所述蝕刻停止層相對於所述芯體材料層水平地突出。
  2. 如請求項1所述的電感器，其中所述蝕刻停止層的垂直投影與由所述緩衝層佔據的總面積重合。
  3. 如請求項1所述的電感器，其中所述蝕刻停止層包含鈷、鉭、其氧化物、或其組合，且所述緩衝層包含矽、氮化矽、或其組合。
  4. 一種半導體元件，包括：半導體基底；介電層及導電跡線，交替地堆疊在所述半導體基底之上；導通孔，延伸穿過所述介電層，以將所述導電跡線彼此電連 接，並將所述導電跡線與形成在所述半導體基底上的電路元件電連接；以及緩衝層、蝕刻停止層及芯體材料層，在所述介電層中的一對介電層之間且在垂直方向上依次地設置在彼此上，其中所述導電跡線及所述導通孔分別包括電感器跡線及電感器通孔，所述電感器跡線與所述電感器通孔彼此連接，以形成纏繞在所述一對介電層周圍的電感器導線，所述緩衝層的側邊緣與所述蝕刻停止層的側邊緣在垂直方向上對齊，且所述緩衝層的所述側邊緣與所述蝕刻停止層的所述側邊緣在垂直方向上與所述芯體材料層的側邊緣不對齊，其中在與所述蝕刻停止層及所述芯體材料層的垂直堆疊方向垂直的第一方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層突出，且在與所述第一方向及所述垂直堆疊方向垂直的第二方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層突出。
  5. 如請求項4所述的半導體元件，其中，在所述第一方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層的突出長度介於所述芯體材料層在所述第一方向上的總長度的0.125%到3%的範圍內。
  6. 如請求項5所述的半導體元件，其中，在所述第二方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層的突出寬度介於所述芯體材料層在所述第二方向上的總寬度的0.5%到15%的範圍內。
  7. 如請求項5所述的半導體元件，其中所述芯體材料層的所述側邊緣與所述蝕刻停止層的所述側邊緣在與所述芯體材料層的隅角的對應處在垂直方向上不對齊。
  8. 如請求項7所述的半導體元件，其中所述蝕刻停止層與所述緩衝層在與所述芯體材料層的所述隅角的對應處具有圓形突出。
  9. 一種半導體元件的製造方法，包括：設置第一導電材料，以形成沿著第一方向彼此平行地延伸且沿著第二方向彼此相距一距離的第一電感器螺旋跡線；在所述第一電感器螺旋跡線上形成第一介電層，其中所述第一介電層包括第一開口，所述第一開口暴露出所述第一電感器螺旋跡線的相對的端部；在所述第一介電層上以及在所述第一開口中的所述第一電感器螺旋跡線上毯覆地設置緩衝材料；在所述緩衝材料上毯覆地設置蝕刻停止材料；在所述蝕刻停止材料上毯覆地設置鐵磁材料；移除所述第一開口之上的所述鐵磁材料，以形成覆蓋與所述第一電感器螺旋跡線重疊的第一區域的芯體材料層；移除所述第一開口中的所述蝕刻停止材料及所述緩衝材料，以分別形成蝕刻停止層及緩衝層，其中所述蝕刻停止層及所述緩衝層覆蓋與所述第一電感器螺旋跡線重疊的第二區域，且所述第一區域小於所述第二區域且包含在所述第二區域內；在所述第一介電層上形成第二介電層，以嵌置所述緩衝層、所述蝕刻停止層及所述芯體材料層；以及 設置第二導電材料，以形成上部電感器跡線及電感器通孔，所述上部電感器跡線在所述第二介電層上延伸，所述電感器通孔延伸穿過所述第一介電層及所述第二介電層以連接所述上部電感器跡線與所述第一電感器螺旋跡線，其中在與所述蝕刻停止層及所述芯體材料層的垂直堆疊方向垂直的第一方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層突出，且在與所述第一方向及所述垂直堆疊方向垂直的第二方向上，所述蝕刻停止層在每一側上相對於所述芯體材料層突出。
  10. 如請求項9所述的半導體元件的製造方法，其中形成所述芯體材料層包括：在覆蓋所述第一區域的所述鐵磁材料上形成輔助罩幕；以及將被所述輔助罩幕暴露出的所述鐵磁材料蝕刻移除，其中形成所述緩衝層及所述蝕刻停止層包括：在覆蓋所述第二區域的所述蝕刻停止材料上形成輔助罩幕，其中所述輔助罩幕覆蓋所述芯體材料層的頂表面及邊緣；以及將被所述輔助罩幕暴露出的所述蝕刻停止材料及所述緩衝材料蝕刻移除。
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