KR20240078441A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240078441A
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Abstract

반도체 패키지는 제1 재배선들을 구비하는 하부 재배선, 상기 하부 재배선층 상에 배치되며 상기 제1 재배선들과 전기적으로 연결되는 반도체 칩, 상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재, 상기 밀봉 부재를 관통하며 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들, 상기 밀봉 부재 상에 배치되며 상기 복수 개의 관통 비아들과 전기적으로 연결되는 제2 재배선들을 구비하는 상부 재배선층을 포함한다. 상기 제2 재배선들은 상기 밀봉 부재의 상부면에 형성된 복수 개의 리세스들 내에 매립되며 상기 관통 비아들과 전기적으로 연결되는 매립 배선들, 및 상기 밀봉 부재 상에 적층된 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결되는 상부 재배선들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 팬 아웃(Fan-Out) 반도체 패키지 및 이의 제조 방법에 관한 것이다.
팬 아웃 패키지의 제조에 있어서, 하부 재배선층 상에 반도체 칩을 커버하는 밀봉 부재를 형성한 후, 상기 밀봉 부재 상에 상부 재배선층을 형성할 수 있다. 상기 상부 재배선층은 상기 밀봉 부재를 관통하는 몰드 비아들과 전기적으로 연결되는 상부 재배선들을 포함할 수 있다. 상기 상부 재배선들은 복수 개의 층들로 적층되므로, 상기 상부 재배선층의 두께가 증가하여 패키지의 전체 두께가 커지는 문제점이 있다. 또한, 상기 밀봉 부재로 인해 방열 성능이 저하되는 문제점이 있다.
본 발명의 일 과제는 전체 패키지 두께를 감소시키고 향상된 방열 특성을 갖는 반도체 패키지를 제공하는데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 재배선들을 구비하는 하부 재배선, 상기 하부 재배선층 상에 배치되며 상기 제1 재배선들과 전기적으로 연결되는 반도체 칩, 상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재, 상기 밀봉 부재를 관통하며 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들, 상기 밀봉 부재 상에 배치되며 상기 복수 개의 관통 비아들과 전기적으로 연결되는 제2 재배선들을 구비하는 상부 재배선층을 포함한다. 상기 제2 재배선들은 상기 밀봉 부재의 상부면에 형성된 복수 개의 리세스들 내에 매립되며 상기 관통 비아들과 전기적으로 연결되는 매립 배선들, 및 상기 밀봉 부재 상에 적층된 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결되는 상부 재배선들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 재배선들을 구비하는 하부 재배선층, 상기 하부 재배선층 상에 칩 패드들이 형성된 제1 면이 상기 하부 재배선층을 향하도록 배치되는 반도체 칩, 상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재, 상기 밀봉 부재를 관통하여 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들, 및 상기 밀봉 부재 상에 배치되는 상부 재배선층을 포함한다. 상기 상부 재배선층은 상기 밀봉 부재의 상부면에 형성된 리세스들 내에 형성되며 상기 관통 비아들과 전기적으로 연결된 매립 배선들, 상기 밀봉 부재의 상부면 상에 배치되는 적어도 하나의 상부 절연막, 및 상기 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결된 상부 재배선들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 재배선들을 구비하는 하부 재배선층, 상기 하부 재배선층 상에 칩 패드들이 형성된 제1 면이 상기 하부 재배선층을 향하도록 배치되는 반도체 칩, 상기 하부 재배선층 상에서 상기 반도체 칩의 외측면을 커버하며 상기 반도체 칩의 상기 제1 면에 반대하는 제2 면을 노출시키는 밀봉 부재, 상기 밀봉 부재를 관통하며 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들, 및 상기 밀봉 부재 상에 배치되며 상기 복수 개의 관통 비아들과 전기적으로 연결되는 제2 재배선들을 포함하는 상부 재배선층을 포함한다. 상기 제2 재배선들은 상기 밀봉 부재의 상부면에 형성된 복수 개의 리세스들 내에 매립되며 상기 관통 비아들과 전기적으로 연결되는 매립 배선들, 및 상기 밀봉 부재 상에 적층된 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결되는 상부 재배선들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 제1 재배선들을 구비하는 하부 재배선층을 형성한다. 상기 하부 재배선층 상에 상기 제1 재배선들과 전기적으로 칩 패드들을 갖는 반도체 칩을 실장시킨다. 상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재를 형성한다. 상기 밀봉 부재를 수직 관통하며 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들을 형성한다. 상기 밀봉 부재의 상부면에 상기 관통 비아들을 적어도 부분적으로 노출시키는 복수 개의 리세스들을 형성한다. 상기 리세스들 내에 도전성 물질을 매립하여 복수 개의 매립 배선들을 형성한다. 상기 밀봉 부재의 상부면 상에 상기 매립 배선들과 전기적으로 연결되는 제2 재배선들을 갖는 상부 재배선층을 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지의 상부 재배선층은 밀봉 부재 상에 배치되며 상기 밀봉 부재를 관통하는 복수 개의 관통 비아들과 전기적으로 연결되는 제2 재배선들을 포함하는 상부 재배선층을 포함할 수 있다. 상기 제2 재배선들은 상기 밀봉 부재의 상부면에 형성된 복수 개의 리세스들 내에 매립되며 상기 관통 비아들과 전기적으로 연결되는 매립 배선들, 및 상기 밀봉 부재 상에 적층된 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결되는 상부 재배선들을 포함한다.
상기 매립 배선은 상기 밀봉 부재의 상부면에 매립되어 1층의 상부 재배선으로서의 역할을 수행할 수 있다. 이에 따라, 상기 상부 재배선층의 두께를 감소시킬 수 있다. 더욱이, 상기 매립 배선들은 EMC를 포함하는 상기 밀봉 부재에 비해 높은 열 전도성을 가지므로, 상기 반도체 패키지의 방열 특성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 밀봉 부재의 상부면에 매립된 제1 상부 재배선들을 나타내는 평면도이다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 19 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 30 내지 도 33은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 밀봉 부재의 상부면에 매립된 제1 상부 재배선들을 나타내는 평면도이다. 도 1은 도 3의 B-B' 라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 하부 재배선층(100), 하부 재배선층(100) 상에 배치되는 반도체 칩(200), 하부 재배선층(100)의 상부면 상에서 반도체 칩(200)의 적어도 일부를 커버하는 밀봉 부재(300), 및 밀봉 부재(300)의 상부면(302) 상에 배치되는 상부 재배선층(400)을 포함할 수 있다. 또한, 반도체 패키지(10)는 하부 재배선층(100)의 외측면 상에 배치된 외부 접속 부재들(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 하부 재배선층(100)이 반도체 칩(200)의 외측면을 커버하는 밀봉 부재(300)까지 연장하여 형성되는 팬 아웃(Fan-Out) 패키지일 수 있다. 하부 재배선층(100)은 웨이퍼 레벨의 재배선 공정에 의해 형성될 수 있다. 또한, 반도체 패키지(10)는 상부에 제2 패키지가 적층되는 단위 패키지(unit package)로서 제공될 수 있다.
또한, 반도체 패키지(10)는 시스템 인 패키지(System In Package, SIP)로서 제공될 수 있다. 예를 들면, 하부 재배선층(100) 상에 하나 또는 그 이상의 반도체 칩들이 배치될 수 있다. 상기 반도체 칩들은 로직 회로를 포함하는 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(100)은 제1 재배선들(102)을 가질 수 있다. 하부 재배선층(100) 상에는 제1 재배선들(102)과 전기적으로 연결되는 반도체 칩(200)이 배치될 수 있다. 하부 재배선층(100)은 반도체 칩(200)의 전면(202) 상에 구비되어 전면 재배선층의 역할을 수행할 수 있다. 따라서, 하부 재배선층(100)은 팬 아웃 패키지의 전면 재배선층(Front ReDistribution Layer, FRDL)일 수 있다.
구체적으로, 하부 재배선층(100)은 복수 개의 제1 내지 제5 하부 절연막들(110, 120, 130, 140, 150) 및 상기 제1 내지 제5 하부 절연막들 내에 구비된 제1 재배선들(102)을 포함할 수 있다. 제1 재배선들(102)은 제1 내지 제4 하부 재배선들(112, 122, 132, 142)을 포함할 수 있다.
상기 제1 내지 제5 하부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 예를 들면, 상기 제1 내지 제5 하부 절연막들은 PID(photo imagable dielectric)과 같은 감광성 절연막을 포함할 수 있다. 상기 제1 내지 제5 하부 절연막들은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 제1 재배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제1 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
구체적으로, 제1 하부 재배선(112)은 제1 하부 절연막(110) 내에 구비될 수 있다. 제1 하부 재배선(112)의 적어도 일부분은 본딩 패드의 역할을 수행하거나 제1 하부 재배선(112)의 적어도 일부분 상에는 범프 패드가 형성될 수 있다. 제1 하부 절연막(110)은 제1 하부 재배선(112)의 상부면을 노출시키는 제1 개구를 가질 수 있다.
제2 하부 재배선(122)은 제1 하부 절연막(110) 상에 형성되며 제2 하부 재배선(122)에 형성된 상기 제1 개구를 통해 제1 하부 재배선(112)과 접촉할 수 있다. 제2 하부 절연막(120)은 제1 하부 절연막(110) 상에 형성되며 제2 하부 재배선(122)을 노출시키는 제2 개구를 가질 수 있다.
제3 하부 재배선(132)은 제2 하부 절연막(120) 상에 형성되며 상기 제2 개구를 통해 제2 하부 재배선(122)과 접촉할 수 있다. 제3 하부 절연막(130)은 제2 하부 절연막(120) 상에 형성되며 제3 하부 재배선(132)을 노출시키는 제3 개구를 가질 수 있다.
제4 하부 재배선(142)은 제3 하부 절연막(130) 상에 형성되며 상기 제3 개구를 통해 제3 하부 재배선(132)과 접촉할 수 있다. 제4 하부 절연막(140)은 제3 하부 절연막(130) 상에 형성되며 제4 하부 재배선(142)을 노출시킬 수 있다.
제4 하부 재배선(142)의 노출된 부분 상에는 제1 본딩 패드(152)가 배치될 수 있다. 제5 하부 절연막으로서의 솔더 레지스트막(150)은 제4 하부 절연막(140) 상에 형성되며 제1 본딩 패드(152)의 적어도 일부를 노출시킬 수 있다. 솔더 레지스트 막(150)은 패시베이션 막의 역할을 수행할 수 있다.
상기 하부 재배선층의 상기 하부 절연막들 및 상기 하부 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면(202), 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면이 하부 재배선층(100)을 향하도록 반도체 칩(200)은 하부 재배선층(100) 상에 실장될 수 있다.
반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 하부 재배선층(200) 상에 실장될 수 있다. 반도체 칩(200)은 도전성 범프들(220)을 매개로 하부 재배선층(100) 상에 실장될 수 있다. 도전성 범프(220)는 하부 재배선층(200)의 제4 하부 재배선(142) 상의 본딩 패드(152) 및 반도체 칩(200)의 칩 패드(210) 사이에 배치되어 반도체 칩(200)과 제1 재배선(102)을 전기적으로 연결시킬 수 있다. 예를 들면, 도전성 범프(220)는 반도체 칩(200)의 칩 패드(210) 상에 형성된 필라 범프 및 상기 필라 범프 상에 형성된 솔더 범프를 포함할 수 있다. 이와 다르게, 도전성 범프(220)는 반도체 칩(200)의 칩 패드(210) 상에 형성된 솔더 범프를 포함할 수 있다. 반도체 칩(200)과 하부 재배선층(100) 사이에는 언더필 부재(230)가 배치될 수 있다.
도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 하나의 반도체 칩만이 도시되어 있으나, 이에 제한되지는 않으며, 복수 개의 반도체 칩들이 상기 하부 재배선층 상에 적층될 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(300)는 하부 재배선층(100)의 상부면 상에서 반도체 칩(200)의 적어도 일부를 커버할 수 있다. 밀봉 부재(300)는 반도체 칩(200)의 상부면(204)을 커버하는 제1 몰딩부(300a) 및 반도체 칩(200) 둘레의 하부 재배선층(100)의 상부면을 커버하는 제2 밀봉부(300b)를 포함할 수 있다.
예를 들면, 밀봉 부재(400)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 밀봉 부재(400)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 복수 개의 관통 비아들(310)은 밀봉 부재(300)를 관통하도록 수직 방향으로 연장할 수 있다. 관통 비아(310)는 제4 하부 재배선(142) 상의 본딩 패드(152) 상에 형성될 수 있다.
관통 비아(310)는 밀봉 부재(310)를 관통하도록 구비되어 전기적 연결 통로의 역할을 수행할 수 있다. 관통 비아(310)은 밀봉 부재(300)의 제2 밀봉부(300b) 내에 관통 형성된 관통 몰드 비아(Through Mold Via, TMV)일 수 있다. 즉, 관통 비아들(310)은 반도체 칩(200)이 배치되는 영역을 벗어나는 팬-아웃 영역에 구비되어 하부 재배선층(100) 및 상부 재배선층(400)을 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(400)은 밀봉 부재(300) 상에 배치되고 관통 비아들(310)에 각각 전기적으로 연결되는 제2 재배선들(402)을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300)의 상부면(302)에 매립된 매립 배선(412) 및 매립 배선(412) 상에 적층된 적어도 1층의 상부 재배선을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300) 상에 구비되어 후면 재배선들의 역할을 수행할 수 있다. 따라서, 상부 재배선층(400)은 팬 아웃 패키지의 후면 재배선층(Backside ReDistribution layer, BRDL)일 수 있다.
도 2 및 도 3에 도시된 바와 같이, 밀봉 부재(300)의 상부면(302)에는 복수 개의 리세스들(322)이 구비될 수 있다. 리세스(322)는 밀봉 부재(300)의 상부면(302)에서 수평 방향으로 연장하여 관통 비아(310)의 상부 측벽을 적어도 부분적으로 노출시킬 수 있다. 매립 배선들(412)은 밀봉 부재(300)의 상부면(302)에 구비된 리세스들(322) 내에 형성될 수 있다. 매립 배선들(412)은 밀봉 부재(300)의 제1 및 제2 밀봉부들(300a, 300b)의 상부면들에 구비될 수 있다.
매립 배선(412)의 상부면 및 밀봉 부재(300)의 상부면(302)은 동일한 평면 상에 위치할 수 있다. 매립 배선(412)의 두께(T)는 3㎛ 내지 20㎛의 범위 이내에 있을 수 있다. 예를 들면, 상기 매립 배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
제2 재배선들(402)은 3층의 적층된 제1 하부 재배선으로서의 매립 배선(412), 제2 상부 재배선(422) 및 제3 상부 재배선(432)을 포함할 수 있다. 이 경우에 있어서, 매립 배선(412)은 상기 제2 재배선들 중에서 최하위 재배선에 해당하고, 제3 상부 재배선(432)은 상기 제2 재배선들 중에서 최상부 재배선에 해당할 수 있다.
제1 상부 절연막(410)은 밀봉 부재(300)의 상부면(302) 상에 구비되며 매립 배선들(412) 및 관통 비아(310)의 상부면들을 노출시키는 개구들을 가질 수 있다. 제2 상부 재배선들(422)은 제1 상부 절연막(410) 상에 형성되며 적어도 일부가 상기 개구들을 통해 매립 배선들(412) 및 관통 비아들(310)과 직접 접촉할 수 있다.
제2 상부 절연막(420)은 제1 상부 절연막(410) 상에 구비되며 제2 상부 재배선들(422)을 노출시키는 개구들을 가질 수 있다. 제3 상부 재배선들(432)은 제2 상부 절연막(420) 상에 형성되며 적어도 일부가 상기 개구들을 통해 제2 상부 재배선들(422)과 직접 접촉할 수 있다.
도면에 도시되지는 않았지만, 제2 본딩 패드들은 제3 상부 재배선들(432) 상에 각각 구비될 수 있다. 제3 상부 절연막(430)은 제2 상부 절연막(420) 상에 구비되며 상기 제2 본딩 패드들의 적어도 일부분들을 노출시킬 수 있다. 제3 상부 절연막(430)은 패시베이션 막의 역할을 수행할 수 있다.
예를 들면, 상기 제1 내지 제3 상부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제3 상부 절연막들은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제2 재배선들은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 제2 재배선들(132)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
상기 상부 재배선층의 상기 상부 절연막들 및 상기 상부 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 외부 접속 부재들(500)은 하부 재배선층(100)의 외측면 상의 제1 하부 재배선들(112) 상의 범프 패드들 상에 배치될 수 있다. 예를 들면, 외부 접속 부재(500)는 솔더 볼을 포함할 수 있다. 상기 솔더 볼은 300㎛ 내지 500㎛의 직경을 가질 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 팬 아웃(Fan-Out) 웨이퍼 레벨 패키지로서의 반도체 패키지(10)는 하부 재배선층(100), 하부 재배선층(100) 상에 배치되는 반도체 칩(200), 하부 재배선층(100)의 상부면 상에서 반도체 칩(200)의 적어도 일부를 커버하며 밀봉 부재(300), 밀봉 부재(300)를 관통하는 복수 개의 관통 비아들(310) 및 밀봉 부재(300)의 상부면(302) 상에 배치되는 상부 재배선층(400)을 포함할 수 있다.
상부 재배선층(400)은 복수 개의 관통 비아들(310)과 전기적으로 연결되는 제2 재배선들(402)을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300)의 상부면(302)에 형성된 복수 개의 리세스들(322) 내에 매립되며 관통 비아들(310)과 전기적으로 연결되는 매립 배선들(402) 및 밀봉 부재(300) 상에 적층된 적어도 하나의 상부 절연막(410, 420)에 구비되며 매립 배선들(412)과 전기적으로 연결되는 상부 재배선들(422, 432)을 포함할 수 있다.
매립 배선(412)은 밀봉 부재(300)의 상부면(302)에 매립되어 1층의 상부 재배선으로서의 역할을 수행할 수 있다. 이에 따라, 상부 재배선층(300)의 두께를 감소시킬 수 있다. 더욱이, 매립 배선들(412)은 EMC에 비해 높은 열 전도성을 가지므로, 반도체 패키지(10)의 방열 특성을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 4 내지 도 12 및 14 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 13은 도 12의 평면도이다. 도 12는 도 13의 C-C' 라인을 따라 절단한 단면도이다.
도 4를 참조하면, 캐리어 기판(C) 상에 제1 재배선들(102)을 갖는 하부 재배선층(100)을 형성할 수 있다.
예시적인 실시예들에 있어서, 캐리어 기판(C)은 상기 하부 재배선층 상에 복수 개의 반도체 칩들을 배치시키고 이들을 커버하는 밀봉 부재를 형성하기 위한 베이스 기판으로서의 웨이퍼 기판을 포함할 수 있다. 캐리어 기판(C)은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다. 예를 들면, 캐리어 기판(C)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
캐리어 기판(C)은 상기 반도체 칩이 실장되는 패키지 영역(PR) 및 패키지 영역(PR)을 둘러싸는 절단 영역(CR)을 포함할 수 있다. 후술하는 바와 같이, 캐리어 기판(C) 상에 형성되는 하부 재배선층(300) 및 상기 밀봉 부재는 복수 개의 패키지 영역들(MR)을 구분하는 절단 영역(CR)을 따라 절단되어 개별화될 수 있다.
예시적인 실시예들에 있어서, 캐리어 기판(C) 상에 도금 공정을 수행하여 제1 하부 재배선들(312)을 형성할 수 있다. 도면에 도시되지는 않았지만, 캐리어 기판(C) 상에 배리어 금속층, 시드층 및 포토레지스트 막을 순차적으로 형성한 후, 상기 포토레지스트 막 상에 노광 공정을 수행하여 제1 하부 재배선 영역을 노출시키는 개구를 갖는 포토레지스트 패턴을 형성할 수 있다. 이후, 상기 시드층 상에 상기 도금 공정을 수행하여 제1 하부 재배선들(112)을 형성할 수 있다. 예를 들면, 상기 제1 하부 재배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이어서, 캐리어 기판(C) 상에 제1 하부 재배선들(112)을 커버하는 제1 하부 절연막(110)을 형성한 후, 제1 하부 절연막(110)을 패터닝하여 제1 하부 재배선들(112)을 각각 노출시키는 개구들을 형성할 수 있다.
예를 들면, 제1 하부 절연막(110)은 폴리머, 유전막 등을 포함할 수 있다. 제1 하부 절연막(110)은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제1 하부 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
이어서, 제1 하부 절연막(110) 상에 제2 하부 절연막(120)을 형성한 후, 제2 하부 절연막(120) 상에 제2 하부 재배선들(122)을 형성할 수 있다.
예를 들면, 제1 하부 재배선들(112)을 커버하는 제2 하부 절연막(120)을 형성한 후, 제2 하부 절연막(120)을 패터닝하여 제1 하부 재배선들(112)을 각각 노출시키는 개구들을 형성할 수 있다. 제1 하부 재배선들(112)의 일부 및 상기 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제2 하부 재배선들(122)을 형성할 수 있다. 따라서, 제2 하부 재배선들(122)의 적어도 일부들은 상기 개구들을 통해 제1 하부 재배선들(112)과 직접 접촉할 수 있다.
유사하게, 제2 하부 절연막(120) 상에 제3 하부 절연막(130)을 형성한 후, 제3 하부 절연막(130)을 패터닝하여 제2 하부 재배선들(122)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제3 하부 절연막(130) 상에 상기 개구들을 통해 제2 하부 재배선들(122)과 각각 직접 접촉하는 제3 하부 재배선들(132)을 형성할 수 있다.
이후, 제3 하부 절연막(130) 상에 제4 하부 절연막(140)을 형성한 후, 제4 하부 절연막(140)을 패터닝하여 제3 하부 재배선들(132)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제4 하부 절연막(140) 상에 상기 개구들을 통해 제3 하부 재배선들(132)과 각각 직접 접촉하는 제4 하부 재배선들(142)을 형성할 수 있다.
이어서, 제4 하부 재배선들(142) 상에 제1 본딩 패드들(152)을 각각 형성할 수 있다. 예를 들면, 제4 하부 재배선(142)의 재배선 패드 상에 도금 공정을 수행하여 제1 본딩 패드(152)를 형성할 수 있다.
이후, 제4 하부 절연막(140) 상에 제4 하부 재배선들(142)을 커버하며 제1 본딩 패드(152)의 적어도 일부를 노출시키는 제5 하부 절연막으로서의 솔더 레지스트막(150)을 형성할 수 있다.
이에 따라, 제1 내지 제5 하부 절연막들(110, 120, 130, 140, 150)을 갖는 하부 재배선층(100)을 형성할 수 있다. 하부 재배선층(100)은 팬 아웃 패키지의 전면 재배선층(Front ReDistribution Layer, FRDL)일 수 있다. 제1 본딩 패드들(152)은 하부 재배선층(100)의 상부면으로부터 노출될 수 있다.
도 5 내지 도 7을 참조하면, 하부 재배선층(100)의 상부면 상에 도전성 구조체들로서의 복수 개의 관통 비아들(310)을 형성할 수 있다.
도 5에 도시된 바와 같이, 하부 재배선층(100)의 상부면 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막 상에 노광 공정을 수행하여 하부 재배선층(110)의 팬-아웃 영역 상에 복수 개의 관통 비아들을 형성하기 위한 개구들(21)을 갖는 포토레지스트 패턴(20)을 형성할 수 있다. 개구(21)는 팬-아웃 영역 내의 제1 본딩 패드(152)의 적어도 일부를 노출시킬 수 있다.
이어서, 도 6 및 도 7에 도시된 바와 같이, 전해 도금 공정을 수행하여 포토레지스트 패턴(20)의 개구들(21) 내에 도전성 물질을 채워 관통 비아들(310)을 형성할 수 있다. 이어서, 스트립 공정에 의해 포토레지스트 패턴(20)을 제거할 수 있다.
도전성 접속 구조체로서의 관통 비아들(310)은 제1 본딩 패드(152)로부터 상부로 연장할 수 있다. 관통 비아들(310)은 제1 재배선들(102)과 전기적으로 연결될 수 있다. 후술하는 바와 같이, 관통 비아(310)는 상기 밀봉 부재를 관통하도록 구비되어 전기적 연결 통로의 역할을 수행할 수 있다. 즉, 관통 비아들(310)은 반도체 칩(다이)이 배치되는 영역을 벗어나는 팬-아웃 영역에 구비되어 전기적 연결을 위해 사용될 수 있다.
도 8을 참조하면, 하부 재배선층(100)의 상부면 상에 적어도 하나의 반도체 칩(200)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 하부 재배선층(100)의 팬-인 영역 내에 배치될 수 있다. 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 하부 재배선층(100)의 상부면 상에 실장될 수 있다. 반도체 칩(200)은 칩 패드들(210)이 형성된 전면(202), 즉, 활성면이 하부 재배선층(100)을 향하도록 배치될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 도전성 범프들(220)에 의해 하부 재배선층(100)의 제1 재배선들(102)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프(220)은 마이크로 범프(uBump)를 포함할 수 있다.
언더필 부재(230)가 반도체 칩(200)과 하부 재배선층(100) 사이에 언더필될 수 있다. 상기 언더필 부재는 상기 반도체 칩과 상기 하부 재배선층 사이의 작은 공간을 효과적으로 충전하도록 상대적으로 높은 유동성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 언더필 부재는 에폭시 물질을 포함하는 접착제를 포함할 수 있다.
상기 반도체 칩은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 반도체 칩은 CPU, GPU, SOC와 같은 호스트(Host)로서의 ASIC, AP(Application Processor)와 같은 프로세서 칩일 수 있다.
도 9를 참조하면, 하부 재배선층(100)의 상부면 상에서 반도체 칩(200) 및 복수 개의 관통 비아들(310)을 커버하는 밀봉재(30)를 형성할 수 있다.
밀봉재(30)는 반도체 칩(200)의 상부면(204) 및 복수 개의 관통 비아들(310)의 상부면들을 커버하도록 형성될 수 있다. 예를 들면, 밀봉재(30)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 밀봉재(30)는 UV 레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler) 등을 포함할 수 있다.
도 10 및 도 11을 참조하면, 밀봉재(30)의 상부면에 관통 비아들(310)을 적어도 부분적으로 노출시키는 복수 개의 리세스들(322)을 형성할 수 있다.
도 10에 도시된 바와 같이, 밀봉재(30)의 상부면(32) 상에 레이저 가공을 수행하여 기 설정된 깊이를 갖는 예비 리세스들(320)을 형성할 수 있다. 밀봉재(30)의 상부면(32)을 레이저 가공 공정에 의해 패터닝하여 예비 리세스들(320)을 형성할 수 있다. 예비 리세스(320)는 관통 비아(310)의 측벽의 적어도 일부를 노출시킬 수 있다.
도 11에 도시된 바와 같이, 밀봉재(30)의 상부를 부분적으로 제거하여 복수 개의 관통 비아들(310)의 상부면들을 노출시키는 밀봉 부재(300)를 형성할 수 있다. 밀봉재(30)의 상부는 그라인딩 공정에 의해 부분적으로 제거될 수 있다.
밀봉재(30)의 상부가 제거됨에 따라, 밀봉 부재(300)의 상부면(302)에 복수 개의 리세스들(322)이 형성될 수 있다. 리세스(322)는 관통 비아(310)의 상부 측벽을 적어도 부분적으로 노출시킬 수 있다. 리세스(322)는 밀봉 부재(300)의 상부면으로부터 3㎛ 내지 20㎛의 범위 이내의 깊이(D)를 가질 수 있다.
밀봉 부재(300)는 반도체 칩(200)의 상부면(204)을 커버하는 제1 밀봉부(300a) 및 반도체 칩(200) 둘레의 하부 재배선층(100)의 상부면을 커버하는 제2 밀봉부(300b)를 포함할 수 있다.
이에 따라, 하부 재배선층(100)의 상기 팬-아웃 영역의 상부면 상에서 밀봉 부재(300)를 관통하도록 연장하는 복수 개의 관통 비아들(310)을 형성할 수 있다. 관통 비아(310)은 밀봉 부재(300)의 제2 밀봉부(300b) 내에 관통 형성된 관통 몰드 비아(Through Mold Via, TMV)일 수 있다. 이와 함께, 복수 개의 리세스들(322)는 밀봉 부재(300)의 제1 및 제2 밀봉부들(300a, 300b)의 상부면들에 형성될 수 있다.
도 10 및 도 11에서는, 레이저 가공을 통해 상기 예비 리세스들을 형성한 후 상기 밀봉재의 상부를 그라인딩하여 상기 복수 개의 관통 비아들의 상부면들을 노출시키고 상기 리세스들을 형성하였지만, 이에 제한되지는 않을 수 있다. 예를 들면, 상기 밀봉재의 상부를 그라인딩하여 상기 복수 개의 관통 비아들의 상부면들을 노출시킨 후, 레이저 가공을 통해 상기 밀봉 부재의 상부면에 상기 리세스들을 형성할 수 있다.
도 12 및 도 13을 참조하면, 밀봉 부재(300)의 상부면(302)에 구비된 리세스들(322) 내에 매립 배선들(412)을 형성할 수 있다.
예시적인 실시예들에 있어서, 도금 공정을 수행하여 리세스들(322) 내에 도전성 물질을 채워 매립 배선들(412)을 형성할 수 있다. 예를 들면, 리세스(322) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 매립 배선들(412)을 형성할 수 있다. 예를 들면, 상기 제1 하부 재배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
매립 배선(412)은 관통 비아(310)의 상부 측벽의 적어도 일부와 접촉할 수 있다. 매립 배선(412)은 관통 비아(310)와 전기적으로 연결될 수 있다. 매립 배선(412)의 상부면은 밀봉 부재(300)의 상부면(302)과 동일한 평면에 위치할 수 있다.
매립 배선(412)은 밀봉 부재(300)의 상부면(302)에 매립되어 1층의 상부 재배선으로서의 역할을 수행할 수 있다. 따라서, 이후에 설명되는 상부 재배선층의 두께를 감소시킬 수 있다. 더욱이, 매립 배선들(412)은 EMC에 비해 높은 열 전도성을 가지므로, 반도체 패키지의 방열 특성을 향상시킬 수 있다.
도 14 내지 도 16을 참조하면, 밀봉 부재(300)의 상부면(302) 상에 매립 배선들(412) 및 관통 비아들(310)과 전기적으로 연결되는 제2 재배선들(402)을 갖는 상부 재배선층(400)을 형성할 수 있다.
도 14에 도시된 바와 같이, 밀봉 부재(300)의 상부면(302) 상에 제1 상부 절연막(410)을 형성한 후, 제1 상부 절연막(410)을 패터닝하여 매립 배선들(412) 및 관통 비아들(310)을 각각 노출시키는 개구들(411)을 형성할 수 있다. 패터닝된 제1 상부 절연막(410)의 상기 개구들 중 일부는 매립 배선들(412)을 노출시키고 상기 개구들 중 나머지는 관통 비아들(310)의 상부면들을 노출시킬 수 있다.
도 15에 도시된 바와 같이, 매립 배선들(412)의 일부, 관통 비아들(310)의 일부 상에 그리고 개구들(411) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제2 상부 재배선들(422)을 형성할 수 있다. 따라서, 제2 상부 재배선들(422)의 적어도 일부들은 상기 개구들을 통해 제1 상부 재배선으로서의 매립 배선(412)과 직접 접촉할 수 있다.
도 16에 도시된 바와 같이, 제1 상부 절연막(410) 상에 제2 상부 절연막(420)을 형성한 후, 제2 상부 절연막(420)을 패터닝하여 제2 상부 재배선들(422)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제2 상부 절연막(420) 상에 상기 개구들을 통해 제2 상부 재배선들(422)과 각각 직접 접촉하는 제3 상부 재배선들(432)을 형성할 수 있다.
이에 따라, 제2 재배선들(402)은 3층의 적층된 매립 배선(412), 제2 상부 재배선(422) 및 제3 상부 재배선(432)을 포함할 수 있다. 이 경우에 있어서, 매립 배선(412)은 상기 제2 재배선들 중에서 최하위 재배선에 해당하고, 제3 상부 재배선(432)은 상기 제2 재배선들 중에서 최상부 재배선에 해당할 수 있다.
이어서, 상기 최상부 재배선으로서의 제3 상부 재배선들(432) 상에 제2 본딩 패드들(도시되지 않음)을 각각 형성하고, 제2 상부 절연막(420) 상에 제3 상부 재배선(432) 상의 상기 제2 본딩 패드의 적어도 일부를 노출시키는 제3 상부 절연막(430)을 형성할 수 있다. 제3 상부 절연막(430)은 패시베이션 막의 역할을 수행할 수 있다.
이어서, 하부 재배선층(100)의 외측면 상에 제1 재배선들(102)과 각각 전기적으로 연결되는 외부 접속 부재들(500, 도 1 참조)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 하부 재배선층(100)으로 분리하여 밀봉 부재(300), 밀봉 부재(300)의 하부면(304) 상에 형성된 하부 재배선층(100) 및 밀봉 부재(100)의 상부면(302) 상에 형성된 상부 재배선층(400)을 포함하는 도 1의 팬 아웃 웨이퍼 레벨 패키지(10)를 완성할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제2 패키지의 추가 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17을 참조하면, 반도체 패키지(11)는 제1 패키지 및 상기 제1 패키지 상에 적층된 제2 패키지(600)를 포함할 수 있다. 반도체 패키지(11)는 제2 패키지(600) 상에 적층된 히트 싱크(700)를 더 포함할 수 있다. 상기 제1 패키지는 하부 재배선층(100), 반도체 칩(200), 밀봉 부재(300) 및 상부 재배선층(400)을 포함할 수 있다. 상기 제1 패키지는 도 1을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제2 패키지(600)는 제2 패키지 기판(610), 제2 패키지 기판(610) 상에 실장된 복수 개의 제2 반도체 칩들(620), 및 제2 패키지 기판(610) 상에 제2 반도체 칩들(620)을 커버하는 밀봉 부재(640)를 포함할 수 있다.
제2 패키지(600)는 도전성 접속 부재들(650)을 매개로 하여 상기 제1 패키지 상에 적층될 수 있다. 예를 들면, 도전성 접속 부재들(650)은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 도전성 접속 부재(650)는 상부 재배선층(400)의 제3 상부 재배선(432) 상의 본딩 패드 및 제2 패키지 기판(610)의 제2 접속 패드(614) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(600)는 도전성 접속 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
복수 개의 제2 반도체 칩들(620a, 620b, 620c, 620d)은 접착 부재들에 의해 제2 패키지 기판(610) 상에 순차적으로 적층될 수 있다. 본딩 와이어들(630)은 제2 반도체 칩들(620)의 제2 칩 패드들(622)을 제2 패키지 기판(610)의 제1 접속 패드들(612)에 연결시킬 수 있다. 제2 반도체 칩들(620)은 본딩 와이어들(630)에 의해 제2 패키지 기판(610)과 전기적으로 연결될 수 있다.
제2 패키지(600)는 와이어 본딩 방식에 의해 실장된 4개의 반도체 칩들을 포함하고 있지만, 상기 제2 패키지의 상기 반도체 칩들의 개수, 실장 방법 등은 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 히트 싱크(700)는 제2 패키지(600) 상에 구비되어 상기 제1 및 제2 패키지들로부터의 열을 외부로 방출할 수 있다. 히트 싱크(700)는 열 계면 물질(Thermal Interface Material, TIM)(710)에 의해 제2 패키지(600) 상에 부착될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 반도체 칩의 배치 및 밀봉 부재의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 18을 참조하면, 반도체 패키지(12)는 하부 재배선층(100), 하부 재배선층(100) 상에 배치되는 반도체 칩(200), 하부 재배선층(100) 상에서 반도체 칩(200)의 적어도 일측면을 커버하는 밀봉 부재(300), 밀봉 부재(300) 상에 배치되는 상부 재배선층(400)을 포함할 수 있다. 또한, 반도체 패키지(12)는 하부 재배선층(300)의 외측면 상에 배치된 외부 접속 부재들(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면(202), 즉, 활성면 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 제1 면(302)이 하부 재배선층(100)을 향하도록 반도체 칩(200)은 밀봉 부재(300) 내에 수용될 수 있다. 밀봉 부재(300)는 반도체 칩(200)의 외측면을 커버할 수 있다. 반도체 칩(200)의 제1 면(202)은 밀봉 부재(300)의 제2 면(304)으로부터 노출되고, 반도체 칩(200)의 제1 면(202)에 반대하는 제2 면(304)은 밀봉 부재(300)의 제1 면(302)으로부터 노출될 수 있다.
복수 개의 관통 비아들(310)은 밀봉 부재(300)를 관통하도록 수직 방향으로 연장할 수 있다. 관통 비아(310)의 일단부는 밀봉 부재(300)의 제2 면(304)으로부터 노출되고 관통 비아(310)의 타단부는 밀봉 부재(300)의 제1 면(302)으로부터 노출될 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(100)은 밀봉 부재(300)의 제2 면(304) 및 반도체 칩(200)의 제1 면(202) 상에 배치될 수 있다. 하부 재배선층(100)은 복수 개의 제1 재배선들(102)을 포함할 수 있다. 제1 재배선들(102)은 반도체 칩(200)의 칩 패드들(210)과 관통 비아들(310)과 각각 전기적으로 연결될 수 있다. 제1 재배선들(302)은 반도체 칩(200)의 전면(202) 및 밀봉 부재(300)의 제2 면(304) 상에 구비되어 전면 재배선의 역할을 수행할 수 있다. 따라서, 하부 재배선층(100)은 팬 아웃 패키지의 전면 재배선층일 수 있다.
예를 들면, 하부 재배선층(100)은 순차적으로 적층된 제1 내지 제4 하부 절연막들(110, 120, 130, 140)을 포함할 수 있다. 제1 재배선들(102)은 제1 내지 제4 하부 절연막들(110, 120, 130, 140)에 구비된 제1 내지 제3 하부 재배선들(112, 122, 132)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(400)은 밀봉 부재(300)의 제1 면(302) 및 반도체 칩(200)의 제2 면(204) 상에 배치되고 관통 비아들(310)에 각각 전기적으로 연결되는 제2 재배선들(402)을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300)의 제1 면(302)에 매립된 매립 배선(412) 및 매립 배선(412) 상에 적층된 적어도 1층의 상부 재배선을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300) 상에 구비되어 후면 재배선들의 역할을 수행할 수 있다. 따라서, 상부 재배선층(400)은 팬 아웃 패키지의 후면 재배선층일 수 있다.
밀봉 부재(300)의 제1 면(302)에는 복수 개의 리세스들(322)이 구비될 수 있다. 리세스(322)는 밀봉 부재(300)의 제1 면(302)에서 수평 방향으로 연장하여 관통 비아(310)의 상부 측벽을 적어도 부분적으로 노출시킬 수 있다. 매립 배선들(412)은 밀봉 부재(300)의 제1 면(302)에 구비된 리세스들(322) 내에 형성될 수 있다. 매립 배선(412)의 상부면 및 밀봉 부재(300)의 제1 면(302)은 동일한 평면 상에 위치할 수 있다.
제2 재배선들(402)은 3층의 적층된 제1 하부 재배선으로서의 매립 배선(412), 제2 상부 재배선(422) 및 제3 상부 재배선(432)을 포함할 수 있다. 이 경우에 있어서, 매립 배선(412)은 상기 제2 재배선들 중에서 최하위 재배선에 해당하고, 제3 상부 재배선(432)은 상기 제2 재배선들 중에서 최상부 재배선에 해당할 수 있다.
제1 상부 절연막(410)은 밀봉 부재(300)의 제1 면(302) 및 반도체 칩(200)의 제2 면(204) 상에 구비되며 매립 배선들(412) 및 관통 비아(310)의 상부면들을 노출시키는 개구들을 가질 수 있다. 제2 상부 재배선들(422)은 제1 상부 절연막(410) 상에 형성되며 적어도 일부가 상기 개구들을 통해 매립 배선들(412) 및 관통 비아들(310)과 직접 접촉할 수 있다.
제2 상부 절연막(420)은 제1 상부 절연막(410) 상에 구비되며 제2 상부 재배선들(422)을 노출시키는 개구들을 가질 수 있다. 제3 상부 재배선들(432)은 제2 상부 절연막(420) 상에 형성되며 적어도 일부가 상기 개구들을 통해 제2 상부 재배선들(422)과 직접 접촉할 수 있다.
본딩 패드들(도시되지 않음)은 제3 상부 재배선들(432) 상에 각각 구비될 수 있다. 제3 상부 절연막(430)은 제2 상부 절연막(420) 상에 구비되며 상기 제2 본딩 패드들의 적어도 일부분들을 노출시킬 수 있다. 제3 상부 절연막(430)은 패시베이션 막의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 외부 접속 부재들(500)은 하부 재배선층(100)의 외측면 상의 제1 하부 재배선들(112) 상의 범프 패드들 상에 배치될 수 있다. 예를 들면, 외부 접속 부재(500)는 솔더 볼을 포함할 수 있다. 반도체 패키지(12)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 매립 배선(412)은 밀봉 부재(300)의 제1 면(302)에 매립되어 1층의 상부 재배선으로서의 역할을 수행할 수 있다. 따라서, 상부 재배선층(400)의 두께를 감소시킬 수 있다. 더욱이, 매립 배선들(412)은 EMC에 비해 높은 열 전도성을 가지므로, 방열 특성을 향상시킬 수 있다.
이하에서는, 도 18의 반도체 패키지의 제조 방법을 설명하기로 한다.
도 19 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 19를 참조하면, 제1 캐리어 기판(C1) 상에 도전성 구조체들로서의 복수 개의 관통 비아들(310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 캐리어 기판(C1)은 복수 개의 반도체 칩들을 적층하고 이들을 커버하는 몰딩 부재를 형성하기 위한 베이스 기판으로 사용될 수 있다. 제1 캐리어 기판(C1)은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다. 제1 캐리어 기판(C1)은 상기 반도체 칩이 실장되는 패키지 영역(PR) 및 패키지 영역(PR)을 둘러싸는 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 제1 캐리어 기판(C1) 상에 형성되는 하부 재배선층 및 상기 몰딩 부재는 복수 개의 패키지 영역(PR)들을 구분하는 절단 영역(CA)을 따라 절단되어 개별화될 수 있다.
구체적으로, 제1 캐리어 기판(C1) 상에 시드막 및 포토레지스트 막을 형성하고, 상기 포토레지스트 막 상에 노광 공정을 수행하여 팬-아웃 영역 상에 복수 개의 관통 비아들(310)을 형성하기 위한 개구들을 갖는 포토레지스트 패턴을 형성할 수 있다.
이어서, 전해 도금 공정을 수행하여 상기 포토레지스트 패턴의 상기 개구들 내에 도전성 물질을 채워 관통 비아들(310)을 형성할 수 있다. 이어서, 스트립 공정에 의해 상기 포토레지스트 패턴을 제거하고 관통 비아들(310)에 의해 노출된 상기 시드막 부분을 제거할 수 있다.
도 20을 참조하면, 제1 캐리어 기판(C1) 상에 적어도 하나의 반도체 칩(200)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 캐리어 기판(C1)의 팬-인 영역 내에 배치될 수 있다. 복수 개의 관통 비아들(310)은 반도체 칩(200) 둘레에 배치될 수 있다. 반도체 칩(200)은 칩 패드들(210)이 형성된 전면(202), 즉, 활성면에 반대하는 후면(204)이 제1 캐리어 기판(C1)을 향하도록 배치될 수 있다.
도 21 및 도 22를 참조하면, 제1 캐리어 기판(C1) 상에 반도체 칩(200) 및 복수 개의 관통 비아들(310)을 커버하는 밀봉재(30)를 형성하고, 밀봉재(30)의 상부를 부분적으로 제거하여 반도체 칩(200)의 전면(202) 및 복수 개의 관통 비아들(310)의 상부면들을 노출시키는 밀봉 부재(300)를 형성할 수 있다.
밀봉재(30)는 반도체 칩(200)의 전면(202) 및 복수 개의 관통 비아들(310)의 상부면들을 커버하도록 형성될 수 있다. 예를 들면, 밀봉재(30)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
밀봉재(30)의 상부는 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 밀봉재(30)의 상부가 제거됨에 따라, 반도체 칩(200)의 전면(202) 상의 칩 패드들(210) 및 복수 개의 관통 비아들(310)은 밀봉 부재(300)의 제2 면(304)으로부터 노출될 수 있다. 밀봉 부재(300)는 반도체 칩(200)의 측면을 커버할 수 있다.
도 23을 참조하면, 밀봉 부재(300)의 제2 면(304) 및 반도체 칩(200)의 전면(202) 상에 제1 재배선들(102)을 갖는 하부 재배선층(100)을 형성할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(300)의 제2 면(304) 및 반도체 칩(200)의 전면 상에 제1 하부 절연막(110)을 형성한 후, 제1 하부 절연막(110)을 패터닝하여 관통 비아들(310) 및 칩 패드들(210)을 각각 노출시키는 개구들을 형성할 수 있다. 패터닝된 제1 상부 절연막(410)의 상기 개구들 중 일부는 관통 비아들(310)을 노출시키고 상기 개구들 중 나머지는 칩 패드들(210)을 노출시킬 수 있다.
관통 비아들(310)과 칩 패드들(210) 상에 그리고 상기 개구들 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제1 하부 재배선들(112)을 형성할 수 있다. 따라서, 제1 하부 재배선들(112)의 적어도 일부들은 상기 개구들을 통해 관통 비아들(310) 및 칩 패드들(210)과 직접 접촉할 수 있다.
유사하게, 제1 하부 절연막(110) 상에 제2 하부 절연막(120)을 형성한 후, 제2 하부 절연막(120)을 패터닝하여 제1 하부 재배선들(112)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제2 하부 절연막(120) 상에 상기 개구들을 통해 제1 하부 재배선들(112)과 각각 직접 접촉하는 제2 하부 재배선들(122)을 형성할 수 있다.
이후, 제2 하부 절연막(120) 상에 제3 하부 절연막(130)을 형성한 후, 제3 하부 절연막(130)을 패터닝하여 제2 하부 재배선들(122)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제3 하부 절연막(130) 상에 상기 개구들을 통해 제2 하부 재배선들(122)과 각각 직접 접촉하는 제3 하부 재배선들(132)을 형성할 수 있다.
이어서, 제3 하부 재배선들(132) 상에 패키지 패드들(도시되지 않음)을 각각 형성하고, 제3 하부 절연막(130) 상에 제3 하부 재배선(132) 상의 상기 패키지 패드의 적어도 일부를 노출시키는 제4 하부 절연막(140)을 형성할 수 있다. 제4 하부 절연막(140)은 패시베이션 막의 역할을 수행할 수 있다.
도 24를 참조하면, 밀봉 부재(300)의 제1 면(302)에 관통 비아들(310)을 적어도 부분적으로 노출시키는 복수 개의 리세스들(322)을 형성할 수 있다.
구체적으로, 제1 캐리어 기판(C1)을 제거한 후, 도 23의 구조물을 뒤집고, 제2 캐리어 기판(C2) 상에 하부 재배선층(100)을 부착시킬 수 있다. 이어서, 밀봉 부재(300)의 제1 면(302) 상에 레이저 가공을 수행하여 기 설정된 깊이를 갖는 리세스들(322)을 형성할 수 있다. 밀봉재(30)의 상부면을 레이저에 의해 패터닝하여 리세스들(322)을 형성할 수 있다. 리세스(322)는 관통 비아(310)의 상부 측벽의 적어도 일부를 노출시킬 수 있다.
도 25를 참조하면, 도 12 및 도 13을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 밀봉 부재(300)의 제1 면(302)에 구비된 리세스들(322) 내에 매립 배선들(412)을 형성할 수 있다.
매립 배선(412)은 관통 비아(310)의 상부 측벽의 적어도 일부와 접촉할 수 있다. 매립 배선(412)은 관통 비아(310)와 전기적으로 연결될 수 있다. 매립 배선(412)의 상부면은 밀봉 부재(300)의 상부면(302)과 동일한 평면에 위치할 수 있다.
도 26 내지 도 28을 참조하면, 도 14 내지 도 16을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 밀봉 부재(300)의 상부면(302) 상에 매립 배선들(412) 및 관통 비아들(310)과 전기적으로 연결되는 제2 재배선들(402)을 갖는 상부 재배선층(400)을 형성할 수 있다.
도 26에 도시된 바와 같이, 밀봉 부재(300)의 상부면(302) 상에 제1 상부 절연막(410)을 형성한 후, 제1 상부 절연막(410)을 패터닝하여 매립 배선들(412) 및 관통 비아들(310)을 각각 노출시키는 개구들(411)을 형성할 수 있다.
도 27에 도시된 바와 같이, 매립 배선들(412)의 일부와 관통 비아들(310)의 일부 상에 그리고 개구들(411) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제2 상부 재배선들(422)을 형성할 수 있다. 따라서, 제2 상부 재배선들(422)의 적어도 일부들은 상기 개구들을 통해 제1 상부 재배선으로서의 매립 배선(412)과 직접 접촉할 수 있다.
도 28에 도시된 바와 같이, 제1 상부 절연막(410) 상에 제2 상부 절연막(420)을 형성한 후, 제2 상부 절연막(420)을 패터닝하여 제2 상부 재배선들(422)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제2 상부 절연막(420) 상에 상기 개구들을 통해 제2 상부 재배선들(422)과 각각 직접 접촉하는 제3 상부 재배선들(432)을 형성할 수 있다.
이에 따라, 제2 재배선들(402)은 3층의 적층된 매립 배선(412), 제2 상부 재배선(422) 및 제3 상부 재배선(432)을 포함할 수 있다. 이 경우에 있어서, 매립 배선(412)은 상기 제2 재배선들 중에서 최하위 재배선에 해당하고, 제3 상부 재배선(432)은 상기 제2 재배선들 중에서 최상부 재배선에 해당할 수 있다.
이어서, 상기 최상부 재배선으로서의 제3 상부 재배선들(432) 상에 본딩 패드들(도시되지 않음)을 각각 형성하고, 제2 상부 절연막(420) 상에 제3 상부 재배선(432) 상의 상기 본딩 패드의 적어도 일부를 노출시키는 제3 상부 절연막(430)을 형성할 수 있다. 제3 상부 절연막(430)은 패시베이션 막의 역할을 수행할 수 있다.
이어서, 하부 재배선층(100)의 외측면 상에 제1 재배선들(102)과 각각 전기적으로 연결되는 외부 접속 부재들(500, 도 18 참조)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 하부 재배선층(100)으로 분리하여 밀봉 부재(300), 밀봉 부재(300)의 하부면(304) 상에 형성된 하부 재배선층(100) 및 밀봉 부재(100)의 상부면(302) 상에 형성된 상부 재배선층(400)을 포함하는 도 18의 팬 아웃 웨이퍼 레벨 패키지(12)를 완성할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 반도체 칩과 하부 재배선층 사이의 연결 관계를 제외하고는 도 18을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 29를 참조하면, 반도체 패키지(13)는 하부 재배선층(100), 하부 재배선층(100) 상에 배치되는 반도체 칩(200), 하부 재배선층(100) 상에서 반도체 칩(200)의 적어도 일측면을 커버하는 밀봉 부재(300), 밀봉 부재(300) 상에 배치되는 상부 재배선층(400)을 포함할 수 있다. 또한, 반도체 패키지(12)는 하부 재배선층(300)의 외측면 상에 배치된 외부 접속 부재들(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면(202), 즉, 활성면 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 제1 면(302)이 하부 재배선층(100)을 향하도록 반도체 칩(200)은 밀봉 부재(300) 내에 수용될 수 있다. 밀봉 부재(300)는 반도체 칩(200)의 제1 면(202) 및 외측면을 커버할 수 있다. 반도체 칩(200)의 제1 면(202)에 반대하는 제2 면(204)은 밀봉 부재(300)의 제1 면(302)으로부터 노출될 수 있다.
반도체 칩(200)은 도전성 범프들(220)을 매개로 하부 재배선층(100) 상에 실장될 수 있다. 도전성 범프(220)는 하부 재배선층(200)의 제1 하부 재배선(112) 및 반도체 칩(200)의 칩 패드(210) 사이에 배치되어 반도체 칩(200)과 제1 재배선(102)을 전기적으로 연결시킬 수 있다.
밀봉 부재(300)는 하부 재배선층(100)의 상부면 상에서 반도체 칩(200)의 적어도 일부를 커버할 수 있다. 밀봉 부재(300)는 반도체 칩(200) 둘레의 하부 재배선층(100)의 상부면을 커버하는 제2 밀봉부 및 반도체 칩(200)의 제1 면(202)을 커버하는 제3 밀봉부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(400)은 밀봉 부재(300)의 제1 면(302) 및 반도체 칩(200)의 제2 면(204) 상에 배치되고 관통 비아들(310)에 각각 전기적으로 연결되는 제2 재배선들(402)을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300)의 제1 면(302)에 매립된 매립 배선(412) 및 매립 배선(412) 상에 적층된 적어도 1층의 상부 재배선을 포함할 수 있다. 제2 재배선들(402)은 밀봉 부재(300) 상에 구비되어 후면 재배선들의 역할을 수행할 수 있다. 따라서, 상부 재배선층(400)은 팬 아웃 패키지의 후면 재배선층일 수 있다.
이하에서는, 도 29의 반도체 패키지의 제조 방법을 설명하기로 한다.
도 30 내지 도 33은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 30을 참조하면, 먼저, 도 19를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제1 캐이러 기판(C1) 상에 도전성 구조체들로서의 복수 개의 관통 비아들(310)을 형성하고, 제1 캐리어 기판(C1) 상에 반도체 칩(200)을 배치시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)의 칩 패드들(210) 상에 도전성 범프들(220)을 형성하고, 반도체 칩(200)은 칩 패드들(210)이 형성된 전면(202), 즉, 활성면에 반대하는 후면(204)이 제1 캐리어 기판(C1)을 향하도록 배치될 수 있다. 반도체 칩(200)은 제1 캐리어 기판(C1)의 팬-인 영역 내에 배치될 수 있다. 복수 개의 관통 비아들(310)은 반도체 칩(200) 둘레에 배치될 수 있다.
도전성 범프(220)는 반도체 칩(200)의 칩 패드(210) 상에 형성된 필라 범프 및 상기 필라 범프 상에 형성된 솔더 범프를 포함할 수 있다. 이와 다르게, 도전성 범프(220)는 반도체 칩(200)의 칩 패드(210) 상에 형성된 솔더 범프를 포함할 수 있다.
도 31 및 도 32를 참조하면, 제1 캐리어 기판(C1) 상에 반도체 칩(200) 및 복수 개의 관통 비아들(310)을 커버하는 밀봉재(30)를 형성하고, 밀봉재(30)의 상부를 부분적으로 제거하여 반도체 칩(200)의 전면(202) 상이 도전성 범프들(220) 및 복수 개의 관통 비아들(310)의 상부면들을 노출시키는 밀봉 부재(300)를 형성할 수 있다.
밀봉재(30)는 반도체 칩(200)의 전면(202) 및 복수 개의 관통 비아들(310)의 상부면들을 커버하도록 형성될 수 있다. 예를 들면, 밀봉재(30)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
밀봉재(30)의 상부는 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 밀봉재(30)의 상부가 제거됨에 따라, 반도체 칩(200)의 전면(202) 상의 도전성 범프들(220) 및 복수 개의 관통 비아들(310)은 밀봉 부재(300)의 제2 면(304)으로부터 노출될 수 있다. 밀봉 부재(300)는 반도체 칩(200)의 측면을 커버하는 제2 밀봉부 및 반도체 칩(200)의 전면(202)을 커버하는 제3 밀봉부를 포함할 수 있다. 반도체 칩(200)의 전면(202) 상의 도전성 범프들(220)의 상부면들은 밀봉 부재(300)의 상기 제3 밀봉부에 의해 노출될 수 있다.
도 33을 참조하면, 도 23을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 밀봉 부재(300)의 제2 면(304) 상에 제1 재배선들(102)을 갖는 하부 재배선층(100)을 형성할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(300)의 제2 면(304) 상에 제1 하부 절연막(110)을 형성한 후, 제1 하부 절연막(110)을 패터닝하여 관통 비아들(310) 및 도전성 범프들(220)을 각각 노출시키는 개구들을 형성할 수 있다. 패터닝된 제1 상부 절연막(410)의 상기 개구들 중 일부는 관통 비아들(310)을 노출시키고 상기 개구들 중 나머지는 도전성 범프들(220)을 노출시킬 수 있다.
관통 비아들(310)과 도전성 범프들(230) 상에 그리고 상기 개구들 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행하여 제1 하부 재배선들(112)을 형성할 수 있다. 따라서, 제1 하부 재배선들(112)의 적어도 일부들은 상기 개구들을 통해 관통 비아들(310) 및 도전성 범프들(220)과 직접 접촉할 수 있다.
이후, 제2 하부 절연막(120) 상에 제3 하부 절연막(130)을 형성한 후, 제3 하부 절연막(130)을 패터닝하여 제2 하부 재배선들(122)을 노출시키는 개구들을 형성할 수 있다. 이어서, 제3 하부 절연막(130) 상에 상기 개구들을 통해 제2 하부 재배선들(122)과 각각 직접 접촉하는 제3 하부 재배선들(132)을 형성할 수 있다.
이어서, 제3 하부 재배선들(132) 상에 패키지 패드들(도시되지 않음)을 각각 형성하고, 제3 하부 절연막(130) 상에 제3 하부 재배선(132) 상의 상기 패키지 패드의 적어도 일부를 노출시키는 제4 하부 절연막(140)을 형성할 수 있다. 제4 하부 절연막(140)은 패시베이션 막의 역할을 수행할 수 있다.
이후, 도 24 내지 도 28을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 밀봉 부재(300)의 상부면(302) 상에 매립 배선들(412) 및 관통 비아들(310)과 전기적으로 연결되는 제2 재배선들(402)을 갖는 상부 재배선층(400)을 형성하고, 하부 재배선층(100)의 외측면 상에 제1 재배선들(102)과 각각 전기적으로 연결되는 외부 접속 부재들(500)을 형성하여, 도 29의 팬 아웃 웨이퍼 레벨 패키지(13)를 완성할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13: 반도체 패키지 30: 밀봉재
100: 하부 재배선층 102: 제1 재배선
110, 120, 130, 140: 하부 절연막
112, 122, 132, 142: 하부 재배선
200: 반도체 칩 210: 칩 패드
220: 도전성 범프 300: 밀봉 부재
300a: 제1 밀봉부 300b: 제2 밀봉부
310: 관통 비아 320: 예비 리세스
322: 리세스 400: 상부 재배선층
402: 제2 재배선 410: 제1 상부 절연막
412: 매립 배선, 제1 상부 재배선 420: 제2 상부 절연막
422: 제2 상부 재배선 430: 제3 상부 절연막
432: 제3 상부 재배선 500: 외부 접속 부재
600: 제2 패키지 610: 제2 패키지 기판
620: 제2 반도체 칩 622: 제2 칩 패드
630: 본딩 와이어 640: 밀봉 부재
650: 도전성 접속 부재 700: 히트 싱크

Claims (10)

  1. 제1 재배선들을 구비하는 하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 상기 제1 재배선들과 전기적으로 연결되는 반도체 칩;
    상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재;
    상기 밀봉 부재를 관통하며, 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들;
    상기 밀봉 부재 상에 배치되며, 상기 복수 개의 관통 비아들과 전기적으로 연결되는 제2 재배선들을 구비하는 상부 재배선층을 포함하고,
    상기 제2 재배선들은,
    상기 밀봉 부재의 상부면에 형성된 복수 개의 리세스들 내에 매립되며 상기 관통 비아들과 전기적으로 연결되는 매립 배선들; 및
    상기 밀봉 부재 상에 적층된 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결되는 상부 재배선들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 매립 배선들 중 적어도 일부는 상기 관통 비아와 부분적으로 접촉하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 매립 배선들 중 적어도 일부는 상기 관통 비아의 상부 측벽과 접촉하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 매립 배선의 상부면 및 상기 밀봉 부재의 상부면은 동일한 평면 상에 위치하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 매립 배선의 두께는 3㎛ 내지 20㎛의 범위 이내에 있는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 밀봉 부재는 상기 반도체 칩의 상부면을 커버하는 제1 밀봉부 및 상기 반도체 칩 둘레의 상기 하부 재배선층의 상부면을 커버하는 제2 밀봉부를 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 매립 배선들은 상기 제1 및 제2 밀봉부들의 상부면들에 구비되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 반도체 칩은 도전성 범프들을 매개로 상기 하부 재배선층 상에 실장되는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 밀봉 부재는 상기 반도체 칩의 상부면을 노출시키는 반도체 패키지.
  10. 제1 재배선들을 구비하는 하부 재배선층;
    상기 하부 재배선층 상에 칩 패드들이 형성된 제1 면이 상기 하부 재배선층을 향하도록 배치되는 반도체 칩;
    상기 하부 재배선층 상에서 상기 반도체 칩을 커버하는 밀봉 부재;
    상기 밀봉 부재를 관통하여 상기 제1 재배선들과 전기적으로 연결되는 복수 개의 관통 비아들; 및
    상기 밀봉 부재 상에 배치되는 상부 재배선층을 포함하고,
    상기 상부 재배선층은,
    상기 밀봉 부재의 상부면에 형성된 리세스들 내에 형성되며 상기 관통 비아들과 전기적으로 연결된 매립 배선들;
    상기 밀봉 부재의 상부면 상에 배치되는 적어도 하나의 상부 절연막; 및
    상기 적어도 하나의 상부 절연막에 구비되며 상기 매립 배선들과 전기적으로 연결된 상부 재배선들을 포함하는 반도체 패키지.
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