KR20240083953A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지는 제1 반도체 칩, 제1 반도체 칩을 덮고 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 포함하는 제1 밀봉층, 제1 반도체 칩의 패드에 연결된 제1 재배선 패턴을 포함하는 제1 패키지와, 제2 반도체 칩을 포함하고 제1 패키지 상에 마련된 제2 패키지를 포함하고, 제1 재배선 패턴은 관통홀의 내면에 배치되고 제2 패키지에 연결되는 제1 전도층과, 제1 밀봉층의 타측 표면에 배치되고 제1 전도층 및 제1 반도체 칩의 패드에 연결된 제2 전도층을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method thereof}
실시예들은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 제조 공정이 개선되며 신뢰성이 향상된 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 또한 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화가 함께 요구되고 있다.
다기능의 반도체 패키지를 제공하기 위하여 하나의 반도체 패키지 위에 다른 기능을 하는 반도체 패키지를 적층하는 패키지 온 패키지(Package on Package) 형태의 반도체 패키지에 대한 연구가 진행되고 있으며, 상부 패키지가 하부 패키지보다 큰 경우에는 하부 패키지를 팬-아웃 웨이퍼 레벨 패키지(Fan Out Wafer Level Package) 형태의 반도체 패키지로 형성하는 것이 제안되고 있다.
실시예들의 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
또한 실시예들의 해결하고자 하는 과제는 개선된 공정을 포함한 반도체 패키지의 제조 방법을 제공하는 데 있다.
일 실시예에 관한 반도체 패키지는 제1 반도체 칩, 제1 반도체 칩을 덮고 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 포함하는 제1 밀봉층, 제1 반도체 칩의 패드에 연결된 제1 재배선 패턴을 포함하는 제1 패키지와, 제2 반도체 칩을 포함하고 제1 패키지 상에 마련된 제2 패키지를 포함하고, 제1 재배선 패턴은 관통홀의 내면에 배치되고 제2 패키지에 연결되는 제1 전도층과, 제1 밀봉층의 타측 표면에 배치되고 제1 전도층 및 제1 반도체 칩의 패드에 연결된 제2 전도층을 포함한다.
제1 전도층은 제1 시드층과 제1 도금층을 포함할 수 있다.
제2 전도층은 제2 시드층과 제2 도금층을 포함할 수 있다.
반도체 패키지는 제1 전도층과 제2 전도층의 사이에 배치되는 금속간 화합물층(intermetallic compound layer)을 더 포함할 수 있다.
제2 패키지는 제2 반도체 칩의 패드에 연결된 제2 재배선 패턴을 더 포함할 수 있고, 제1 전도층은 관통홀을 통해 제2 재배선 패턴에 직접 연결됨으로써 제2 반도체 칩의 패드에 전기적으로 연결될 수 있다.
제1 전도층은 관통홀을 통해 제2 반도체 칩의 패드에 직접 연결될 수 있다.
반도체 패키지의 제조 방법은 베이스 패키지를 준비하는 단계와, 베이스 패키지에 반도체 칩을 장착하는 단계와, 반도체 칩을 덮도록 밀봉층을 배치하는 단계와, 밀봉층의 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 형성하는 단계와, 관통홀의 내면과 밀봉층의 타측 표면을 덮도록 제1 전도층을 형성하는 단계와, 관통홀을 채우고 제1 전도층을 덮도록 절연층을 형성하는 단계와, 절연층과, 밀봉층의 타측 표면을 덮는 제1 전도층의 부분을 제거하는 단계와, 반도체 칩의 패드와 관통홀의 내면에 배치된 제1 전도층을 연결하도록 제1 전도층이 제거된 밀봉층의 타측 표면에 제2 전도층을 형성하는 단계를 포함한다.
제1 전도층을 형성하는 단계는 관통홀의 내면을 덮는 제1 시드층을 형성하는 단계와, 제1 시드층을 덮는 제1 도금층을 도금하는 단계를 포함할 수 있따.
제2 전도층을 형성하는 단계는, 제1 전도층의 부분을 제거하는 단계에 의해 제1 전도층이 제거된 밀봉층의 타측 표면에 제2 시드층을 형성하는 단계와, 제2 시드층을 덮는 제2 도금층을 도금하는 단계를 포함할 수 있다.
상술한 바와 같은 실시예들에 관한 반도체 패키지 및 그 제조 방법에 의하면, 복수 개의 패키지들의 사이의 전기적 연결을 위한 솔더 볼과 같은 패키지간 연결 단자를 포함하지 않으므로, 반도체 패키지 제조 공정을 간소화할 수 있고 보다 박형화된 PoP 형태의 반도체 패키지를 제공할 수 있다.
또한 복수 개의 패키지들이 휘어짐에 취약한 패키지간 연결 단자 없이 전기적으로 연결될 수 있으므로 반도체 패키지의 신뢰성이 보다 향상될 수 있다.
또한 제1 밀봉층의 관통홀의 내면에 배치된 제1 전도층과 제1 밀봉층의 타측 표면에 배치된 제2 전도층을 독립적으로 형성함으로써 회로패턴의 손실 발생을 완벽하게 방지할 수 있고, 도금 공정에 소요되는 시간과 비용을 크게 절감할 수 있다.
도 1은 일 실시예에 관한 반도체 패키지의 단면도이다.
도 2는 일 실시예에 관한 반도체 패키지의 제조 방법의 단계들을 도시한 순서도이다.
도 3 내지 도 14는 일 실시예에 관한 반도체 패키지의 제조 방법의 단계들을 도시한 단면도이다.
도 15는 일 실시예에 관한 반도체 패키지의 제조 방법에 의한 단계들 중 일부 단계를 촬영한 사진과 확대 사진이다.
도 16은 일 실시예에 관한 비교예로서 반도체 패키지의 다른 제조 방법에 의한 단계들 중 일부 단계를 촬영한 사진과 확대 사진이다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 일 실시예에 관한 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다.
반도체 패키지(10)는 예를 들면, 제2 패키지(200)가 제1 패키지(100) 상에 부착된 패키지 온 패키지(PoP: Package on Package) 형태의 반도체 패키지일 수 있다. 또한 반도체 패키지(10)는 예를 들면, 3D 적층 방식의 반도체 패키지, 또는 다양한 기능을 지닌 각 층을 쌓아올리거나 좌우로 연결하는 시스템 인 패키지(System-In-Package: SIP) 형태인 반도체 패키지일 수도 있다.
제1 패키지(100)는 예를 들면, 팬-아웃 웨이퍼 레벨 패키지(FOWLP: Fan Out Wafer Level Package) 형태의 반도체 패키지일 수 있다.
제1 패키지(100)는 제1 반도체 칩(110)을 포함할 수 있다. 제1 반도체 칩(110)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다.
제1 반도체 칩(110)을 이루는 반도체 기판은 활성면과, 활성면에 반대되는 비활성면을 가질 수 있다. 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자를 형성하는 방식으로 제1 반도체 칩(110)이 제작될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 반도체 칩(110)은 복수의 패드(110p)를 포함할 수 있다. 복수의 패드(110p)는 제1 반도체 칩(110)이 포함하는 상기 반도체 소자와 전기적으로 연결될 수 있다. 제1 반도체 칩(110)은 하나의 반도체 칩일 수 있으나, 실시예들은 이에 한정되지 않는다. 예를 들면, 제1 반도체 칩(110)은 복수의 반도체 칩의 스택(stack)일 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(110)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는 다른 예시적인 실시예들에서, 제1 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 제1 반도체 칩(110)은 인공지능 프로세서(AI Processor), CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
제1 패키지(100)는 제1 반도체 칩(110)의 적어도 일부를 덮는 제1 밀봉층(120)을 포함할 수 있다. 제1 밀봉층(120)은 제1 반도체 칩(110)의 측면을 덮고, 패드(110p)가 마련된 제1 반도체 칩(110)의 하면을 덮을 수 있다. 제1 밀봉층(120)은 제1 반도체 칩(110)의 패드(110p)를 노출시키기 위한 개구부를 가질 수 있다.
제1 밀봉층(120)은 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 밀봉층(120)은 감광성(photosensitive) 물질을 포함할 수 있다. 예를 들어, 제1 밀봉층(120)은 폴리이미드(polyimide)와 같은 폴리머 물질을 포함할 수 있다. 다만, 제1 밀봉층(120)의 물질이 여기에 한정되는 것은 아니며, 예를 들어 제1 밀봉층(120)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수도 있다.
제1 밀봉층(120)은 제1 밀봉층(120)의 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀(120H)을 포함할 수 있다. 제1 밀봉층(120)의 일측 표면은 도 1에서 제2 패키지(200)를 향하는 표면이고, 제1 밀봉층(120)의 타측 표면은 도 1에서 제2 패키지(200)를 향하는 일측 표면에 반대되는 표면이다. 관통홀(120H)은 예를 들어 제1 밀봉층(120)을 수직으로 관통하도록 형성될 수 있다. 관통홀(120H)은 제1 반도체 칩(110)의 주변 부분에 제공될 수 있다.
제1 패키지(100)는 제1 반도체 칩(110) 상에 마련된 제1 재배선 구조체(130, 140d)를 포함할 수 있다. 제1 재배선 구조체(130, 140d)는 제1 재배선 패턴(130) 및 제1 절연 패턴(140d)을 포함할 수 있다.
제1 재배선 패턴(130)은 제1 반도체 칩(110)의 패드(110p)에 연결된다. 제1 재배선 패턴(130)은 제1 반도체 칩(110)의 패드(110p)를 외부 연결 단자(190)에 전기적으로 연결할 수 있다.
또한 제1 재배선 패턴(130)은 제2 재배선 패턴(230)에 전기적으로 연결될 수 있다. 제1 재배선 패턴(130) 및 제2 재배선 패턴(230)을 통해 제1 반도체 칩(110) 및 제2 반도체 칩(210)이 전기적으로 연결될 수 있으므로, 제2 반도체 칩(210)은 외부 연결 단자(190)에 전기적으로 연결될 수 있다.
제1 재배선 패턴(130)은 복수의 서브 재배선 패턴을 포함할 수 있으며, 상기 서브 재배선 패턴은 다층 구조를 포함할 수 있다. 예를 들어, 제1 재배선 패턴(130)은 제1 서브 재배선 패턴(131) 및 제2 서브 재배선 패턴(133)을 포함할 수 있다.
제1 서브 재배선 패턴(131)은 제1 밀봉층(120) 상에 형성되며, 제1 반도체 칩(110)의 패드(110p)에 접속될 수 있다. 제1 서브 재배선 패턴(131)은 제1 전도층(131a)과 제2 전도층(131b)을 포함할 수 있다.
제1 서브 재배선 패턴(131)의 일부분인 제1 전도층(131a)은 제1 밀봉층(120) 및 제2 절연 패턴(240)을 통해 제2 재배선 패턴(230)에 연결될 수 있다. 제1 전도층(131a)은 제1 밀봉층(120)의 관통홀(120H)의 내면에 배치되어 제2 패키지(200)에 연결된다.
제2 전도층(131b)은 제1 밀봉층(120)의 타측 표면에 배치된다. 제2 전도층(131b)의 일측은 제1 전도층(131a)에 연결되고 타측은 제1 반도체 칩(110)의 패드(110p)에 연결된다.
제1 전도층(131a)은 관통홀(120H)의 내면에 차례로 배치된 제1 시드층(131as)과 제1 도금층(131ap)을 포함할 수 있다. 제1 시드층(131as)과 제1 도금층(131ap)이 배치된 관통홀(120H)의 내부의 공간에는 수지(resin)와 같은 절연 소재의 충전부(140)가 충전된다.
제1 도금층(131ap)은 제1 시드층(131as)보다 두껍게 형성될 수 있다. 제1 도금층(131ap)은 전해도금 또는 무전해도금에 의해 제1 시드층(131as)의 표면에 형성될 수 있다.
제2 전도층(131b)은 제1 밀봉층(120)의 타측 표면에 차례로 배치된 제2 시드층(131bs)과 제2 도금층(131bp)을 포함할 수 있다. 제2 도금층(131bp)은 제2 시드층(131bs)보다 두껍게 형성될 수 있다. 제2 도금층(131bp)은 전해도금 또는 무전해도금에 의해 제2 시드층(131bs)의 표면에 형성될 수 있다.
제1 전도층(131a)과 제2 전도층(131b)의 사이에는 금속간 화합물층(intermetallic compound layer; 미도시)이 배치될 수 있다. 금속간 화합물층은 예를 들어 제1 전도층(131a)의 단부 표면의 구리(Cu)에 제2 시드층(131bs)의 물질이 확산됨으로써 형성되는 층일 수 있다.
제1 절연 패턴(140d)은 제1 밀봉층(120)의 하면 상에 마련될 수 있다. 제1 절연 패턴(140d)은 제1 서브 재배선 패턴(131)을 덮고, 제1 서브 재배선 패턴(131)의 일부를 노출시키는 개구부를 가질 수 있다.
제2 서브 재배선 패턴(133)은 제1 절연 패턴(140d) 상에서 연장하며, 제1 절연 패턴(140d)을 통해 제1 서브 재배선 패턴(131)에 연결될 수 있다.
제1 절연 패턴(140d) 상에는 보호층(150)이 형성될 수 있다. 보호층(150)은 제2 서브 재배선 패턴(133)의 일부분을 노출시킬 수 있다. 보호층(150)에 의하여 노출되는 제2 서브 재배선 패턴(133)의 일부분에는 외부 연결 단자(190)가 배치될 수 있다. 외부 연결 단자(190)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(190)는 반도체 패키지(10)와 외부 장치의 사이를 전기적으로 연결할 수 있다.
제2 패키지(200)는 제1 패키지(100) 상에 배치될 수 있다. 제2 패키지(200)는 제2 반도체 칩(210)을 포함할 수 있다. 제2 반도체 칩(210)은 패드(210p)를 포함할 수 있다. 제2 반도체 칩(210)은 하나의 반도체 칩일 수 있으나, 실시예들은 이에 한정되지 않는다. 예를 들면, 제2 반도체 칩(210)은 복수의 반도체 칩의 스택(stack)일 수 있다.
예시적인 실시예들에서, 제2 반도체 칩(210)은 예를 들면, 메모리 반도체 칩일 수 있다. 또는 예시적인 실시예들에서, 제2 반도체 칩(210)은 로직 칩일 수 있다.
제2 패키지(200)는 제2 반도체 칩(210)의 적어도 일부를 덮는 제2 밀봉층(220)을 포함할 수 있다. 예를 들어, 제2 밀봉층(220)은 제2 반도체 칩(210)의 측면을 덮고, 패드(210p)가 마련된 제2 반도체 칩(210)의 하면을 덮을 수 있다. 제2 밀봉층(220)은 제2 반도체 칩(210)의 패드(210p)를 노출시키기 위한 개구부를 가질 수 있다. 이때, 제2 밀봉층(220)은 제2 반도체 칩(210)의 상기 하면에 반대된 제2 반도체 칩(210)의 상면은 덮지 않을 수 있다.
제2 밀봉층(220)은 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 제2 밀봉층(220)은 감광성 물질을 포함할 수 있다. 예를 들어, 제2 밀봉층(220)은 폴리이미드와 같은 폴리머 물질을 포함할 수 있다. 제2 밀봉층(220)을 구성하는 물질이 폴리머 물질에 한정되는 것은 아니며, 예를 들어 제2 밀봉층(220)은 EMC를 포함할 수도 있다.
제2 패키지(200)는 제2 밀봉층(220)과 제1 밀봉층(120)의 사이에 마련된 제2 재배선 구조체(230, 240)를 포함할 수 있다. 제2 재배선 구조체(230, 240)는 제2 재배선 패턴(230) 및 제2 절연 패턴(240)을 포함할 수 있다. 제2 재배선 패턴(230)은 제2 밀봉층(220)의 표면을 따라 연장할 수 있고, 제2 반도체 칩(210)의 패드(210p)에 전기적으로 연결될 수 있다.
제1 반도체 칩(110)과 제2 절연 패턴(240)의 사이에는, 제1 반도체 칩(110)과 제2 패키지(200)의 고정을 위한 접착층(119)이 마련될 수 있다. 상기 접착층(119)은, 예를 들어 다이 어태치 필름(die attach film)을 포함할 수 있다. 또한 상기 접착층(119)은 제1 반도체 칩(110)의 열이 효과적으로 방출되도록, 열전도성이 높은 물질을 포함할 수 있다.
일 실시예에 관한 반도체 패키지(10)에서는 제2 패키지(200)와 제1 패키지(100)의 사이의 전기적 연결이 제1 재배선 패턴(130) 및 제2 재배선 패턴(230)의 연결을 통해 이루어질 수 있다. 구체적으로 제1 전도층(131a)이 관통홀(120H)을 통해 제2 재배선 패턴(230)에 직접 연결되므로, 제2 반도체 칩(210)의 패드(210p)와 제1 재배선 패턴(130)이 전기적으로 연결된다.
실시예들의 반도체 패키지(10)의 구조는 도 1에 도시된 제2 반도체 칩(210)의 패드(210p)와 제1 재배선 패턴(130)의 전기적 연결 구조에 의해 제한되는 것은 아니다. 예를 들어, 제1 전도층(131a)이 관통홀(120H)을 통해 제2 반도체 칩(210)의 패드(210p)에 직접 연결될 수도 있다.
상술한 실시예에 관한 반도체 패키지(10)는 제1 패키지(100)와 제2 패키지(200)의 연결을 위하여 솔더 볼과 같은 패키지간 연결 단자를 포함하지 않으므로, 반도체 패키지 제조 공정을 간소화할 수 있고, 보다 박형화된 PoP 형태의 반도체 패키지를 제조할 수 있다.
일반적으로 복수의 패키지가 적층된 형태의 PoP 형태의 반도체 패키지의 경우, 반도체 패키지의 휘어짐(warpage)으로 인해 패키지간 연결 단자에 크랙 등의 손상이 발생하여 반도체 패키지의 신뢰성을 저하시키는 문제가 있었다. 그러나 예시적인 실시예들에 의하면, 제2 패키지(200)와 제1 패키지(100)는 휘어짐에 취약한 패키지간 연결 단자 없이 전기적으로 연결될 수 있으므로, 반도체 패키지(10)의 신뢰성이 보다 향상될 수 있다.
상술한 실시예에 관한 반도체 패키지(10)에 의하면 제1 서브 재배선 패턴(131)이 관통홀(120H)에 배치된 제1 전도층(131a)과, 제1 전도층(131a)과 구분되며 제1 밀봉층(120)의 타측 표면에 배치된 제2 전도층(131b)을 포함한다. 즉 제1 패키지(100)와 제2 패키지(200)의 전기적 연결을 위해 관통홀(120H)을 따라 배치된 제1 전도층(131a)과 제1 패키지(100)의 제1 반도체 칩(110)과의 전기적 연결을 위한 제2 전도층(131b)이 서로 독립되게 형성됨으로써, 반도체 패키지(10)의 전체적인 전기적 연결 구조의 신뢰성이 형성될 수 있다.
실시예들은 도 1에 도시된 반도체 패키지(10)의 예시적인 구조에 의해 제한되는 것은 아니고, 반도체 패키지(10)는 다양한 형태로 변형될 수 있다. 반도체 패키지(10)는 예를 들어 칩온패널(COP: Chip On Panel)과, 칩온웨이퍼(COW: Chip On Wafer)와, 패키지 온 패키지의 여러 방식 중 적어도 하나의 형태로 변형될 수 있다.
예를 들어, 반도체 패키지(10)를 칩온패널 형태로 제작할 경우, 제2 패키지(200)가 패널의 표면에 제2 반도체 칩을 부착한 구조 또는 패널에 제2 반도체 칩을 매립한 구조를 가질 수 있다.
다른 예로서, 반도체 패키지(10)를 칩온웨이퍼 형태로 제작할 경우, 제2 패키지(200)가 웨이퍼에 의해 직접 형성된 제2 반도체 칩과 패드와 배선 등의 요소들을 포함할 수 있다.
도 2는 일 실시예에 관한 반도체 패키지의 제조 방법의 단계들을 도시한 순서도이다.
도 2에 도시된 실시에에 관한 반도체 패키지의 제조 방법은 베이스 패키지를 준비하는 단계(S100)와, 베이스 패키지에 반도체 칩을 장착하는 단계(S110)와, 반도체 칩을 덮도록 밀봉층을 배치하는 단계(S120)와, 밀봉층의 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 형성하는 단계(S130)와, 관통홀의 내면과 밀봉층의 타측 표면을 덮도록 제1 전도층을 형성하는 단계(S140)와, 관통홀을 채우고 제1 전도층을 덮도록 절연층을 형성하는 단계(S141)와, 절연층과 밀봉층의 타측 표면을 덮는 제1 전도층의 부분을 제거하는 표면 평면화 단계(S150)와, 반도체 칩의 패드와 관통홀의 내면에 배치된 제1 전도층을 연결하도록 제1 전도층이 제거된 밀봉층의 타측 표면에 제2 전도층을 형성하는 단계(S160)를 포함한다.
제1 전도층을 형성하는 단계(S140)는 예를 들어 관통홀의 내면에 제1 시드층을 형성하는 단계와, 전해도금 또는 무전해도금에 의해 제1 시드층의 표면에 제1 도금층을 형성하는 제1차 도금 단계를 포함한다.
제2 전도층을 형성하는 단계(S160)는 예를 들어 제1 전도층이 제거된 밀봉층의 타측 표면에 제2 시드층을 형성하는 단계와, 전해도금 도는 무전해도금에 의해 제2 시드층의 표면에 제2 도금층을 형성하는 제2차 도금 단계를 포함한다.
도 3 내지 도 14는 일 실시예에 관한 반도체 패키지의 제조 방법의 단계들을 도시한 단면도이다. 이하에서는 도 3 내지 도 14를 참조하여 도 2에 도시된 반도체 패키지의 제조 방법의 단계들의 각각의 구체적인 예를 설명한다.
도 3은 도 2에 도시된 제조 방법에서 베이스 패키지를 준비하는 단계를 도시한다.
베이스 패키지를 준비하는 단계에서는 제2 반도체 칩(210)을 포함하는 제2 패키지(200)를 준비한다. 따라서 베이스 패키지를 준비하는 단계의 '베이스 패키지'는 도 3에 도시된 제2 패키지(200)에 해당한다.
도 3을 참조하면, 제2 패키지(200)를 준비하기 위하여, 캐리어(11) 상에 제2 반도체 칩(210)을 배치하고, 제2 반도체 칩(210)을 덮는 제2 밀봉층(220)을 형성한다. 제2 밀봉층(220)은 제2 반도체 칩(210)의 측면을 덮고, 패드(210p)가 마련된 제2 반도체 칩(210)의 표면을 덮도록 형성될 수 있다.
예시적인 실시예들에서, 제2 밀봉층(220)을 형성하기 위하여, 절연막을 캐리어(11) 및 제2 반도체 칩(210) 상에 도포하고, 제2 반도체 칩(210)의 패드(210p)가 노출되도록 상기 절연막의 일부를 제거할 수 있다. 상기 절연막은, 예를 들어 감광성 물질을 포함할 수 있다.
제2 밀봉층(220)을 형성한 후에, 제2 밀봉층(220) 및 제2 반도체 칩(210) 상에 제2 재배선 구조체(230, 240)를 형성할 수 있다. 구체적으로, 제2 밀봉층(220)의 상부 및 제2 반도체 칩(210)의 패드(210p) 상에 제2 재배선 패턴(230)을 형성한다. 예를 들어, 제2 재배선 패턴(230)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다.
제2 재배선 패턴(230)을 형성한 후에, 제2 절연 패턴(240)을 형성하기 위하여, 제2 밀봉층(220) 및 제2 재배선 패턴(230) 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 제2 재배선 패턴(230)의 일부를 노출시키기 위한 개구부(240H)를 형성할 수 있다.
도 4는 도 2에 도시된 제조 방법에서 반도체 칩을 장착하는 단계와 밀봉층을 배치하는 단계를 도시한다.
반도체 칩을 장착하는 단계에서는 베이스 패키지(제2 패키지(200))에 반도체 칩을 장착한다. 도 4에 도시된 제1 반도체 칩(110)이 반도체 칩을 장착하는 단계의 '반도체 칩'에 해당한다.
도 4를 참조하면, 제2 절연 패턴(240) 상에 제1 반도체 칩(110)을 배치한다. 제1 반도체 칩(110)과 제2 절연 패턴(240)의 사이에는, 제1 반도체 칩(110)을 고정하기 위한 접착층(119)이 마련될 수 있다. 상기 접착층(119)은, 예를 들어 다이 어태치 필름(die attach film)을 포함할 수 있다. 또한 상기 접착층(119)은 제1 반도체 칩(110)의 열이 효과적으로 방출되도록, 열전도성이 높은 물질을 포함할 수 있다.
반도체 칩을 장착하는 단계의 이후에 반도체 칩을 덮도록 밀봉층을 배치하는 단계가 실행된다. 도 4에 도시된 제1 밀봉층(120)이 밀봉층을 배치하는 단계의 '밀봉층'에 해당한다.
제1 반도체 칩(110)을 배치한 이후, 제1 반도체 칩(110)을 덮는 제1 밀봉층(120)을 형성할 수 있다.
예시적인 실시예들에서, 제1 밀봉층(120)은 폴리이미드와 같은 폴리머 물질을 이용한 라미네이션(lamination) 공정을 통해 형성되며, 제1 반도체 칩(110)의 측면 및 패드(110p)가 마련된 제1 반도체 칩(110)의 표면을 덮을 수 있다. 이 경우, 제1 반도체 칩(110)의 측면을 덮는 몰드 물질을 형성하는 단계 및 제1 반도체 칩(110)의 상기 하면 상에 절연 물질을 순차로 형성하는 것과 비교하여, 한 번의 라미네이션 공정을 통해 제1 반도체 칩(110)의 측면 및 제1 반도체 칩(110)의 상기 표면을 덮는 제1 밀봉층(120)을 형성할 수 있으므로 반도체 패키지 제조 공정을 간소화할 수 있다.
도 5 및 도 6은 도 2에 도시된 제조 방법에서 관통홀을 형성하는 단계를 도시한다. 관통홀을 형성하는 단계에서는 제1 밀봉층(120)의 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀(120H)과 제1 반도체 칩(110)의 패드(110p)를 노출시키는 개구를 형성한다. 도 5 및 도 6에서 제2 반도체 칩(210)을 향하는 제1 밀봉층(120)의 하부 표면이 일측 표면이고, 제2 반도체 칩(210)에 대해 반대 방향을 향하는 제1 밀봉층(120)의 상부 표면이 타측 표면이다.
제1 밀봉층(120)의 일부를 제거함으로써 제2 재배선 패턴(230)이 노출되도록 제1 밀봉층(120)을 수직으로 관통하는 관통홀(120H)과 제1 반도체 칩(110)의 패드(110p)를 노출시키는 개구를 형성할 수 있다.
도 5를 참조하면, 제1 밀봉층(120)에 형성될 관통홀(120H)과 개구의 패턴을 갖는 패턴 마스크(81)를 배치한다. 그리고 광원(90)을 이용하여 패턴 마스크(81)를 통과하여 제1 밀봉층(120)에 광을 조사하는 노광 공정을 실시함으로써 제1 밀봉층(120)에 노광영역(120v)을 형성한다.
노광 공정의 이후에 노광영역(120v)에 현상액을 접촉시킴으로써 노광영역(120v)을 제거하여 제1 밀봉층(120)의 일부분만 남기는 현상 공정이 실시될 수 있다.
실시예들은 도 5에 도시된 포지티브(positive) 감광 방식에 의해 제한되는 것은 아니며 레지스트층의 광에 노출되는 부분이 제거되는 네거티브(negative) 방식이 이용될 수도 있다.
노광 공정과 현상 공정이 완료되면, 도 6에 도시된 것과 같이 제1 밀봉층(120)은 제1 반도체 칩(110)의 패드(110p)를 노출시키기 위한 개구부와, 제2 재배선 패턴(230)을 노출시키도록 제1 밀봉층(120)을 관통하는 관통홀(120H)을 포함할 수 있다.
도 7 내지 도 14를 참조하면, 제1 밀봉층(120) 및 제1 반도체 칩(110) 상에, 제1 재배선 구조체(130, 140d)를 형성할 수 있다. 제1 재배선 구조체(130, 140d)를 형성하기 위하여, 제1 서브 재배선 패턴(131), 제1 절연 패턴(140d), 및 제2 서브 재배선 패턴(133)을 순차적으로 형성할 수 있다.
도 7 및 도 8은 도 2에 도시된 제조 방법에서 제1 전도층을 형성하는 단계를 도시한다. 도 7은 제1 전도층을 형성하는 단계의 일부인 제1 시드층(131as)을 형성하는 단계를 도시한다. 도 8은 제1 전도층을 형성하는 단계의 다른 일분인 제1 도금층(131ap)을 형성하는 단계를 도시한다.
도 7을 참조하면 제1 시드층(131as)을 형성하는 단계는 관통홀(120H)의 내면과 제1 밀봉층(120)의 타측 표면을 덮도록 제1 시드층(131as)을 형성한다. 제1 시드층(131as)은 관통홀(120H)을 통해 외부로 노출된 상태에 있던 제2 재배선 패턴(230)의 일부를 덮을 수 있다.
제1 시드층(131as)을 형성하는 단계는 예를 들어 제1 밀봉층(120)의 타측 표면의 전체에 대해 시행하는 스퍼터링 증착 공정을 포함할 수 있다. 스퍼터링 증착 공정에서는 예를 들어 티타늄(Ti), 구리, 금, 은, 팔라듐과 같은 금속소재를 타겟(target)으로 이용하여 금속 원자들에 의해 제1 밀봉층(120)의 타측 표면과 관통홀(120H)의 내면을 덮는 금속 박막인 제1 시드층(131as)을 형성한다.
도 8을 참조하면 제1 도금층(131ap)을 형성하는 단계는 관통홀(120H)의 내면과 제1 밀봉층(120)의 타측 표면을 덮고 있는 제1 시드층(131as)의 표면에 제1 도금층(131ap)을 형성한다. 제1 도금층(131ap)은 제1 시드층(131as)보다 두껍게 형성될 수 있다.
제1 도금층(131ap)은 예를 들어 구리, 금, 은, 니켈, 팔라듐과 같은 금속소재를 이용하여 도금 공정을 실시함으로써 형성된다. 도금 공정은 전해도금 공정과 무전해도금 공정의 적어도 하나를 포함할 수 있다.
도 9는 도 2에 도시된 제조 방법에서 절연층을 형성하는 단계를 도시한다. 절연층을 형성하는 단계에서는 제1 시드층(131as)과 제1 도금층(131ap)과 제1 밀봉층(120)의 전체 표면을 덮고 관통홀(120H)의 내부 공간을 충전하는 절연층(140f)을 형성한다. 절연층(140f)은 예를 들어 전기 절연성의 수지(resin)를 포함할 수 있다.
도 10은 도 2에 도시된 제조 방법에서 표면 평면화 단계를 도시한다. 표면 평면화 단계에서는 제1 밀봉층(120)의 타측 표면에서 외부로 노출된 절연층(140f)과 제1 밀봉층(120)의 타측 표면을 덮는 제1 도금층(131ap)의 부분을 제거한다.
표면 평면화 단계는 예를 들어 레이저(laser)를 절연층의 표면에 조사하거나 연마 브러쉬를 이용하여 절연층의 표면을 제거 및/또는 연마하는 방법에 의해 실행될 수 있다.
도 10을 참조하면, 제1 밀봉층(120)의 상부 표면에서 노출되어 있던 절연층(140f)과 함께 제1 밀봉층(120)의 상부 표면을 덮고 있는 제1 도금층(131ap)이 제거되고, 제1 밀봉층(120)의 관통홀(120H)에는 제1 시드층(131as)과 제1 도금층(131ap)과 충전부(140)가 남는다.
도 11 및 도 12는 도 2에 도시된 제조 방법에서 제1 밀봉층(120)의 타측 표면에 제2 전도층(131b)을 형성하는 단계를 도시한다. 제2 전도층(131b)을 형성하는 단계는 제1 반도체 칩(110)의 패드(110p)와 관통홀(120H)의 내면에 배치된 제1 전도층(131a)을 연결하는 단계이다.
도 11은 제2 전도층(131b)을 형성하는 단계의 일부인 제2 시드층(131bs)을 형성하는 단계를 도시한다. 도 12는 제2 전도층(131b)을 형성하는 단계의 다른 일부인 제2 도금층(131bp)을 형성하는 단계를 도시한다.
도 11을 참조하면 제2 시드층(131bs)을 형성하는 단계에서는 제1 반도체 칩(110)의 패드(110p)와 관통홀(120H)의 내면에 배치된 제1 전도층(131a)을 연결하는 제2 시드층(131bs)을 형성한다.
제2 시드층(131bs)을 형성하는 단계는 예를 들어 제1 밀봉층(120)의 타측 표면에 대해 시행하는 스퍼터링 증착 공정을 포함할 수 있다. 스퍼터링 증착 공정에서는 티타늄(Ti), 구리, 금, 은, 팔라듐과 같은 금속소재를 타겟(target)으로 이용하여 금속 원자들에 의해 제1 밀봉층(120)의 타측 표면의 일부를 덮는 금속 박막인 제2 시드층(131bs)을 형성한다.
도 12를 참조하면 제2 도금층(131bp)을 형성하는 단계에서는 제2 시드층(131bs)의 표면에 제2 도금층(131bp)을 형성한다. 제2 도금층(131bp)은 제2 시드층(131bs)보다 두껍게 형성될 수 있다.
제2 도금층(131bp)은 예를 들어 구리, 금, 은, 니켈, 팔라듐과 같은 금속소재를 이용하여 도금 공정을 실시함으로써 형성된다. 도금 공정은 전해도금 공정과 무전해도금 공정의 적어도 하나를 포함할 수 있다.
상술한 단계들에 의해 완성된 제1 서브 재배선 패턴(131)은 제1 밀봉층(120) 상에 형성되어 제1 반도체 칩(110)의 패드(110p)에 연결되고 제1 밀봉층(120)의 관통홀(120H)을 따라 연장되어 제2 재배선 패턴(230)에 연결될 수 있다.
도면에 도시되지 않았지만 제1 전도층(131a)과 제2 전도층(131b)의 사이에는 금속간 화합물층(intermetallic compound layer; 미도시)이 형성될 수 있다. 금속간 화합물층은 예를 들어 도 10에서 제1 전도층(131a)의 외부로 노출된 단부 표면의 구리(Cu)에 제2 시드층(131bs)의 물질이 확산됨으로써 형성되는 층일 수 있다.
도 13을 참조하면, 제1 밀봉층(120) 및 제1 반도체 칩(110) 상에 제1 서브 재배선 패턴(131)을 형성한 이후에, 제1 절연 패턴(140d) 및 제2 서브 재배선 패턴(133)을 차례로 형성함으로써 제1 재배선 구조체(130, 140d)가 완성된다.
제1 서브 재배선 패턴(131)을 형성한 후에 제1 절연 패턴(140d)을 형성하기 위하여, 제1 밀봉층(120) 및 제1 서브 재배선 패턴(131) 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 제1 서브 재배선 패턴(131)의 일부를 노출시키기 위한 개구부를 형성할 수 있다.
상기 제1 절연 패턴(140d)을 형성한 이후, 제1 절연 패턴(140d) 상에 제2 서브 재배선 패턴(133)을 형성한다. 제2 서브 재배선 패턴(133)은 제1 절연 패턴(140d)을 통해 제1 서브 재배선 패턴(131)에 연결되도록 형성될 수 있다. 예를 들어, 제2 서브 재배선 패턴(133)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다.
이후, 제1 절연 패턴(140d) 상에 보호층(150)을 형성한다. 보호층(150)은 제2 서브 재배선 패턴(133)의 일부를 노출시키는 개구부를 가지도록 형성될 수 있다.
보호층(150)을 형성한 이후, 보호층(150)의 상기 개구부에 의해 노출된 제2 서브 재배선 패턴(133) 상에 외부 연결 단자(190)가 부착될 수 있다. 외부 연결 단자(190)는 예를 들면, 솔더볼 또는 범프일 수 있다.
도 14를 참조하면, 캐리어(도 13의 11)를 제거하고, 쏘잉(sawing) 공정을 통해 반도체 패키지들을 개별 반도체 패키지로 개별화한다. 즉, 도 13에 도시된 반도체 패키지는 스크라이브 레인(도 13, SL)을 따라 절단되어, 복수의 개별 반도체 패키지들로 분리될 수 있다.
상술한 실시예에 관한 제조 방법에 의해 제조된 반도체 패키지(10)에서는 제2 패키지(200)와 제1 패키지(100)의 사이의 전기적 연결이 제1 재배선 패턴(130) 및 제2 재배선 패턴(230)의 연결을 통해 이루어질 수 있다. 구체적으로 제1 전도층(131a)이 관통홀(120H)을 통해 제2 재배선 패턴(230)에 직접 연결되므로, 제2 반도체 칩(210)의 패드(210p)와 제1 재배선 패턴(130)이 전기적으로 연결된다.
상술한 실시예에 관한 제조 방법에 의하면 제1 서브 재배선 패턴(131)이 관통홀(120H)에 배치된 제1 전도층(131a)과, 제1 전도층(131a)과 구분되며 제1 밀봉층(120)의 타측 표면에 배치된 제2 전도층(131b)을 포함한다. 즉 제1 패키지(100)와 제2 패키지(200)의 전기적 연결을 위해 관통홀(120H)을 따라 배치된 제1 전도층(131a)과 제1 패키지(100)의 제1 반도체 칩(110)과의 전기적 연결을 위한 제2 전도층(131b)이 서로 독립되게 형성됨으로써, 반도체 패키지(10)의 전체적인 전기적 연결 구조의 신뢰성이 형성될 수 있다.
도 15는 일 실시예에 관한 반도체 패키지의 제조 방법에 의한 단계들 중 일부 단계를 촬영한 사진과 확대 사진이다. 구체적으로 도 15는 도 2에 도시된 제조 방법에서 절연층과 제1 전도층의 부분을 제거하는 단계의 이후에 제조 중인 반도체 패키지를 촬영한 사진이다.
도 16은 일 실시예에 관한 비교예로서 반도체 패키지의 다른 제조 방법에 의한 단계들 중 일부 단계를 촬영한 사진과 확대 사진이다.
도 16에 도시된 비교예에 관한 반도체 패키지의 제조 방법에서는 도 2 내지 도 14에 도시된 실시예에 관한 반도체 패키지의 제조 방법과 다르게, 밀봉부의 관통홀에 배치된 전도층과 밀봉부의 표면에 배치된 전도층을 1회의 공정으로 한 번에 형성하고 절연층을 배치한 후 절연층을 제거하였다.
도 16을 참조하면, 관통홀에 배치된 전도층과 밀봉부의 표면에 배치된 전도층을 단일한 하나의 층으로 연속하게 형성한 후 절연층과 밀봉부의 표면의 전도층의 일부분을 함께 제거하는 공정을 실시하였는데, 이 과정에서 밀봉부의 표면의 전도층이 균일하게 제거되지 않고 밀봉부의 표면에 형성하고자 하였던 회로패턴이 소실되는 문제점이 발생하였다.
회로패턴이 소실되는 문제점이 발생하는 이유는 절연층과 밀봉부의 표면의 전도층을 함께 제거하는 공정에서 절연층 및 전도층의 제거되는 두께를 정밀하게 조절하는 데 한계가 존재하기 때문이다. 절연층과 밀봉부의 표면의 전도층을 기계적으로 제거하는 공정을 위해 사용되는 제거 장치(레이저 드릴, 기계 드릴 등)에는 작동을 위해 필요한 마진(margin)이 존재한다. 절연층과 전도층을 제거할 때에 회로패턴의 소실을 피하기 위해서는 제거 장치의 마진을 고려하여 전도층의 두께를 두껍게 설정해야 한다.
따라서 절연층과 밀봉부의 표면의 전도층을 제거하는 공정을 적용하기 위해서는 회로패턴으로 기능하는 데 필요한 전도층 두께보다 수배(예를 들어, 5배) 이상 두꺼운 전도층을 형성하여야 한다. 밀봉부의 표면에 두꺼운 두께를 갖는 전도층을 형성하기 위해서 도금 공정에 소요되는 시간과 비용이 크게 증가한다.
도 15는 도 16에 도시된 비교예와 다르게 제1 밀봉층의 관통홀의 내면에 배치된 제1 전도층과 제1 밀봉층의 타측 표면에 배치된 제2 전도층을 독립적으로 형성하는 제조 방법에 의한 장점을 나타낸다. 도 15는 제1 밀봉층의 관통홀의 내면과 제1 밀봉층의 타측 표면에 제1 전도층을 형성하고 제1 밀봉층의 타측 표면을 덮는 절연층을 형성한 이후에 절연층과 제1 밀봉층의 타측 표면의 제1 전도층을 함께 제거한 상태를 도시한다.
도 15에 도시된 상태에서 제1 밀봉층의 타측 표면에 제2 전도층을 형성할 수 있으므로, 제2 전도층에 의해 완성되는 회로패턴은 손실 없이 완벽하게 구현될 수 있다. 이로 인해 반도체 패키지의 신뢰성이 향상된다.
또한 제1 전도층과 독립적으로 제2 전도층을 형성하기 때문에, 제거 장치의 마진을 고려할 필요가 없이 제2 전도층의 두께를 얇게 형성할 수 있다. 따라서 제2 전도층의 형성을 위한 도금 공정에 소요되는 시간과 비용을 크게 절감할 수 있다.
또한 제2 전도층에 의해 형성되는 회로패턴의 두께가 매우 얇게 형성됨으로써 반도체 패키지의 전체 두께를 얇게 제작할 수 있고, 휨(warpage)과 같은 충격이 반도체 패키지에 작용할 경우에도 회로패턴이 파손되는 현상을 최소화할 수 있다.
상술한 실시예들에 대한 구성과 효과에 대한 설명은 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 발명의 진정한 기술적 보호 범위는 첨부된 청구범위에 의해 정해져야 할 것이다.
10: 반도체 패키지 131bp: 제2 도금층
100: 제1 패키지 131bs: 제2 시드층
110: 제1 반도체 칩 133: 제2 서브 재배선 패턴
110p, 210p: 패드 140: 충전부
120: 제1 밀봉층 140d: 제1 절연 패턴
120H: 관통홀 150: 보호층
130: 제1 재배선 패턴 190: 외부 연결 단자
131: 제1 서브 재배선 패턴 200: 제2 패키지
131a: 제1 전도층 210: 제2 반도체 칩
131ap: 제1 도금층 220: 제2 밀봉층
131as: 제1 시드층 230: 제2 재배선 패턴
131b: 제2 전도층 240: 제2 절연 패턴

Claims (8)

  1. 제1 반도체 칩, 상기 제1 반도체 칩을 덮고 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 포함하는 제1 밀봉층, 상기 제1 반도체 칩의 패드에 연결된 제1 재배선 패턴을 포함하는 제1 패키지; 및
    제2 반도체 칩을 포함하고 상기 제1 패키지 상에 마련된 제2 패키지;를 포함하고,
    상기 제1 재배선 패턴은 상기 관통홀의 내면에 배치되고 상기 제2 패키지에 연결되는 제1 전도층과, 상기 제1 밀봉층의 상기 타측 표면에 배치되고 상기 제1 전도층 및 상기 제1 반도체 칩의 패드에 연결된 제2 전도층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 전도층은 제1 시드층과 제1 도금층을 포함하고, 상기 제2 전도층은 제2 시드층과 제2 도금층을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 전도층과 상기 제2 전도층의 사이에 배치되는 금속간 화합물층(intermetallic compound layer)을 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 패키지는 상기 제2 반도체 칩의 패드에 연결된 제2 재배선 패턴을 더 포함하고,
    상기 제1 전도층은 상기 관통홀을 통해 상기 제2 재배선 패턴에 직접 연결됨으로써 상기 제2 반도체 칩의 상기 패드에 전기적으로 연결되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 전도층은 상기 관통홀을 통해 상기 제2 반도체 칩의 상기 패드에 직접 연결되는 반도체 패키지.
  6. 베이스 패키지를 준비하는 단계;
    상기 베이스 패키지에 반도체 칩을 장착하는 단계;
    상기 반도체 칩을 덮도록 밀봉층을 배치하는 단계;
    상기 밀봉층의 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 형성하는 단계;
    상기 관통홀의 내면과 상기 밀봉층의 타측 표면을 덮도록 제1 전도층을 형성하는 단계;
    상기 관통홀을 채우고 제1 전도층을 덮도록 절연층을 형성하는 단계;
    상기 절연층과, 상기 밀봉층의 상기 타측 표면을 덮는 상기 제1 전도층의 부분을 제거하는 단계; 및
    상기 반도체 칩의 패드와 상기 관통홀의 상기 내면에 배치된 상기 제1 전도층을 연결하도록 상기 제1 전도층이 제거된 상기 밀봉층의 상기 타측 표면에 제2 전도층을 형성하는 단계;를 포함하는, 반도체 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 전도층을 형성하는 단계는 상기 관통홀의 상기 내면을 덮는 제1 시드층을 형성하는 단계와, 상기 제1 시드층을 덮는 제1 도금층을 도금하는 단계를 포함하는, 반도체 패키지의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 전도층을 형성하는 단계는,
    상기 제1 전도층의 부분을 제거하는 단계에 의해 상기 제1 전도층이 제거된 상기 밀봉층의 상기 타측 표면에 제2 시드층을 형성하는 단계와, 상기 제2 시드층을 덮는 제2 도금층을 도금하는 단계를 포함하는, 반도체 패키지의 제조 방법.
KR1020220168090A 2022-12-05 반도체 패키지 및 그 제조 방법 KR20240083953A (ko)

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