TW202011470A - 形成半導體裝置的結構的方法 - Google Patents

形成半導體裝置的結構的方法 Download PDF

Info

Publication number
TW202011470A
TW202011470A TW108130354A TW108130354A TW202011470A TW 202011470 A TW202011470 A TW 202011470A TW 108130354 A TW108130354 A TW 108130354A TW 108130354 A TW108130354 A TW 108130354A TW 202011470 A TW202011470 A TW 202011470A
Authority
TW
Taiwan
Prior art keywords
layer
isolation layer
magnetic element
semiconductor device
magnetic
Prior art date
Application number
TW108130354A
Other languages
English (en)
Other versions
TWI823994B (zh
Inventor
陳季丞
黃偉立
吳俊逸
巫洸毅
黃宏麟
蘇智宏
古進譽
陳承先
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202011470A publication Critical patent/TW202011470A/zh
Application granted granted Critical
Publication of TWI823994B publication Critical patent/TWI823994B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76823—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. transforming an insulating layer into a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04073—Bonding areas specifically adapted for connectors of different types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明一些實施例提供了一種形成半導體裝置的結構的方法。此方法包括於半導體基板的上方形成鈍化層。此方法還包括於鈍化層的上方形成磁性元件。此方法更包括於磁性元件以及鈍化層的上方形成隔離層，其中隔離層包括一高分子材料。再者，此方法包括於隔離層的上方形成導線，且導線延伸跨過磁性元件。

Description

形成半導體裝置的結構的方法
本發明實施例內容是有關於一種形成半導體裝置的結構的方法，特別是有關於一種形成具有磁性元件之半導體裝置的結構的方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。
在積體電路演進的歷程中，功能密度(例如單位晶片面積的互連裝置數量)已普遍地增加，同時伴隨幾何尺寸的縮小。這樣的尺寸縮減的過程普遍地為提升生產效率與降低相關成本帶來了好處。
然而，這樣的尺寸縮減也增加了積體電路的加工和製造的複雜性。由於部件尺寸不斷縮減，製造過程在執行上也不斷變得更加複雜。因此，如何在尺寸上持續縮減的情況下仍可形成可靠的半導體裝置是一種挑戰。
本發明的一些實施例提供一種形成半導體裝置的結構的方法。此方法包括於半導體基板的上方形成鈍化層，以及於鈍化層的上方形成磁性元件。此方法還包括於磁性元件以及鈍化層的上方形成隔離層，其中隔離層包括一高分子材料。此方法更包括於隔離層的上方形成導線，其中導線延伸跨過磁性元件。
本發明的一些實施例提供另一種形成半導體裝置的結構的方法。此方法包括於一半導體基板的上方形成第一高分子層。此方法亦包括於第一高分子層的上方形成磁性元件。此方法還包括於第一高分子層的上方形成第二高分子層，以覆蓋磁性元件。此方法更包括於第二高分子層的上方形成導線，其中導線延伸跨過磁性元件。
本發明的一些實施例提供一種半導體裝置的結構。此半導體裝置的結構包括一半導體基板以及位於半導體基板上方的磁性元件。半導體裝置的結構亦包括位於半導體基板以及磁性元件之間的鈍化層。半導體裝置的結構還包括位於磁性元件以及鈍化層上方的隔離層，其中隔離層包括一高分子材料。半導體裝置的結構更包括位於隔離層上方且延伸跨過磁性元件的導線。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位（旋轉90度或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
以下提出本揭露的一些實施例。在這些實施例中所敘述的階段於之前、期間以及/或之後可以具有其他的步驟。而方法中的一些步驟可能在不同的實施例中被取代或是省略。半導體裝置的結構中可增加其他部件。雖然一些實施例中所討論的步驟是以某一種特定順序進行，但這些步驟也可以用另一種邏輯順序而進行。
第1A-1J圖是根據本發明一些實施例之形成一半導體裝置的結構之製程的多個階段的剖面示意圖。如第1A圖所示，設置或提供一半導體基板（semiconductor substrate）100。半導體基板100 可包括具有多個裝置元件形成於其中的一半導體晶圓。例如，半導體基板100 是一具有多個電晶體形成於其中的矽晶圓。
在一些實施例中，一內連線結構（interconnection structure）102形成於半導體基板100的上方。內連線結構102可包括多層介電層以及多個導電部件。這些導電部件在裝置元件以及後續形成的其他元件之間形成電性連接。舉例來說，內連線結構102包括一導電層802以及一導電接墊（conductive pad）804，如第1A圖所示。在一些實施例中，內連線結構102中最上方的介電層是以鈍化層（passivation layer）製得或包含鈍化層。在一些實施例中，鈍化層是以一高分子材料（polymer material）製得或包含高分子材料。例如，高分子材料是聚醯亞胺（polyimide）或是一種或多種其他適合的高分子。
如第1A圖所示，根據一些實施例，一保護層（protective layer）104 沉積在內連線結構102的上方。在後續蝕刻製程中，保護層可用來保護內連線結構102（包含內連線結構102的鈍化層），以增進磁性元件的品質。在一些實施例中，保護層 104與內連線結構102直接接觸。在一些其他實施例中，一或多個其他的材料層是形成於保護層 104以及內連線結構102之間。
在一些實施例中，保護層104是單一層。在一些其他實施例中，保護層104包含多個子層（sub-layers）。這些子層可由相同材料製得。或者，其中一些子層是以不同材料而製得。
保護層104可以使用或是包含氮化矽、氧化矽、氮氧化矽、碳化矽、一種或多種合適的材料、或是前述材料之組合而製得。可利用化學氣相沉積（chemical vapor deposition，CVD）製程、原子層沉積（atomic layer deposition，ALD）製程、物理氣相沉積（physical vapor deposition，PVD）製程、旋轉塗佈製程（spin coating process）、一種或多種其他可應用的製程、或前述製程之組合，而沉積保護層104。
保護層104可具有約0.1 µm到約3 µm的厚度。於一些例子中，若保護層104的厚度比約0.1 µm還更薄，則保護層104可能因為過薄而無法保護下方的內連線結構102。於一些其他例子中，若保護層104的厚度比約3 µm還更厚，則保護層104的應力（stress）可能會過高。高應力可能導致保護層104破裂或剝離/分層，而可能對半導體裝置的結構的品質以及可靠度造成負面影響
然而，可以對本揭露的實施例進行許多改變以及/或修飾。在一些其他實施例中，保護層104具有不同的厚度範圍。在一些其他實施例中，則未形成保護層104。
如第1A圖所示，根據一些實施例，於保護層104的上方沉積一蝕刻停止層106。蝕刻停止層106 可以保護下方的保護層104以及內連線結構102，以避免保護層104以及內連線結構102在後續形成磁性元件的蝕刻製程中受到損壞。在一些實施例中，蝕刻停止層106是單一層。在一些其他實施例中，蝕刻停止層106包含多個子層。這些子層可由相同材料製得。或者，其中一些子層是以不同材料而製得。
在一些實施例中，蝕刻停止層106以及保護層104是以不同材料而製得。蝕刻停止層106的材料可以使用或是包含氧化鉭、氧化鋯、氮化鉭、一種或多種其他合適的材料、或前述材料之組合。在一些實施例中，可利用化學氣相沉積（CVD）製程、原子層沉積（ALD）製程、物理氣相沉積（PVD）製程、一種或多種其他可應用的製程、或前述製程之組合，以沉積蝕刻停止層106。在一些其他實施例中，在內連線結構102的上方沉積一金屬層。之後，執行一氧化製程以及/或一氮化製程，以將金屬層轉換成蝕刻停止層106中。
如第1A圖所示，根據一些實施例，在蝕刻停止層106的上方依序沉積兩層或更多層的磁性層（magnetic layers）（例如磁性層108a-108e）。這些磁性層108a-108e稍後將被圖案化而形成一或多個磁性元件。在一些實施例中，以相同材料製得磁性層108a-108e。在一些其他實施例中，磁性層108a-108e的其中一些層是以不同材料製成。在一些實施例中，磁性層108a-108e分別具有相同厚度。在一些其他實施例中，磁性層108a-108e的其中一些層具有不同厚度。
在一些實施例中，磁性層108a-108e包含鈷、鋯、鉭、鐵、鎳、一種或多種其他元素、或前述元素的組合。磁性層108a-108e可以使用或是包括以下材料：含鈷、鋯以及鉭的合金（CZT）、含鈷和鋯的合金、含鐵和鎳的合金、一種或多種其他合適的材料、或前述材料之組合。可利用物理氣相沉積（PVD）製程、化學氣相沉積（CVD）製程、原子層沉積（ALD）製程、電鍍製程、化學鍍製程、一種或多種其他可應用的製程、或前述製程之組合，以沉積磁性層108a-108e。
如第1B圖所示，根據一些實施例，在磁性層108e上方形成一圖案化罩幕層110。圖案化罩幕層110可協助後續對於磁性層108a-108e進行圖案化製程。在一些實施例中，圖案化罩幕層110是一圖案化光阻層。可執行微影製程而形成具有欲製得圖案的圖案化罩幕層110。舉例來說，圖案化罩幕層110的俯視圖可具有正方形、長方形或其他合適的形狀。
之後，根據一些實施例，部分地移除磁性層108a-108e，如第1B圖所示。磁性層108a-108e留下的部分共同形成一磁性元件（magnetic element）109。在一些實施例中，以圖案化罩幕層110作為一蝕刻罩幕，利用蝕刻製程以部分地移除磁性層108a-108e。在一些實施例中，蝕刻製程是濕式蝕刻製程。濕式蝕刻製程中所使用的蝕刻劑可包括硝酸、鹽酸、氫氟酸、一種或多種其他合適的蝕刻劑、或前述蝕刻劑的組合。例如，可使用包含硝酸、鹽酸以及氫氟酸的混和物作為濕式蝕刻製程的蝕刻劑。蝕刻停止層106以及保護層104可保護內連線結構102，以避免內連線結構102在對磁性層108a-108e進行圖案化的濕式蝕刻製程期間受到損壞。
在一些例子中，由於磁性層108a-108e以及濕式蝕刻製程的特性，可能會在磁性元件109的側壁表面形成中空結構（hollow structures）112，如第1B圖所示。中空結構112可能在內部包含空隙（voids），這可能對所形成的磁性元件109的品質以及可靠度產生負面影響。
如第1C圖所示，根據一些實施例，移除圖案化罩幕層110，且之後形成新的罩幕元件114以部分地覆蓋磁性元件109的頂表面。罩幕元件114的材料以及形成方法可以相同或類似於圖案化罩幕層110的材料以及形成方法。在一些實施例中，磁性元件109包含多個磁性層108a-108e的堆疊（stack）。在一些實施例中，最上方的磁性層(亦即，磁性層108e) 比罩幕元件114更寬。
在一些實施例中，罩幕元件114覆蓋最上方的磁性層108e的中央區域R1 ，如第1C圖所示。最上方的磁性層108e具有未被罩幕元件114覆蓋的一週邊區域R2 。最上方的磁性層108e的週邊區域R2 環繞的最上方的磁性層108e的中央區域R1 。
之後，如第1C圖所示，根據一些實施例，執行蝕刻製程，以部分地移除磁性元件109。在一些實施例中，蝕刻製程是乾式蝕刻製程，此乾式蝕刻製程可以移除在磁性元件109的側壁表面形成的中空結構112（包含空隙）。乾式蝕刻製程中所使用的蝕刻劑可包括CF4 、其他合適的蝕刻劑、或者前述之組合。在一些實施例中，由於保護層104的保護，乾式蝕刻製程可以執行一段較長的時間，以確保中空結構112完全移除。由於中空結構112被移除，可以改善磁性元件109的品質以及可靠度。
在一些實施例中，用來移除中空結構112的蝕刻製程也部分地移除了蝕刻停止層106以及保護層104。另外，在一些其他實施例中，使用另一道蝕刻製程移除保護層104以及蝕刻停止層106。因此，根據一些實施例，一部分的內連線結構102暴露出來，如第1C圖所示。例如，暴露出內連線結構 102 的鈍化層。在一些實施例中，係暴露出形成於內連線結構 102中或上方的一個或多個導電接墊（例如導電接墊804）。其他導電部件例如重佈層（redistribution layers）可於之後形成，以連接暴露出的 導電接墊。
之後，如第1D圖所示，根據一些實施例，移除罩幕元件114以暴露出磁性元件 109的頂表面109T。如第1D圖所示，磁性元件109的側壁表面109S具有階梯狀輪廓（stair-like profiles）。根據一些實施例，磁性元件109包括多個子層108a-108e，且各個子層大於或寬於位在它的上方的子層，如第1D圖所示。
第4圖是根據本發明一些實施例之形成一半導體裝置的結構之製程的一個中間階段的俯視佈局圖。在一些實施例中，第4圖是如第1D圖所示之結構的一部分的俯視佈局圖。在一些實施例中，如第1D圖所示之結構的一部分（不包含導電接墊804的部分）是根據第4圖中的線I-I所繪製。
在一些實施例中，磁性元件109具有多個子層，例如磁性層108a-108e。在一些實施例中，各個子層是大於位在它的上方的子層，如第1D圖和第4圖所示。例如，磁性層108a大於磁性層108b。類似的，磁性層108d大於磁性層 108e。
如第1E圖所示，根據一些實施例，一隔離層806形成於內連線結構102、導電接墊804以及磁性元件109的上方。在一些實施例中，隔離層806覆蓋磁性元件109的頂表面的整體。在一些實施例中，隔離層806與內連線結構102直接接觸。 例如，隔離層806與內連線結構102的鈍化層直接接觸。在一些實施例中，隔離層806與導電接墊804 以及磁性元件 109直接接觸。
隔離層806可以是由高分子材料製得或包含高分子材料。因此，比起以氮化矽製得的其他材料層，隔離層806可具有較低的應力。高分子材料可包含聚醯亞胺、一種或多種其他適合的高分子、或是前述之組合。可利用旋轉塗佈製程、噴灑塗佈製程、疊層製程（lamination process）、一種或多種其他可應用的製程、或前述製程之組合，以沉積隔離層806。在一些實施例中，利用旋轉塗佈製程將隔離層806 直接形成在磁性元件 109上。
在一些實施例中，隔離層806包含第一高分子材料，內連線結構102的鈍化層包含第二高分子材料。在一些實施例中，由於隔離層806 以及內連線結構102的鈍化層兩者皆由高分子材料製得，隔離層806與內連線結構102的鈍化層之間具有高的附著力（adhesion）。在一些實施例中，隔離層806 以及內連線結構102的鈍化層兩者包含或由相同的高分子材料製得，例如聚醯亞胺，可更增進隔離層806與內連線結構102的鈍化層之間的附著力。隔離層806可作為一應力緩衝層（stress buffer layer）。如此可以避免隔離層 806在靠近磁性元件109的角落產生裂痕。
在以氮化矽或者氮氧化矽製成而不含高分子材料的隔離層的一些其他例子中，在隔離層與內連線結構102的鈍化層之間可能產生分層或裂痕。例如，可能在隔離層806以及內連線結構102之間且接近磁性元件109處的位置，產生分層。另外，形成於內連線結構102中或上方的導電接墊可能由於隔離層的高應力而受到損壞。舉例來說，隔離層可能收縮而造成隔離層與內連線結構 102的鈍化層（例如聚醯亞胺）之間的分層）。隔離層也可能破裂。
在一些實施例中，隔離層806與磁性元件109之間的附著力，也可以因為隔離層806的材料特性而有所改善。良好的附著力有助於確保隔離層806與磁性元件109之間沒有或實質上沒有發生分層的情況。隔離層806具有低應力且亦可作為應力緩衝層。因此，隔離層806也有助於避免磁性層108a-108e之間產生分層。因此，可以增進半導體裝置的結構的表現以及可靠度。
如第1F圖所示，根據一些實施例，對隔離層806 進行圖案化以形成一開口，此開口暴露出原本位於隔離層806下方的導電接墊804。隔離層806的圖案化可通過微影製程、能量束鑽孔製程（energy beam drilling process）、一種或多種其他可應用的製程、或前述製程之組合而進行。能量束鑽孔製程可包含使用離子束、電子束、電漿束、一種或多種其他合適的能量束、或前述之組合，對隔離層806進行部分鑽孔。在一些實施例中，在對隔離層 806進行圖案化之後，留下的隔離層806仍覆蓋磁性元件109的頂表面的整體，如第1F圖所示。
如第1G圖所示，根據一些實施例，對隔離層806進行固化，以形成固化的隔離層806’。可以使用一熱操作來固化隔離層806，以形成固化的隔離層806’。可以在約250 °C到約350 °C範圍之間的溫度下執行1小時或更多小時的熱操作。例如，在約310 °C的溫度下對隔離層806進行約4小時的固化。
在一些實施例中，使用照光製程對隔離層806進行固化，以形成固化的隔離層806’。對隔離層806進行照射的照光製程可涉及使用紫外光、雷射光、一種或多種其他合適的光源、或前述之組合，因而形成固化的隔離層806’。 在一些其他實施例中，可使用熱固化製程以及照光製程兩者，以對隔離層806進行固化。
然而，可以對本揭露的實施例進行許多改變以及/或修飾。在一些其他實施例中， 並沒有對隔離層806進行固化。
在一些實施例中，由於隔離層806的材料性質，固化的隔離層806’亦具有傾斜的側表面。固化的隔離層806’的傾斜輪廓可有益於後續的形成製程。因此，可以增進半導體裝置的結構的可靠度以及表現。
如第1G圖所示，根據一些實施例，在沿著從固化的隔離層806’的上方部分到固化的隔離層806’ 的下方部分的方向上，固化的隔離層806’的厚度漸增。如第1G圖所示，固化的隔離層806’具有第一厚度H1 以及第二厚度H2 。第一厚度H1 是從固化的隔離層806’之傾斜的側表面量測至磁性元件109的上方邊緣角落（upper edge corner）。第二厚度H2 是從固化的隔離層806’之傾斜的側表面量測至下方邊緣角落（lower edge corner）。在一些實施例中，第一厚度H1 大於第二厚度H2 。
如第1G圖所示，第一假想線（first imaginary line）L1 通過固化的隔離層806’之傾斜的側表面，以及第二假想線L2 通過磁性元件109的最頂邊緣角落（topmost edge corner）。第一假想線L1 以及第二假想線L2 共同定義出角度θ。在一些實施例中，角度θ是在約5度至約25度的範圍之間。在一些其他實施例中，角度θ是在約10度至約20度的範圍之間。
如第1H圖所示，根據一些實施例，在固化的隔離層806’以及導電接墊804的上方沉積一晶種層（seed layer）808。晶種層808可用來協助後續的鍍製，例如電鍍製程（electroplating process）。晶種層808覆蓋磁性元件109的頂表面的整體。
晶種層808可由銅、鋁、鈦、金、鈷、鉑、鎳、一種或多種其他合適的材料、或前述材料之組合所製得，或者含有這些材料。晶種層808可通過物理氣相沉積（PVD）製程、化學氣相沉積（CVD）製程、原子層沉積（ALD）製程、疊層製程、一種或多種其他可應用的製程、或前述製程之組合而沉積。
如第1H圖所示，之後，根據一些實施例，在晶種層808的上方形成一圖案化罩幕層810。圖案化罩幕層810具有一開口812，此開口812暴露出直接位於導電接墊804之上的晶種層808的一部分。圖案化罩幕層810包含一個或多個開口（包含開口812），此一個或多個開口所暴露出的晶種層808的部分將在後續形成一條或多條導線。圖案化罩幕層810 可以是一圖案化光阻層。圖案化罩幕層810的形成過程可能涉及微影製程。
如第1I圖所示，根據一些實施例，在晶種層808暴露出的部分的上方形成導線814。導線814可以由銅、金、鈷、一種或多種其他適合的材料、或者前述材料之組合而製得，或者導線814包含前述材料。可藉由電鍍製程、化學鍍製程、一種或多種其他可應用的製程、或前述製程之組合，而形成導線814。
如第1J圖所示，根據一些實施例，移除圖案化罩幕層810。之後，將未被導線（例如導線814）覆蓋的晶種層808之暴露的部分移除，如第1J圖所示。可利用蝕刻製程移除晶種層808之暴露的部分。
在一些實施例中，在移除晶種層808之暴露的部分的蝕刻製程期間，由於固化的隔離層806’的保護，可避免磁性元件109受到損傷。磁性元件109的表面可以維持良好的狀態。如此可以確保磁性元件109的品質以及可靠度。
第3圖是根據本發明一些實施例之一半導體裝置的結構的俯視佈局圖。在一些實施例中，第3圖是第1J圖 所示的結構的俯視佈局圖。在一些實施例中，第1J圖 的剖面示意的結構是根據第3圖中的線1J-1J所繪製。
第2圖是根據本發明一些實施例之一半導體裝置的結構的剖面示意圖。在一些實施例中，第3圖是第2圖所示的結構的俯視佈局圖。在一些實施例中，第2圖的剖面示意的結構是根據第3圖中的線2-2所繪製。
如第2圖所示，根據一些實施例，導線814延伸跨過磁性元件109的上方。如第3圖所示，根據一些實施例，多條導線814形成於固化的隔離層806’的上方。在一些實施例中，各條導線814延伸跨過磁性元件109（磁性元件109是在固化的隔離層806’的下方並以虛線繪製）。固化的隔離層806’物理性隔離以及/或電性隔離磁性元件109與導線814。
在一些實施例中，這些導線814彼此電性連接。在一些實施例中，各條導線814電性連接至位於磁性元件109的上方和下方的其他導線。這些導線（包含導線814）一起圍繞磁性元件109。導線以及磁性元件109可以一起作為電感器（inductor）之用。
在上述的一些實施例中，導線814的形成涉及電鍍製程。可以對本揭露的實施例進行許多改變以及/或修飾。在一些其他實施例中，利用物理氣相沉積製程、化學氣相沉積製程、一種或多種其他可應用的製程、或前述製程之組合，以沉積一金屬層。 之後，使用微影製程和蝕刻製程對金屬層進行圖案化，以形成導線814。
之後，多層材料層和多個裝置元件可形成於如第1J圖、第2圖以及第3圖所示的結構的上方。之後，可進行切割製程以將結構切成多個彼此分離的半導體晶粒或晶粒封裝。
可以對本揭露的實施例進行許多改變以及/或修飾。第5圖是根據本發明一些實施例之一半導體裝置的結構的剖面示意圖。在一些實施例中，第5圖是第1C圖所示的結構的一部分的放大剖面示意圖。在一些實施例中，在進行蝕刻製程以移除中空結構112之後，最頂部的磁性層108e之部分的頂表面是下凹的（recessed）。如第5圖所示，磁性層108e具有被罩幕元件114覆蓋的第一部分500A以及未被罩幕元件114覆蓋的第二部分500B。在蝕刻製程之後，第二部分500B下凹至低於第一部分500A的高度水平。在一些實施例中，因此而形成凹部502。凹部502圍繞第一部分500A。 在一些實施例中，凹部502位於第4圖中的週邊區域R2 。因此，凹部502圍繞中央區域R1 。
在一些實施例中，凹部502具有從凹部502的側壁量測至磁性層108e的邊緣的寬度。此寬度可在約5 µm到約10 µm的範圍內。在一些例子中，若寬度小於約5 µm，可能對移除中空結構112的蝕刻製程造成負面影響。一但在罩幕元件114的形成期間其覆蓋發生移位，則一些中空結構112可能會被罩幕元件114 覆蓋。因此，可能無法完全地移除中空結構112，而造成半導體裝置的結構的性能劣化。在一些其他例子中，若寬度大於約10 µm，不僅中空結構112還有磁性元件109的更多部分可能會被移除，也可能造成半導體裝置的結構的性能劣化。
第6圖是根據本發明一些實施例之半導體裝置的結構之隔離層的俯視圖。在一些實施例中，第6圖是如第1J圖、第2圖以及第3圖所示的結構的隔離層806’ 之整體或部分的俯視圖。在一些實施例中，由於隔離層806’的特性，自固化的隔離層 806’俯視，當在可見光的照射下觀察固化的隔離層806’時，固化的隔離層806’包含一或多個色環（color rings）。色環902可包含橘色、綠色、黃色、紅色、其他色、或前述顏色之組合。
在一些實施例中，固化的隔離層806’具有在固化的隔離層806’的頂表面以及磁性元件109的頂表面之間量測得到的厚度。此厚度可在約1.5 µm到約2.5 µm的範圍內。在一些實施例中，固化的隔離層806’ 的厚度並不均勻。固化的隔離層806’的厚度不均勻的特性可能導致色環902的出現。
在一些例子中，若固化的隔離層806’的厚度小於約1.5 µm，磁性元件109的一些部分可能無法被良好覆蓋而可能暴露出來。因此，磁性元件109可能與後續形成的導線直接接觸，而造成半導體裝置的結構的功能失效。在一些其他例子中，若固化的隔離層806’的厚度大於約2.5 µm，磁性元件109以及後續形成的導線之間的距離可能太大，而造成半導體裝置的結構的性能不佳。
在一些實施例中，一些色環902是連續環。在一些實施例中，一些色環902是不連續環。在一些實施例中，直接位於磁性元件109上方的隔離層806’的部分可具有4個到6個色環。在一些實施例中，一些色環902的寬度與其他色環902的寬度不同。在一些實施例中，具有較薄寬度W1 的其中一個色環902是圍繞具有較厚寬度W2 的另一個色環902，如第6圖所示。在一些實施例中，內部的色環902比起外部的色環902具有更淺的顏色。在一些其他實施例中，各個色環902彼此實質上等寬。其中一個色環902包圍其他的一或多個色環902。在一些實施例中，最內部的色環902 圍繞一橢圓狀區域R3 ，如第6圖所示。
在一方面中，本發明一些實施例提供了一種形成半導體裝置的結構的方法。此方法包括於半導體基板的上方形成鈍化層，以及於鈍化層的上方形成磁性元件。此方法還包括於磁性元件以及鈍化層的上方形成隔離層，其中隔離層包括一高分子材料。此方法更包括於隔離層的上方形成導線，其中導線延伸跨過磁性元件。
在一些實施例中，形成半導體裝置的結構的方法更包括對隔離層進行圖案化，以暴露出位於隔離層下方的一接墊結構。
根據一些實施例中，形成半導體裝置的結構的方法中，在對隔離層進行圖案化以暴露出接墊結構之後，隔離層覆蓋磁性元件之頂表面的全部。
根據一些實施例中，形成半導體裝置的結構的方法中，在對隔離層進行圖案化之後以及在形成導線之前，更包括固化隔離層。
根據一些實施例中，形成半導體裝置的結構的方法中，是以旋轉塗佈製程形成隔離層。
根據一些實施例中，形成半導體裝置的結構的方法中，隔離層直接形成於磁性元件以及鈍化層上，以覆蓋磁性元件。
根據一些實施例中，形成半導體裝置的結構的方法中，鈍化層包括第二高分子材料。
根據一些實施例中，形成半導體裝置的結構的方法中，隔離層以及鈍化層兩者皆包含聚醯亞胺。
根據一些實施例中，形成半導體裝置的結構的方法中，磁性元件的形成包括：形成複數個磁性層於鈍化層的上方；形成一圖案化罩幕層於此些磁性層的上方；以及對此些磁性層進行濕式蝕刻，以部分地移除此些磁性層，其中此些磁性層的留下部分(remaining portions)形成磁性元件。
根據一些實施例中，形成半導體裝置的結構的方法中，形成一罩幕元件以部分地覆蓋該磁性元件的一頂表面；以及利用一濕式蝕刻製程將該磁性元件部分地移除，以自該磁性元件的側壁將孔洞(voids)移除。
在一方面中，本發明一些實施例提供了另一種形成半導體裝置的結構的方法。此方法包括於一半導體基板的上方形成一第一高分子層，以及於第一高分子層的上方形成一磁性元件。此方法還包括於第一高分子層的上方形成一第二高分子層，以覆蓋磁性元件。此方法更包括於第二高分子層的上方形成一導線，其中導線延伸跨過磁性元件。
根據一些實施例中，形成半導體裝置的結構的方法中，第一高分子層以及第二高分子層分別包含聚醯亞胺。
根據一些實施例中，形成半導體裝置的結構的方法更包括對第二高分子層進行部分移除，以暴露出位於第二高分子層下方的一接墊結構。
根據一些實施例中，形成半導體裝置的結構的方法中，在對第二高分子層進行部分移除之後以及在形成導線之前，更包括對第二高分子層進行固化。
根據一些實施例中，形成半導體裝置的結構的方法中，係以旋轉塗佈製程將第二高分子層直接形成在磁性元件之上。
在一方面中，本發明一些實施例提供了一種半導體裝置的結構。此半導體裝置的結構包括一半導體基板以及位於半導體基板上方的磁性元件。半導體裝置的結構亦包括位於半導體基板以及磁性元件之間的鈍化層。半導體裝置的結構還包括位於磁性元件以及鈍化層上方的隔離層，其中隔離層包括一高分子材料。半導體裝置的結構更包括位於隔離層上方且延伸跨過磁性元件的導線。
在一些實施例中，自半導體裝置的結構的隔離層俯視，當在一可見光的照射下觀察隔離層時，隔離層包含至少一色環（color ring）。
在一些實施例中，半導體裝置的結構中的鈍化層以及隔離層分別包含聚醯亞胺。
在一些實施例中，半導體裝置的結構中的磁性元件包含複數個子層（sub-layers），且各子層大於位於其上方的另一子層。
在一些實施例中，半導體裝置的結構中的隔離層直接接觸磁性元件。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體基板； 102:內連線結構； 104:保護層； 106:蝕刻停止層； 108a-108e:磁性層/子層； 109:磁性元件； 109T:磁性元件的頂表面； 109S:磁性元件的側壁表面； 110:圖案化罩幕層； 112:中空結構； 114:罩幕元件； 500A:第一部分； 500B:第二部分； 502:凹部； 802:導電層； 804:導電接墊； 806:隔離層； 806’:固化的隔離層； 808:晶種層； 810:圖案化罩幕層； 812:開口； 814:導線； 902:色環； R1:中央區域； R2:週邊區域； R3:區域； I-I、1J-1J、2-2:線； H1:第一厚度； H2:第二厚度； L1:第一假想線； L2:第二假想線； W1:寬度； W2:寬度。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A-1J圖是根據本發明一些實施例之形成一半導體裝置的結構之製程的多個階段的剖面示意圖。 第2圖是根據本發明一些實施例之一半導體裝置的結構的剖面示意圖。 第3圖是根據本發明一些實施例之一半導體裝置的結構的俯視佈局圖。 第4圖是根據本發明一些實施例之形成一半導體裝置的結構之製程的一個中間階段的俯視佈局圖。 第5圖是根據本發明一些實施例之一半導體裝置的結構的剖面示意圖。 第6圖是根據本發明一些實施例之半導體裝置的結構之隔離層的俯視圖。
100:半導體基板
102:內連線結構
104:保護層
106:蝕刻停止層
109:磁性元件
109T:磁性元件的頂表面
109S:磁性元件的側壁表面
806’:固化的隔離層
808:晶種層
814:導線

Claims (1)

  1. 一種形成半導體裝置的結構的方法，包括： 形成一鈍化層（passivation layer）於一半導體基板的上方； 形成一磁性元件（magnetic element）於該鈍化層的上方； 形成一隔離層（isolation layer）於該磁性元件以及該鈍化層的上方，其中該隔離層包括一高分子材料（polymer material）；以及 形成一導線於該隔離層的上方，其中該導線延伸跨過該磁性元件。
TW108130354A 2018-08-31 2019-08-26 半導體裝置的結構及其形成方法 TWI823994B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862725695P 2018-08-31 2018-08-31
US62/725,695 2018-08-31
US16/432,625 US11094776B2 (en) 2018-08-31 2019-06-05 Structure and formation method of semiconductor device with magnetic element covered by polymer material
US16/432,625 2019-06-05

Publications (2)

Publication Number Publication Date
TW202011470A true TW202011470A (zh) 2020-03-16
TWI823994B TWI823994B (zh) 2023-12-01

Family

ID=69641582

Family Applications (2)

Application Number Title Priority Date Filing Date
TW108130163A TWI807087B (zh) 2018-08-31 2019-08-23 半導體裝置結構及其製造方法
TW108130354A TWI823994B (zh) 2018-08-31 2019-08-26 半導體裝置的結構及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW108130163A TWI807087B (zh) 2018-08-31 2019-08-23 半導體裝置結構及其製造方法

Country Status (3)

Country Link
US (7) US10756162B2 (zh)
CN (2) CN110875424A (zh)
TW (2) TWI807087B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735372B (zh) * 2020-05-27 2021-08-01 台灣積體電路製造股份有限公司 電感器結構及形成其的方法
TWI737564B (zh) * 2020-07-29 2021-08-21 台灣積體電路製造股份有限公司 電感裝置及其形成方法
TWI761117B (zh) * 2021-01-07 2022-04-11 台灣積體電路製造股份有限公司 電感器、半導體元件及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10720487B2 (en) * 2018-06-28 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
US10756162B2 (en) * 2018-08-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10042962C1 (de) * 2000-08-31 2002-05-02 Siemens Ag Magnetlager zur Lagerung einer drehbaren Welle unter Verwendung von Hoch-T¶c¶-Supraleitermaterial
US7170173B2 (en) * 2003-04-17 2007-01-30 Infineon Technologies Aktiengesellschaft Magnetically lined conductors
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
US7982275B2 (en) * 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US9300301B2 (en) * 2010-10-05 2016-03-29 Carnegie Mellon University Nonvolatile magnetic logic device
US8722514B2 (en) * 2011-01-17 2014-05-13 Infineon Technologies Ag Semiconductor devices having insulating substrates and methods of formation thereof
WO2013026056A1 (en) * 2011-08-18 2013-02-21 Northeastern University Electrostatically tunable magnetoelectric inductors with large inductance tunability
ITTO20121080A1 (it) * 2012-12-14 2014-06-15 St Microelectronics Srl Dispositivo a semiconduttore con elemento magnetico integrato provvisto di una struttura di barriera da contaminazione metallica e metodo di fabbricazione del dispositivo a semiconduttore
US11107808B1 (en) * 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
JP6233507B2 (ja) * 2014-05-15 2017-11-22 富士電機株式会社 パワー半導体モジュールおよび複合モジュール
US9799721B2 (en) * 2015-04-17 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated magnetic core inductor and methods of fabrications thereof
WO2017202331A1 (en) * 2016-05-25 2017-11-30 Chen-Fu Chu Methods of filling organic or inorganic liquid in assembly module
US10170536B1 (en) * 2017-06-19 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic memory with metal oxide etch stop layer and method for manufacturing the same
US10263064B2 (en) * 2017-06-30 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US11127704B2 (en) * 2017-11-28 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bump structure and method of making semiconductor device
US10724332B2 (en) * 2017-12-28 2020-07-28 Chevron U.S.A. Inc. Low-power electric safety valve
US10720487B2 (en) * 2018-06-28 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
US10756162B2 (en) * 2018-08-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
GB2584106B (en) * 2019-05-21 2024-03-27 Pragmatic Printing Ltd Flexible electronic structure
US11784211B2 (en) * 2020-05-27 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip inductor structure
TW202228111A (zh) * 2020-06-03 2022-07-16 中國大陸商上海顯耀顯示科技有限公司 用於具有水平光發射的多色ｌｅｄ像素單元的系統及方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735372B (zh) * 2020-05-27 2021-08-01 台灣積體電路製造股份有限公司 電感器結構及形成其的方法
TWI737564B (zh) * 2020-07-29 2021-08-21 台灣積體電路製造股份有限公司 電感裝置及其形成方法
US11322576B2 (en) 2020-07-29 2022-05-03 Taiwan Semiconductor Manufacturing Company Limited Inductive device
US11908884B2 (en) 2020-07-29 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Inductive device
TWI761117B (zh) * 2021-01-07 2022-04-11 台灣積體電路製造股份有限公司 電感器、半導體元件及其製造方法

Also Published As

Publication number Publication date
US20200350395A1 (en) 2020-11-05
US20200075708A1 (en) 2020-03-05
CN110875424A (zh) 2020-03-10
CN110875420A (zh) 2020-03-10
US20210376054A1 (en) 2021-12-02
US11233116B2 (en) 2022-01-25
TW202011469A (zh) 2020-03-16
US20230238422A1 (en) 2023-07-27
US11621317B2 (en) 2023-04-04
US10756162B2 (en) 2020-08-25
US11749711B2 (en) 2023-09-05
TWI823994B (zh) 2023-12-01
US11094776B2 (en) 2021-08-17
TWI807087B (zh) 2023-07-01
US20200075448A1 (en) 2020-03-05
US20230361156A1 (en) 2023-11-09
US20220140065A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
TWI823994B (zh) 半導體裝置的結構及其形成方法
JP4611943B2 (ja) 半導体装置
US8871614B2 (en) Semiconductor die with protective layer and related method of processing a semiconductor wafer
US8791567B2 (en) Semiconductor device
US10074584B2 (en) Method of forming a semiconductor component comprising a second passivation layer having a first opening exposing a bond pad and a plurality of second openings exposing a top surface of an underlying first passivation layer
US11908885B2 (en) Semiconductor device structure with magnetic element
JP2016092339A (ja) 半導体装置およびその製造方法
WO2021135619A1 (zh) 封装结构及其成型方法
US20090108258A1 (en) Semiconductor Device And Method for Fabricating The Same
CN111883433B (zh) 一种半导体晶片封装及其形成方法
JP2004247522A (ja) 半導体装置及びその製造方法
JP2012033624A (ja) ウエハレベルパッケージ構造およびその製造方法
US20110084411A1 (en) Semiconductor die
CN111725179B (zh) 一种晶圆级多层布线结构及其制备方法
JP2007035941A (ja) 半導体装置の製造方法