CN110875424A - 半导体装置结构的制造方法 - Google Patents

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Abstract

一种半导体装置结构和制造方法。上述方法包括形成一粘着层于一半导体基底上，且形成一磁性元件于粘着层上。上述方法还包括形成一隔离元件而延伸跨越磁性元件。隔离元件局部覆盖磁性元件的上表面，且局部覆盖磁性元件的多个侧壁表面。上述方法还包括局部去除粘着层，使得粘着层的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。另外，上述方法包括形成一导线于隔离元件上。

Description

半导体装置结构的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置结构及其制造方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料与设计的技术进展已经产生了多个IC世代。每一世代都具有比上一世代更小更复杂的电路。
IC演进过程中，功能密度(即，每一芯片面积中内连接装置的数量)通常会增加，而几何尺寸(即，利用工艺可产生的最小部件(或线))却是减少。这种照比例微缩的工艺通常通过提高生产效率及降低相关成本而带来许多益处。
然而，这些进展增加了工艺与IC制造的复杂度。由于特征部件尺寸持续缩小，因而工艺也持续变得更加难进行。因此，形成可靠且尺寸越来越小的半导体装置成为了一项挑战。
发明内容
一种半导体装置结构的制造方法包括：形成一粘着层于一半导体基底上，且形成一磁性元件于粘着层上。上述方法还包括形成一隔离元件而延伸跨越磁性元件。隔离元件局部覆盖磁性元件的上表面，且局部覆盖磁性元件的多个侧壁表面。上述方法还包括局部去除粘着层，使得粘着层的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。另外，上述方法包括形成一导线于隔离元件上。
一种半导体装置结构的制造方法包括：形成一金属层于一半导体基底上。上述方法也包括形成一磁性元件于金属层上。上述方法还包括直接形成一隔离元件于磁性元件及金属层上。另外，上述方法包括形成一导线于隔离元件上。
一种半导体装置结构包括：一半导体基底及位于半导体基底上的一磁性元件。上述半导体装置结构也包括一粘着元件，位于磁性元件与半导体基底之间。上述半导体装置结构还包括一隔离元件，延伸跨越磁性元件，其中隔离元件局部覆盖磁性元件的上表面，且局部覆盖磁性元件的多个侧壁表面。粘着元件的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。另外，上述半导体装置结构包括一导线，位于隔离元件上。
附图说明
图1A至图1M示出根据一些实施例的不同制造阶段的半导体装置结构制造方法剖面示意图。
图2A至图2E示出根据一些实施例的不同制造阶段的半导体装置结构制造方法剖面示意图。
图3A至图3D示出根据一些实施例的不同制造阶段的半导体装置结构制造方法平面布局示意图。
图4示出根据一些实施例的半导体装置结构剖面示意图。
图5示出根据一些实施例的半导体装置结构剖面示意图。
图6示出根据一些实施例的半导体装置结构平面布局示意图。
图7示出根据一些实施例的一中间制造阶段的半导体装置结构制造方法平面示意图。
附图标记说明：
12、114、117 掩模元件
100 半导体基底
100E、501、E1、E2、E3、E4 边缘
102 内连接结构
103 粘着层
103' 粘着元件
103T 端部
104 保护层
106 蚀刻停止层
108a、108b、108c、108d、108e 磁性层
109 磁性元件
109S 侧壁表面
109T 上表面
110 掩模层
112 中空结构
116 隔离层
116' 隔离元件
118A、118B 导线
120 介电层
500A 第一部分
500B 第二部分
502 凹部
d3 宽度
d1、d2、D1、D2、D3 距离
R、R2 外围区域
R1 中心区域
S 孔洞
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
以下描述了一些实施例。可以在这些实施例中所述的阶段进行之前、期间及/或之后提供额外的操作。对于不同的实施例，可替换或排除所述的一些阶段。可将额外的特征部件加入半导体装置结构中。对于不同的实施例，可替换或排除以下所述的一些特征部件。尽管所讨论的一些实施例是以特定顺序进行操作，然而可以另一逻辑顺序进行这些操作。
图1A至图1M示出根据一些实施例的不同制造阶段的半导体装置结构制造方法剖面示意图。如图1A所示，接收或提供一半导体基底100。半导体基底100可包括其中形成有多个装置元件的半导体晶圆。举例来说，半导体基底100是其中形成有晶体管的硅晶圆。
在一些实施例中，形成一内连接结构102于半导体基底100上方。内连接结构102可包括多个介电层和多个导电特征部件。这些导电特征部件于装置元件与后续待形成的其他元件之间形成电性连接。在一些实施例中，内连接结构102的最顶部介电层由高分子材料制成或包括高分子材料。举例来说，高分子材料为聚酰亚胺或其他合适的材料。
如图1A所示，根据一些实施例，沉积一粘着层103于内连接结构102上。粘着层103可用于改善内连接结构102与后续形成的元件之间的粘合。在一些实施例中，粘着层103进一步延伸到内连接结构102的一侧壁上。粘着层103进一步延伸到半导体基底100的一侧壁上。
在一些实施例中，粘着层103由金属材料制成或包括金属材料。金属材料可包括钛、铝、铜、一或多种其他合适的材料，或其组合。举例来说，金属材料可包括实质上纯金属材料(例如，钛)或合金(例如，铜及铝的组合)。粘着层103的厚度可约在
Figure BDA0002164800690000041
至
Figure BDA0002164800690000042
的范围内。
可使用物理气相沉积(physical vapor deposition,PVD)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺、原子层沉积(atomic layer deposition,ALD)工艺、电镀工艺、无电电镀工艺、一或多个其他合适的工艺或其组合来沉积粘着层103。
之后，根据一些实施例，形成一掩模(罩幕)元件12于粘着层103上，如图1A所示。在一些实施例中，掩模元件12覆盖粘着层103的一内部。粘着层103具有一外部围绕上述内部，而露出位于半导体基底100的外围区域上方的粘着层103的外部。掩模元件12可为图案化的光刻胶层。可使用微影(光刻)工艺来形成掩模元件12。
如图1B所示，根据一些实施例，去除粘着层103的露出部分。在一些实施例中，以使用掩模元件12作为蚀刻掩模的蚀刻工艺去除粘着层103的露出部分(外部部分)。
之后，根据一些实施例，去除掩模元件，如图1C所示。在去除粘着层103的外部之后，露出内连接结构102的外围区域R。粘着层103的余留部分的形成一端部103T。端部103T与半导体基底100的边缘100E横向隔开一距离D1。
图7示出根据一些实施例的一中间制造阶段的半导体装置结构制造方法平面示意图。在一些实施例中，图7示出了图1C中所示结构的平面示意图。图7也示出了图1C中未示出的其他部分的平面示意图。在一些实施例中，半导体基底100为一半导体晶圆。内连接结构102的外围区域R横向围绕粘着层103。在一些实施例中，距离D1约在1000μm至2000μm的范围内。在一些其他实施例中，距离D1约在1500μm至1800μm的范围内。
在一些实施例中，由于去除粘着层103的外部，因此防止在后续用于形成磁性元件的工艺期间使用的蚀刻剂延伸至磁性元件下方的粘着层103。防止在半导体基底100的周边区域附近发生材料层之间的剥离问题。在距离D1小于约1000μm的一些情形下，仍可能发生剥离问题。在距离D1大于约2000μm的一些其他情形下，外部区域R会占据太多空间。如此一来，减少了可形成的装置元件的数量。
如图1D所示，根据一些实施例，沉积一保护层104于粘着层103及内连接结构102上。保护层104可用于后续的蚀刻工艺期间来保护内连接结构102，以改善磁性元件的品质。在一些实施例中，保护层104与粘着层103和内连接结构102直接接触。在一些其他实施例中，形成一或多个其他材料层于保护层104与粘着层103之间或形成于保护层104与内连接结构102之间。
在一些实施例中，保护层104为单层。在一些其他实施例中，保护层104包括多个子层。子层可由相同的材料制成。或者，一些子层可由不同材料制成。
保护层104可由氮化硅、氧化硅、氮氧化硅、碳化硅、一或多种其他合适的材料或其组合制成。保护层104可使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、一或多个其他可应用工艺或其组合来进行沉积。
保护层104可具有一厚度，约在0.1μm至3μm的范围。在一些情形下，若保护层104薄于约0.1μm，则保护层104会太薄而无法保护下面的内连接结构102在一些其他情形下，若保护层104厚于约3μm，则保护层104的应力会太高。保护层104可能由于高应力而破裂或分层，这会对半导体装置结构的品质及可靠度产生负面影响。
然而，可对本文的实施例进行许多变化及/或修改。在一些其他实施例中，并未形成保护层104。
如图1D所示，根据一些实施例，沉积一蚀刻停止层106于保护层104上。蚀刻停止层106在随后的用于形成磁性元件的蚀刻工艺期间可保护保护层104、粘着层103及其下方的内连接结构102而免于受损。在一些实施例中，蚀刻停止层106为单层。在一些其他实施例中，蚀刻停止层106包括多个子层。子层可由相同的材料制成。或者，一些子层由不同材料制成。
在一些实施例中，蚀刻停止层106与保护层104由不同材料制成。蚀刻停止层106可由氧化钽、氧化锆、氮化钽、一或多种其他合适的材料或其组合制成。在一些实施例中，蚀刻停止层106使用CVD工艺、ALD工艺、PVD工艺、一或多个其他合适工艺或其组合来进行沉积。在一些其他实施例中，沉积一金属层于内连接结构102上方。之后，使用氧化工艺及/或氮化工艺将金属层转变为保护层104。
如图1D所示，根据一些实施例，依序沉积二或更多个磁性层(诸如磁性层108a-108e)于蚀刻停止层106上。稍后将图案化这些磁性层108a-108e，以形成一或多个磁性元件。在一些实施例中，磁性层108a-108e由相同的材料制成。在一些其他实施例中，一些磁性层108a-108e由不同材料制成。在一些实施例中，每个磁性层108a-108e具有相同的厚度。在一些其他实施例中，一些磁性层108a-108e具有不同的厚度。
在一些实施例中，磁性层108a-108e包含钴、锆、钽、铁、镍、一或多种其他元素或其组合。磁性层108a-108e可由包含钴、锆及钽的合金(CZT)、包含钴与锆的合金、包含铁与镍的合金、一或多种其他合适的材料或其组合制成。沉积磁性层108a-108e可使用PVD工艺，CVD工艺、ALD工艺、电镀工艺、无电电镀工艺，一或多种其他合适工艺或其组合来进行。
如图1E所示，根据一些实施例，形成一图案化的掩模层110于磁性层108e上。图案化的掩模层110用于辅助磁性层108a-108e的后续图案化工艺。在一些实施例中，图案化的掩模层110为图案化的光刻胶层。可以使用微影工艺来形成具有所需图案的图案化掩模层110。举例来说，图案化的掩模层110的平面示意图可具有正方形形状、矩形形状或其他合适的形状。
之后，根据一些实施例，局部去除磁性层108a-108e，如图1E所示。如此一来，磁性层108a-108e的余留部分一同形成磁性元件109。在一些实施例中，利用图案化的掩模层110作为蚀刻掩模，使用蚀刻工艺来局部去除磁性层108a-108e。在一些实施例中，蚀刻工艺为湿式蚀刻工艺。在湿式蚀刻工艺中所使用的蚀刻剂可包括硝酸、盐酸、氢氟酸、一或多种其他合适的蚀刻剂或其组合。举例来说，在湿式蚀刻过程中使用硝酸、盐酸及氢氟酸的混合物作为蚀刻剂。蚀刻停止层106及保护层104可在用于图案化磁性层108a-108e的湿式蚀刻工艺期间保护内连接结构102及粘着层103而免于受损。
在一些情形下，由于磁性层108a-108e及湿式蚀刻工艺的特性，多个中空结构112可形成于磁性元件109的多个侧壁表面处，如图1E所示。中空结构112的内部可能含有空隙，这对所形成的磁性元件109的品质及可靠度会有不利影响。
如图1F所示，根据一些实施例，去除掩模元件110，然后形成新的掩模元件114，以局部覆盖磁性元件109的顶表面。掩模元件114的材料及形成方法可相同或相似于图案化掩模层110的材料及形成方法。在一些实施例中，磁性元件109包括多个磁性层108a-108e的叠层。在一些实施例中，最顶部的磁性层(即，磁性层108e)比掩模元件114宽。
在一些实施例中，掩模元件114覆盖最顶部的磁性层108e的中心区域R1，如图1F所示。最顶部的磁性层108e具有未被掩模元件114覆盖的外围区域R2。最顶部的磁性层108e的外围区域R2围绕最顶部的磁性层108e的中心区域R1。
之后，根据一些实施例，进行蚀刻工艺，以局部去除磁性元件109，如图1F所示。在一些实施例中，蚀刻工艺为干式蚀刻工艺，其能够去除磁性元件109的侧壁表面处的中空结构112(包含空隙)。干式蚀刻工艺中使用的蚀刻剂可包括CF4或其他合适的蚀刻剂。在一些实施例中，由于可受到保护层104的保护，因此进行了较长时间的干式蚀刻工艺，以确保完全去除中空结构112。由于去除了中空结构112，因此磁性元件109的品质及可靠度可获得改善。
在一些实施例中，用于去除中空结构112的蚀刻工艺还局部去除蚀刻停止层106及保护层104。或者，使用另一蚀刻工艺来去除保护层104或蚀刻停止层106。如此一来，根据一些实施例，露出内连接结构102的一部分与粘着层103的一部分，如图1F所示。可露出形成于内连接结构102中的一或多个导电接垫。稍后可形成如重布线层的其他导电特征部件，以连接露出的导电接垫。
之后，根据一些实施例，去除掩模元件114，以露出磁性元件109的上表面109T，如图1G所示。如图1G所示，磁性元件109的侧壁表面109S具有阶梯状轮廓。
图3A至图3D示出根据一些实施例的不同制造阶段的半导体装置结构制造方法平面布局示意图。一些实施例中，图3A为图1G中所示结构的上视布局图。在一些实施例中，图1G中所示的结构是沿图3A中I-I线。
在一些实施例中，磁性元件109具有多个子层，例如磁性层108a-108e。在一些实施例中，每个子层大于其上方的另一个子层，如图1G及图3A所示。举例来说，磁性层108a大于磁性层108b。相似地，磁性层108d大于磁性层108e。
如图1H所示，根据一些实施例，沉积一隔离层116于内连接结构102、粘着层103及磁性元件109上。隔离层116可由氮化硅、氧化硅、氮氧化硅、一或多种其他合适的介电材料或其组合制成。隔离层116可使用CVD工艺、ALD工艺、PVD工艺、一或多个其他合适工艺或其组合来进行沉积。
在一些实施例中，隔离层116的材料与粘着层103之间的粘着力大于隔离层116的材料与内连接结构102之间的粘着力。在一些实施例中，隔离层116与粘着层103直接接触。
在未形成粘着层103的一些其他情形下，在隔离层116与内连接结构102之间及位于磁性元件109附近的位置处可能发生分层。或者，由于隔离层116的高应力，可能会损坏在内连接结构102内形成的一导电垫。举例来说，隔离层116可能收缩并导致隔离层116与内连接结构102的聚酰亚胺层之间分层。隔离层116也可能受到破坏。
之后，根据一些实施例，形成一掩模元件117于隔离层116上，如图1H所示。掩模元件117用于辅助隔离层116的后续图案化工艺。掩模元件117的材料及形成方法可相同或相似于掩模元件114的材料及形成方法。
图2A至图2E示出根据一些实施例的不同制造阶段的半导体装置结构制造方法剖面示意图。图2A可示出沿图1H中截线的2A所示结构的另一剖面示意图。在一些实施例中，掩模元件117延伸越过磁性元件109，如图2A所示。
如图1I所示，根据一些实施例，局部去除隔离层116。掩模元件117可作为蚀刻掩模，且使用蚀刻工艺来去除未被掩模元件117覆盖的隔离层116。如此一来，隔离层116的余留部分形成隔离元件116'，如图1I所示。在局部去除隔离层116之后，局部露出粘着层103，如图1I所示。
如图1J及图2B所示，根据一些实施例去除掩模元件117。在一些实施例中，图3B为图1J及图2B中所示结构的平面布局图。在一些实施例中，图1J中所示的结构是沿着图3B中的I-I线。在一些实施例中，图2B中所示的结构是沿图3B中的J-J线。
在一些实施例中，每个隔离元件116'延伸跨越磁性元件109。在一些实施例中，每个隔离元件116'局部覆盖磁性元件109的上表面109T。上表面109T未被隔离元件116'覆盖，如图1J及图3B所示。在一些实施例中，每个隔离元件116'局部覆盖磁性元件109的侧壁表面109S。隔离元件116'未覆盖侧壁表面109S的一部分。
如图1K及图2C所示，根据一些实施例，局部去除粘着层103。在一些实施例中，图3C为图1K及图2C图中所示结构的平面布局图。在一些实施例中，图1K中所示的结构是沿着图3C中的I-I线。在一些实施例中，图2C中所示的结构是沿图3C中的J-J线。
可以使用蚀刻工艺来局部去除粘着层103。去除粘着层103的露出部分，使得最初粘着层103所覆盖的内连接结构102的部分露出，如图1K、图2B及图3C所示。在一些实施例中，还去除了露出部分附近的部分的粘着层103。粘着层103的余留部分形成粘着元件103'。在一些实施例中，由于局部去除了粘着层103，因此防止所得的粘着元件103'与后续形成的导线电接触。因此，可避免粘着元件103'与后续形成的导线之间发生短路。
在一些实施例中，在形成隔离层116(或隔离元件116')之后，局部去除粘着层103，以形成粘着元件103'。粘着层103与隔离层116及内连接结构102交界。防止具有高应力的隔离层116(或隔离元件116')与高分子层(例如，聚酰亚胺层)直接接触。因此，防止内连接结构102由于隔离层116(或隔离元件116')的高应力而受损。
在一些其他情形下，在形成隔离层116(或隔离元件116')之前，局部去除粘着层103，以形成粘着元件。具有高应力的一部分的隔离层116(或隔离元件116')会与内连接结构102直接接触。如此一来，内连接结构102可能受损。举例来说，会在高分子层(例如，聚酰亚胺层)及/或内连接结构102的导电接垫内形成裂缝或空孔。
在一些实施例中，粘着元件103'直接接触隔离元件116'及内连接结构102。粘着元件103'改善隔离元件116'及内连接结构102之间的粘合。在一些实施例中。在未形成粘着元件103'的其他情形下，可能发生隔离元件116'与内连接结构102之间分层。由于隔离元件116'的高应力，会在内连接结构102的高分子(例如，聚酰亚胺)层内形成裂缝。
在一些实施例中，粘着元件103'的边缘E2横向设置于磁性元件109的边缘E3与隔离元件116'的边缘E1之间，如图2C所示。在一些实施例中，粘着元件103'的边缘E4位于磁性元件109下方，如图1K所示。
如图2C所示，粘着元件103'的边缘E2与隔离元件116'的边缘E1横向隔开一距离D2。粘着元件103'的边缘E2与磁性元件109的边缘E3横向隔开一距离D3。距离D2可在约
Figure BDA0002164800690000111
至
Figure BDA0002164800690000112
的范围内。在一些实施例中，距离D3小于距离D1。在这些情形下，距离D3可在约
Figure BDA0002164800690000113
至
Figure BDA0002164800690000114
的范围内。在一些其他实施例中，距离D3大于距离D1。在这些情形下，距离D3可在约
Figure BDA0002164800690000115
至
Figure BDA0002164800690000116
的范围内。
在一些情形下，若距离D2小于约
Figure BDA0002164800690000117
则粘着元件103'会与后续形成的导线电性接触。如此一来，在粘着元件103'和导线之间会发生短路。在一些其他情形下，若距离D2大于约
Figure BDA0002164800690000118
则可能无法充分支撑隔离元件116'。因此，隔离元件116'会受损。
如图1L、图2D及图3D所示，根据一些实施例，形成导线118A及118B于隔离元件116'上方。隔离元件116'将磁性元件109与导线118A及118B物理地隔开。在一些实施例中，导线118A沿着其下方的隔离元件116'的延伸方向延伸。相似地，导线118B也沿着其下方的隔离元件116'的延伸方向延伸。
在一些实施例中，导线118A及118B彼此电性连接。在一些实施例中，导线118A及118B电性连接位于磁性元件109上方与下方形成的其他导线。这些导线一同围绕磁性元件109。这些导线与磁性元件109可一同作为电感器。
导线118A及118B可由铜、铝、金、钴、铂、一或多种其他合适的材料或其组合制成。在一些实施例中，使用电镀工艺形成导线118A及118B。首先沉积一种子层，然后在种子层上形成掩模元件。在一些实施例中，种子层通过孔洞S与粘着元件103'隔开。
掩模元件的开口定义出导线的位置与轮廓。然后，在种子层的露出部分上电镀一或多种导电材料。然后，去除掩模元件，并使用蚀刻工艺去除一开始由掩模元件所覆盖的种子层。如此一来，形成导线118A及118B。如图2D所示，导线118A通过孔洞S与粘着元件103'隔开。在一些实施例中，隔离元件116'、粘着元件103'及导线118A一同围绕孔洞S。
可以对本文的实施例进行许多变化及/或修改。在一些其他实施例中，一金属层使用PVD工艺、CVD工艺、一或多种其他合适工艺或其组合来进行沉积。之后，使用微影工艺及蚀刻工艺将金属层图案化为导线118A及118B。
在一些实施例中，每个隔离元件116'比形成在其上的导线118A或118B宽，如图1L及图3D所示。因此，即使在形成导线118A及118B期间发生叠对偏移(overlay shift)，比导线118A或118B宽的隔离元件116'仍可将磁性元件109与导线118A及118B隔开。因此，磁性元件109仍可提供所需的功能。
在一些实施例中，导线118A或118B与隔离元件116'的宽度比在约0.5至0.9的范围内。在一些情形下，如果宽度比小于约0.5，则导线118A或118B的电阻会很高。磁性元件109的效能会受到负面影响。在一些其他情形下，如果宽度比大于约0.9，则导线118A或118B与磁性元件109电性短路的风险会很高。一旦导线118A或118B与磁性元件109接触，磁性元件109就不能提供所需的功能。
如图3D所示，导线118A的第一边缘与隔离元件116'的第一边缘横向隔开一距离d1。导线118A的第二边缘与位于导线118A下方隔离元件116'的第二边缘横向隔开一距离d2。在一些实施例中，距离d1相同于距离d2。在一些其他实施例中，距离d1与距离d2彼此不同。距离d1或d2可约在2μm至4μm的范围内。
在一些实施例中，导线118A(或118B)与隔离元件116'进一步延伸于内连接结构102上，未被磁性元件109覆盖，如图3D所示。由于粘着元件103'，可防止内连接结构102由于来自隔离元件116'的高应力而受损。如图3D所示，导线118A(或118B)的一端与磁性元件109的边缘横向隔开一距离L。在一些实施例中，距离L约在4μm至约6μm的范围内。
在一些情形下，如果距离L小于约4μm，则磁性元件109的效能和品质量会受到负面影响。举例来说，若在形成导线118A(或118B)期间发生叠对偏移，则隔离元件109的侧壁表面会未被导线118A(或118B)所覆盖。也就是说，导线118A(或118B)并未延伸越过磁性元件109，这可能导致磁性元件109的效率降低下。在一些其他情形下，如果距离L大于约6μm，则导线118A(或118B)与后续形成的介电层之间的应力会增加。因此存在导线118A(或118B)遭受损害或破坏的风险。
如图1M及图2E所示，根据一些实施例，形成一介电层120于导线118A及118B、隔离元件116'及磁性元件109上。在一些实施例中，介电层120直接沉积于导线118A及118B、隔离元件116'及磁性元件109上。在一些实施例中，介电层120直接接触隔离元件116'、导线118A及118B以及磁性元件109。
在一些实施例中，介电层120由高分子材料制成或包括高分子材料。高分子材料可包括PBO、环氧树脂、聚酰亚胺、一或多种其他合适的材料或其组合。可使用旋涂工艺、喷涂工艺、注入工艺、模塑工艺、一或多种其他合适的工艺或其组合来形成介电层120。
在一些实施例中，介电层120的形成涉及热操作步骤。举例来说，含高分子的材料在高温下固化，以形成介电层120。因此，在介电层120的形成期间可能产生高的热应力。如图3D所示，根据一些实施例，将隔离元件116'的露出部分最小化。隔离元件116'与介电层120之间的接触面积很小。因此降低了施加于隔离元件116'上的热应力。
粘着元件103'也可帮助固定隔离元件116'及内连接结构102。因此，防止隔离元件116'及其上的导线118A(或118B)因来自介电层120的热应力而遭受损坏或破坏。如图1M所示的半导体装置结构的品质量及可靠度可得到显着改善。
之后，可形成多个材料层及装置元件于介电层120上。然后，可进行切割工艺，以将上述结构分成多个彼此分开的半导体芯片或芯片封装体。
可对本文的实施例进行许多变化及/或修改。图4示出根据一些实施例的半导体装置结构剖面示意图。在一些实施例中，隔离元件116'沿着磁性元件109的侧壁表面顺应性延伸。在这些情形下，磁性元件109及隔离元件116'都具有阶梯状轮廓，如图4所示。
图5示出根据一些实施例的半导体装置结构剖面示意图。在一些实施例中，图5示出图1F中所示结构的局部放大剖面示意图。在一些实施例中，在进行去除中空结构112的蚀刻工艺之后，最顶部的磁性层108e的上表面的局部为凹陷的。如图5所示，磁性层108e具有被掩模元件114覆盖的第一部分500A以及未被掩模元件114覆盖的第二部分500B。在进行蚀刻工艺之后，第二部分500B比第一部分500A凹入至较低的高度层位。在一些实施例中，形成一凹部502。凹部502围绕第一部分500A。
图6示出根据一些实施例的半导体装置结构平面布局示意图。在一些实施例中，凹部502是因用于去除中空结构112的蚀刻工艺而形成。如图6所示，凹部502具有定义第一部500A的边缘501。如图6所示，凹部502具有宽度d3。在一些实施方案中，宽度d3约在5μm至10μm的范围内。
在一些情形下，若宽度d3小于约5μm，则用于去除中空结构112的蚀刻工艺会受到负面影响。一旦在掩模元件114的形成期间发生叠对偏移，某些中空结构112会被掩模元件114覆盖。如此一来，中空结构112可能无法被完全移除，这会导致半导体装置结构的效能下降。
上述的实施例形成一粘着层于磁性元件与内连接结构之间。图案化的隔离元件及其上的导线形成延伸跨越且局部覆盖磁性元件。然后形成一介电层于磁性元件、图案化的隔离元件以及导电线上。因为图案化的隔离元件与介电层的接触面积受限，所以降低了介电层与图案化的隔离元件之间的应力。由于粘着层，防止内连接结构与图案化的隔离元件直接接触，且防止由于图案化的隔离元件的高应力而受损。防止内连接结构内的元件(例如高分子层及/或导电接垫)受损。半导体装置结构的质量和可靠度可得到显着改善。
根据一些实施例，提供一种半导体装置结构的制造方法。上述方法包括形成一粘着层于一半导体基底上，且形成一磁性元件于粘着层上。上述方法还包括形成一隔离元件而延伸跨越磁性元件。隔离元件局部覆盖磁性元件的上表面，且局部覆盖磁性元件的多个侧壁表面。上述方法还包括局部去除粘着层，使得粘着层的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。另外，上述方法包括形成一导线于隔离元件上。
在一些实施例中，粘着层包括钛、铝、铜或其组合。在一些实施例中，粘着层包括一外部以及由外部包围的一内部，上述方法还包括：在形成磁性元件之前去除粘着层的外部。在上述方法一些实施例中，半导体基底为半导体晶圆，粘着层在去除外部后具有一端部，且粘着层的端部与半导体基底的边缘横向隔开一距离。在上述方法一些实施例中，上述距离约在1000μm至约2000μm的范围内。在一些实施例中，磁性元件的形成包括：形成多个磁性层于粘着层上；形成一图案化的掩模层于磁性层上；以及蚀刻磁性层，以局部去除磁性层，其中磁性层的余留部分形成磁性元件。在上述方法一些实施例中，还包括在形成磁性层之前及形成粘着层之后，形成一保护层及一蚀刻停止层于半导体基底上。在上述方法一些实施例中，蚀刻停止层与保护层由不同的材料制成。在一些实施例中，上述方法还包括形成一介电层于导线、隔离元件及磁性元件上。在上述方法一些实施例中，介电层直接形成于磁性元件上。
根据一些实施例，提供一种半导体装置结构的制造方法。上述方法包括：形成一金属层于一半导体基底上。上述方法也包括形成一磁性元件于金属层上。上述方法还包括直接形成一隔离元件于磁性元件及金属层上。另外，上述方法包括形成一导线于隔离元件上。
在一些实施例中，上述方法还包括局部去除金属层，使得金属层的一边缘位于隔离元件下方。在一些实施例中，上述方法还包括局部去除金属层，使得金属层的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。在一些实施例中，上述方法还包括在形成磁性元件之前去除金属层的外部。在一些实施例中，金属层由钛、铝、铜或其组合制成。
根据一些实施例，提供一种半导体装置结构。上述半导体装置结构包括：一半导体基底及位于半导体基底上的一磁性元件。上述半导体装置结构也包括一粘着元件，位于磁性元件与半导体基底之间。上述半导体装置结构还包括一隔离元件，延伸跨越磁性元件，其中隔离元件局部覆盖磁性元件的上表面，且局部覆盖磁性元件的多个侧壁表面。粘着元件的一边缘横向设置于磁性元件的一边缘与隔离元件的一边缘之间。另外，上述半导体装置结构包括一导线，位于隔离元件上。
在一些实施例中，粘着元件包括钛、铝、铜或其组合。在一些实施例中，上述半导体装置结构还包括一保护层及一蚀刻停止层，位于磁性元件与粘着元件之间，其中蚀刻停止层与保护层由不同的材料制成。在一些实施例中，磁性元件包括多个子层，每个子层大于其上的另一个子层。在一些实施例中，隔离元件、粘着层以及导线一同围绕一孔洞。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思和保护范围内，且可在不脱离本公开的构思和范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体装置结构的制造方法，包括：
形成一粘着层于一半导体基底上；
形成一磁性元件于该粘着层上；
形成一隔离元件而延伸跨越该磁性元件，其中该隔离元件局部覆盖该磁性元件的上表面，且局部覆盖该磁性元件的多个侧壁表面；
局部去除该粘着层，使得该粘着层的一边缘横向设置于该磁性元件的一边缘与该隔离元件的一边缘之间；以及
形成一导线于该隔离元件上。
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