KR20060121687A - 반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조방법 - Google Patents

반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명의 반도체 장치의 제조 방법은 외부 전극과 접속하는 접속용 전극을 형성하는 접속용 전극 형성 공정을 포함하고, 접속용 전극 형성 공정은 실리콘 기판에 그 내벽이 도전층으로 덮인 오목부를 형성하는 오목부 형성 공정과 오목부를 도전층과는 다른 재료로 이루어지는 충전재로 충전하는 충전 공정, 및 실리콘 기판의 이면으로부터 도전층을 노출시키는 노출 공정을 포함한다. 이로써, 적층형 반도체 장치에 바람직하게 사용되는 반도체 장치를 단시간으로 제조할 수 있다.
적층형 반도체 장치, 오목부, 충전재

Description

반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, LAMINATED SEMICONDUCTOR DEVICE, AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
도 1 (a) ∼ 도 1 (j) 는, 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 2 는, 본 발명의 실시형태에 관련된 반도체 칩을 적층한 멀티 칩 반도체 장치를 나타내는 단면도.
도 3 은, 본 발명의 실시형태에 관련된 반도체 칩이 적층되는 모양을 나타내는 평면도.
도 4 는, 종래의 멀티 칩 반도체 장치를 나타내는 단면도.
도 5 는, 종래의 멀티 칩 반도체 장치를 나타내는 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1, 1a, 1b : 실리콘 기판 2, 2a, 2b : 반도체 소자
2', 2a', 2b' : 반도체 소자 형성 영역
3, 3a, 3b : 제 1 절연막 4, 4a, 4b : 제 2 절연막
5, 5a, 5b : 도전층 6 : 완충재
8 : 오목부 9, 9a, 9b : 충전재
10, 10a, 10b : 반도체 기판 11, 11a, 11b : 배선 패턴
12, 12a, 12b : 접속용 전극 13 : 접속 영역
15, 15a, 15b : 접속용 단자 20a, 20b : 반도체 칩
21 : 반도체 장치
기술분야
본 발명은, 복수의 반도체 칩 (반도체 장치) 을 구비하는 멀티 칩 반도체 장치 (적층형 반도체 장치), 이 멀티 칩 반도체 장치에 바람직하게 사용되는 반도체 칩, 및 그 제조 방법에 관한 것이다.
종래기술
최근, 컴퓨터 및 통신 기기 등의 중요 부분에는 다수의 트랜지스터 및 저항 등의 반도체 소자가 전기 회로를 형성하도록 접속되고, 추가로 기판 상에 집적화되어 형성된 대규모 집적 회로 (LSI 칩) 가 다용되고 있다. 그 때문에, 칩 단체 (單體) 의 성능은 기기 전체의 성능에 크게 영향을 미친다.
또한, 기기 전체의 성능을 높이기 위해서 복수의 LSI 칩을 적층한 이른바 멀티 칩 반도체 장치 (적층형 반도체 장치) 가 제안되어 있다. 특허문헌 1 (일본 공개특허공보 평10-223833호 (1998 년 8 월 21 일 공개) (대응 외국 출원 : 미국 특허 제6087719호 (2000 년 7 월 11 일 공개), 미국 특허 제6383837호 (2002 년 5 월 7 일 공개), 미국 특허출원 공개 제2002/028532호 (2002 년 3 월 7 일 공개), 미국특허 제6809421호 (2004 년 10 월 26 일 공개), 미국 특허출원 공개 제2005/014311호 (2005 년 1 월 20 일 공개)), 및 특허문헌 2 (일본 공개특허공보 제2004-281982호 (2004 년 10 월 7 일 공개)) 에 기재되어 있는 멀티 칩 반도체 장치에 대해서, 도 4·5 에 기초하여 설명한다.
도 4·5 는, 종래의 멀티 칩 반도체 장치를 나타내는 단면도이다.
도 4 에 나타내는 바와 같이, 종래의 멀티 칩 반도체 장치 (800) 는 3 개의 칩 (801a ∼ 801c) (반도체 장치 ; 이하, 칩 (801a ∼ 801c) 을 정리하여 「칩 (801) (801a ∼ 801c)」 라고 기재한다) 이 적층된 구성으로 되어 있다. 칩 (801) (801a ∼ 801c) 은 그 표면에 소자가 집적 형성된 실리콘 기판 (802), 이 소자 사이를 접속하기 위한 다층 배선층 (803), 칩끼리를 전기적으로 접속하기 위한 접속용 전극으로서의 접속 플러그 (금속 플러그 (804), 절연막 (805)) 을 포함한다.
다층 배선층 (803) 은 실리콘 기판 (802) 의 표면의 소자를 덮는 층간 절연막을 갖는다. 또한, 접속 플러그는 이 층간 절연막 및 실리콘 기판 (802) 을 관통하는 관통 구멍 내에 형성되어 있다. 또한, 접속 플러그는 금속 플러그 (804), 및 상기 관통 구멍과 금속 플러그 (804) 사이에 형성된 절연막 (805) 으로 형성되어 있다.
또한, 칩 (801) (801a ∼ 801c) 의 다층 배선층 (803) 에는 패드 (806) 가 형성되어 있다. 칩 (801a) 의 금속 플러그 (804) 는 땜납 범프 (808) 를 통해 서 칩 (801b) 의 패드 (806) 에 전기적으로 접속되어 있다. 이와 동일하게, 칩 (801b) 의 금속 플러그 (804) 는 땜납 범프 (808) 를 통해서 칩 (801c) 의 패드 (806) 에 전기적으로 접속되어 있다. 이와 같이 하여, 칩 (801a ∼ 801c) 사이가 전기적으로 접속된다.
이러한 칩 (801) (801a ∼ 801c) 의 제조 방법, 특히 금속 플러그 (804) 의 형성 방법에 대해서 설명한다.
우선, 표면에 층간 절연막이 형성된 실리콘 기판 (802) 을 준비한다. 다음으로, 에칭에 의해서 층간 절연막을 관통하고, 또한 깊이 100㎛ 정도의 실리콘 기판 (802) 을 관통하지 않는 구멍을 형성한다. 다음으로, 실리콘 기판 (802) 의 전체면을 절연막 (805) 이 되는 절연막으로 덮고, 그 후, 금속 플러그 (804) 로 되는 금속막을 구멍으로부터 넘칠 정도의 두께가 되도록 형성한다. 다음으로, 층간 절연막의 표면이 노출될 때까지, 금속막 및 절연막을 CMP (Chemical Mechanical Polishing) 법 또는 에치백법 등에 의해 후퇴시킨다. 이렇게 하여, 구멍에 금속 플러그 (804) 가 되는 금속막이 매립된 구조가 형성된다.
다음으로, 다층 배선 구조 및 패드 (806) 등을 형성하고, 그 후, 금속 플러그 (804) 의 저부가 실리콘 기판 (802) 의 이면 측으로부터 노출할 때까지 실리콘 기판 (802) 을 이면으로부터 후퇴시킨다. 이렇게 하여, 도 4 에 나타내는 금속 플러그 (804) 가 형성된다.
또한, 특허문헌 2 에는 도 5 에 나타내는 반도체 장치 (900) (적층형 반도체 장치) 가 기재되어 있다. 반도체 장치 (900) 는 인터포저 기판 (901) 을 구비 하고, 그 위에 크기가 다른 반도체 칩 (906a ∼ 906c) (반도체 장치) 이 인터포저 기판 (901) 측으로부터 순서대로, 페이스 다운 본딩에 의해서 배치되어 있다.
반도체 장치 (900) 의 구성에 대해서 이하에 상세하게 기술한다. 반도체 장치 (900) 는 인터포저 기판 (901), 인터포저 기판 (901) 상면에 형성된 배선 패턴 (902), 인터포저 기판 (901) 의 하면에 형성되고 접속 부재 (905) 를 통해 배선 패턴 (902) 에 전기적으로 접속된 패드 (904), 및 패드 (904) 아래에 배치되고, 패드 (904) 에 접속된 실장용 외부 단자로서의 땜납 범프 (903) 를 구비하고 있다.
또한, 반도체 장치 (900) 는 배선 패턴 (902) 과 반도체 칩 (906a ∼ 906c) 을 전기적으로 접속하기 위해서 전극 취출용 패드 (907a ∼ 907c) 및 금속 포스트 (908a ∼ 908c) 를 구비하고 있다.
또한, 특허문헌 2 에는 도 5 에 나타내는 금속 포스트 (908a ∼ 908c) 를 형성하는 방법으로서, 전극 취출용 패드 (907a ∼ 907c) 상에 Cu 층을 선택 도금하는 것이 기재되어 있다.
또한, 일반적으로 반도체 칩의 박막화는, 2004 년 5 월 27 일 반도체 산업 신문사 주최 「웨이퍼 이면 연마의 새로운 도전 - 한없이 얇고, 종이처럼 구부려질 때까지-」 의 강연에 있는 바와 같이, 50㎛ 정도가 한계이다. 즉, 특허문헌 2 에 기재된 기술에 의해 작성된 반도체 칩을 대상으로 한 경우에도 금속 포스트는 30㎛ 이상으로 형성할 필요가 있다.
또한, 특허문헌 1 에는 종래의 멀티 칩 반도체 장치용의 칩의 제조 공정에 있어서의 접속용 전극 재료의 형성에 금속 (Cu) 의 매립 도금의 수법이 사용되고 있지만, 생산 효율이 2 ∼ 6 시간 / 웨이퍼로 매우 낮다. 특허문헌 2 에서는 레지스트마스크에 의해 선택 성장시키는 수법으로 Cu 를 형성하고 있지만, 특허문헌 1 의 수법과 마찬가지로, 금속 (Cu) 의 성장에는 장시간 (2004 년 11 월 24 일 오키덴키 공업 프레스 릴리스에서 웨이퍼 레벨 칩 사이즈 패키지용 Cu 도금의 소요 시간은 4 시간으로 표기되어 있다) 을 요한다.
즉, 종래의 기술, 예를 들어 특허문헌 1 에 기재되는 바와 같은 매립 도금법, 및 특허문헌 2 에 기재되는 바와 같은 선택 도금법에서는, 금속 (Cu) 의 성장에 장시간을 요한다는 문제가 있다.
본 발명의 목적은, 반도체 장치를 단시간에 효율적으로 제조하는 반도체 제조 방법, 및 반도체 장치, 추가로 이 반도체 장치를 구비하는 적층형 반도체 장치를 제공하는 것에 있다.
상기의 목적을 달성하기 위해서 본 발명에 관련된 반도체 장치의 제조 방법은, 그 표면에 반도체 소자가 형성된 기판에 반도체 소자와 외부 전극을 전기적으로 접속하기 위한 접속용 전극을 형성하는 접속용 전극 형성 공정을 포함하고, 접속용 전극 형성 공정은 기판의 표면에 개구부를 형성하고, 또한 개구부의 내벽을 도전층으로 덮음으로써 오목부를 형성하는 오목부 형성 공정, 및 기판의 이면으로부터 도전층을 노출시키는 노출 공정을 포함하는 것을 특징으로 하고 있다.
상기 방법에 의하면, 기판을 관통하는 접속용 전극으로서 도전층을 사용할 수 있다. 즉, 오목형의 접속용 전극이 형성되게 된다. 그 때문에, 종래의 반도체 장치의 제조 방법과 비교하여, 접속용 전극 형성에 걸리는 시간이 단축된다. 따라서, 반도체 장치의 제조에 걸리는 시간도 단축할 수 있다.
또한, 본 발명에 관련된 반도체 장치는 기판과 기판의 표면에 형성된 반도체 소자를 구비하는 반도체 장치로서, 기판은 기판의 표면에 외부 전극과 접속하는 제 1 접속 영역, 및 기판의 이면에 외부 전극과 접속하는 제 2 접속 영역을 가짐과 함께, 기판을 관통하고, 또한 제 1 및 제 2 접속 영역과 전기적으로 접속하도록 형성된 접속용 전극을 구비하고, 접속용 전극은 적어도 일부가 기판의 표면에 평행한 단면에서 심부와 심부를 둘러싸는 도전층을 구비하고, 심부는 도전층과는 다른 재료로 이루어지는 것을 특징으로 하고 있다.
상기 구성에 의하면, 접속용 전극이 그 내부에 도전층과 다른 재료로 이루어지는 심부를 구비한다. 그 때문에, 접속용 전극이 그 내부도 도전층과 동일한 재료로 형성되어 있는 경우와 비교하여, 접속용 전극의 형성에 걸리는 시간을 단축할 수 있다.
또한, 본 발명에 관련된 적층형 반도체 장치는 반도체 장치가 복수 적층되고, 인접하는 반도체 장치끼리 일방의 제 1 접속 영역과 타방의 제 2 접속 영역을 통해 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 본 발명에 관련된 적층형 반도체 장치는 기판을 관통하는 전극을 구비하는 반도체 장치를 구비한다. 이러한 반도체 장치는 적층이 용이하기 때문에, 적층형 반도체 장치의 제조가 용이하다. 또한, 반도체 장치는 제조에 걸리는 시간이 단축되므로, 이러한 반도체 장치를 구비하는 적층형 반도체 장치도 단시간에 제조 가능하다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
<반도체 장치의 구조>
본 발명의 반도체 장치의 실시의 일 형태를 도 2·3 에 기초하여 설명하면 이하와 같다.
도 2 는 본 실시형태의 반도체 칩 (반도체 장치) 을 구비하는 멀티 칩 반도체 장치 (적층형 반도체 장치) 를 나타내는 단면도이다. 또한, 도 3 은 도 2 의 반도체 칩을 나타내는 평면도이다.
도 2 에 나타내는 바와 같이, 본 실시형태의 멀티 칩 반도체 장치 (적층형 반도체 장치) (21) 는 복수의 반도체 칩 (반도체 장치) (도 2 에 나타내는 예에서는, 반도체 칩 (20a·20b)) 을 구비하고 있다. 이하, 개개의 반도체 칩을 구별할 필요가 없는 경우에는, 각각의 반도체 칩을 단순히 「반도체 칩 (20)」 이라고 기재한다. 또한, 반도체 칩 (20a·20b) 을 모아서, 「반도체 칩 (20) (20a·20b)」 이라고 기재하는 경우가 있다. 또한, 본 실시형태의 멀티 칩 반도체 장치 (21) 는 반도체 칩 (20b) 상에, 이 반도체 칩 (20b) 보다 작은 반도체 칩 (20a) 이 적층된 구조로 되어 있다.
또한, 이하의 설명에서, 2 개의 반도체 칩 (20a·20b) 에서 공통의 부재에 대해서는 동일 부호를 붙이고, 각각 a 또는 b 의 알파벳으로 구별한다. 따라서, 특히 이들 2 개의 반도체 칩 (20a·20b) 에 있어서, 각 반도체 칩 (20a·20b) 을 구성하는 각각의 반도체 칩 (20a·20b) 에 공통하는 부재를 구별할 필요가 없는 경우는, a 및 b 의 알파벳을 생략하거나, 반도체 칩 (20) (20a·20b) 과 동일하게 약기하는 경우가 있다.
반도체 칩 (20) (20a·20b) 은 사이즈가 다르지만, 구비하는 부재는 거의 동일하다. 각 반도체 칩 (20) (20a·20b) 은 도 2 에 나타내는 바와 같이, 실리콘 기판 (1) (1a·1b) (기판), 실리콘 기판 (1) 표면에 형성된 반도체 소자 (2) (2a·2b), 반도체 소자 (2) (2a·2b) 를 덮도록 형성된 제 1 절연막 (3) (3a·3b), 제 1 절연막 (3) (3a·3b) 상에 형성된 제 2 절연막 (4) (4a·4b), 및 제 2 절연막 (4) (4a·4b) 상에 형성된 배선 패턴 (11) (11a·11b) (도전 영역) 을 구비한다. 반도체 칩 (20) (20a·20b) 은 추가로, 배선 패턴 (11) (11a·11b) 에 접속함과 함께, 실리콘 기판 (1) (1a·1b) 을 관통하는 접속용 전극 (12) (12a·12b) 을 구비한다. 또한, 도시의 편의상, 도 2 중, 반도체 소자 (2) (2a·2b) 는, 이 반도체 소자 (2) (2a·2b) 가 형성되어 있는 영역 (반도체 소자 형성 영역 (2') (2a'·2b')) 으로 나타내는 것으로 한다. 또한, 반도체 소자 (2) 가 표면에 형성된 실리콘 기판 (1), 즉, 실리콘 기판 (1) 과 반도체 소자 형성 영역 (2') (반도체 소자 (2)) 을 합쳐서 반도체 기판 (10) 이라고 칭한다.
또한, 본 명세서에서 반도체 칩에 있어서의 「표면」, 또는 「위」 란, 실리콘 기판의 표면 측, 즉 반도체 소자 및 절연막 등이 형성되는 면 측을 의미한다. 또한, 반도체 칩에 있어서의 「이면」, 또는 「아래」 란, 실리콘 기판의 이면 측, 즉 반도체 소자 및 절연막 등이 형성되는 면과는 반대 측을 의미한다.
제 1 절연막 (3) 은 실리콘 기판 (1) 상의 반도체 소자 (2) (반도체 소자 형성 영역 (2')) 을 덮음으로써, 반도체 소자 (2) 를 전기적으로, 또한 기계적으로 보호하고 있다. 또한, 제 2 절연막 (4) 은 제 1 절연막 (3) 을 덮음과 함께, 접속용 전극 (12) 과 실리콘 기판 (1) 사이의 불필요한 통전을 방해한다. 다만, 접속용 전극 (12) 에는, 일부가 반도체 칩 (20) 과 전기적으로 접속하는 개소가 존재한다. 즉, 반도체 칩 (20a) 에서는 접속용 전극 (12a) 과, 반도체 소자 형성 영역 (2a') 중의 반도체 소자 (2a) 는 전기적으로 접속되어 있다. 반도체 칩 (20b) 에 대해서도 동일하다.
또한, 제 1 절연막 (3) 및 제 2 절연막 (4) 의 적어도 일방은 실리콘 산화막, 또는 실리콘 질화막인 것이 바람직하다.
도 2 에 나타내는 바와 같이, 접속용 전극 (12) (12a·12b) 은 그 상단이 배선 패턴 (11) (11a·11b) 에 접속하고, 그 하단이 실리콘 기판 (1) (1a·1b) 의 이면으로부터 돌출하도록 형성되어 있다. 접속용 전극 (12) (12a·12b) 의 하단은 다른 반도체 칩, 또는 반도체 칩 이외의 전극 (이하, 모두 외부 전극이라고 칭한다) 과 접속하기 위한 접속용 단자 (제 2 접속 영역) (15) (15a·15b) 로 되어 있다. 이와 같이, 접속용 단자 (15) 를 실리콘 기판 (1) 의 이면으로부터 돌출하도록 형성함으로써, 반도체 칩 (20a) 의 실리콘 기판 (1a) 과 반도체 칩 (20b) 의 배선 패턴 (11b) 사이에 완충재 (6) 를 끼울 수 있다. 완충재 (6) 는 반도 체 칩 (20a) 과 반도체 칩 (20b) 사이의 불필요한 통전이 발생하는 것을 막을 수 있다.
또한, 접속용 전극 (12) (12a·12b) 은 배선 패턴 (11) (11a·11b) 과 전기적으로 접속하고, 실리콘 기판 (1) (1a·1b) 의 이면까지 이어지는 도전층 (5) (5a·5b) 을 구비한다. 또한, 접속용 전극 (12) (12a·12b) 의 적어도 일부는 실리콘 기판 (1) (1a·1b) 의 표면에 평행한 단면에서 도전층 (5) (5a·5b) 으로 둘러싸이는 충전재 (심부) (9) (9a·9b) 를 추가로 구비한다. 또한, 도전층 (5) 과 실리콘 기판 (1) 사이에는 상기한 제 2 절연막 (4) 이 형성되어 있다. 제 2 절연막 (4) 은 상기 기술한 제 1 절연막 (3) 상에 형성된 제 2 절연막 (4) 과 동시에 형성된 것이다.
또한, 도 2 에 나타내는 바와 같이, 접속용 단자 (15), 특히 접속용 단자 (15) 가 외부 전극과 접속하는 면 (하단면) 은 도전층 (5) 으로 덮여 있는 것이 바람직하다. 접속용 단자 (15) 가 도전층 (5) 으로 덮여 있지 않은, 즉 접속용 단자 (15) 에서 충전재 (9) 가 노출되어 있는 경우, 외부 전극과 접속하는 영역의 면적이 작아진다. 그렇게 하면, 반도체 칩 (20) 과 외부 전극 사이에 있어서의 전기 저항이 높아져 버린다. 이러한 전기 저항의 증가는 반도체 칩 (20) 을 탑재한 컴퓨터 및 통신 기기 등의 기기에서, 처리 속도가 저하되는 원인으로도 되어서, 바람직하지 않다. 따라서, 접속용 단자 (15) 의 적어도 외부와의 접속면은 도전층 (5) 으로 덮여 있는 것이 바람직하다. 즉, 도전층 (5) 은 반도체 칩 (20) 의 표면 측에서 배선 패턴 (11) 과 전기적으로 접속함과 함께, 반도체 칩 (20) 을 관통하고 (실리콘 기판 (1) 을 관통하고), 반도체 칩 (20) 의 이면 측에서 접속용 단자 (15) 를 형성하고 있다고도 표현할 수 있다.
즉, 반도체 칩 (20) 은 제 1 절연막 (3) 및 실리콘 기판 (1) 을 관통하는 관통 구멍 (18) 을 구비하고, 관통 구멍 (18) 의 내벽은 내벽측으로부터 순서대로 제 2 절연막 (4) 과 도전층 (5) 으로 덮여 있고, 관통 구멍 (18) 내의 도전층 (5) 으로 둘러싸인 공극에는 충전재 (9) 가 매립되어 있는 구조라고도 할 수 있다.
또한, 배선 패턴 (11) 과 도전층 (5) 은, 동일 재료로 형성되어 있어도 된다. 이로써, 하기 <반도체 장치의 제조 방법> 란에서 기술하는 바와 같이 접속용 전극 (12) 이 되는 도전층 (5) 을 형성할 때에, 반도체 칩 (20) 의 상면에도 도전층 (5) 을 형성하고, 이 도전층 (5) 을 에칭 등으로 패터닝함으로써, 배선 패턴 (11) 을 형성할 수 있다. 즉, 배선 패턴 (11) 을 형성하기 위해서 제 2 절연막 (4) 상에 도전층 (5) 과는 별도로 도전막을 형성할 필요가 없어, 반도체 칩 (20) 의 제조에 걸리는 시간을 단축할 수 있다.
또한, 충전재 (9) 로서는 폴리이미드, 에폭시수지 등의 고분자 수지 재료, 스핀 온 글래스 (Spin On G1ass : SOG) 등의 SiO2 계 피막 형성 재료를 바람직하게 사용할 수 있다. 이러한 충전재 (9) 를 구비함으로써, 하기 <반도체 장치의 제조 방법> 란에서 기술하는 바와 같이, 접속용 전극 (12) 의 형성에 걸리는 시간을 단축할 수 있고, 이로써 반도체 칩 (20) 의 제조에 걸리는 시간을 단축할 수 있다.
배선 패턴 (11) 은 상기 기술한 바와 같이, 반도체 칩 (20) 표면에서 (제 2 절연막 (4) 상에서) 도전층 (5) 과 접속한다. 또한, 반도체 칩 (20) 표면에는, 배선 패턴 (11) 의 일부로서 출력부 (출력측의 아우터 리드), 및 외부 전극과 전기적으로 접속하는 접속 영역 (제 1 접속 영역) (13) 이 형성되어 있다 (도 2·3).
또한, 도 3 에 나타내는 바와 같이, 직사각형상인 반도체 칩 (20a) 의 표면 (제 2 절연막 (4a) 의 표면) 에는 배선 패턴 (11a) 이 대략 정사각형상으로, 소정의 간격으로 복수 개 형성되어 있다. 본 실시형태에서는, 이 정사각형의 한 변을 10㎛ ∼ 100㎛ 정도로 한다.
또한, 직사각형상인 반도체 칩 (20b) 의 표면 (제 2 절연막 (4b) 의 표면) 에는 배선 패턴 (11b) 이 대략 직사각형상으로, 소정의 간격으로 복수 개 형성되어 있다. 본 실시형태에서는, 이 직사각형의 장변을 40㎛ ∼ 15mm 정도, 단변을 10㎛ ∼ 100㎛ 정도로 한다. 또한, 배선 패턴 (11b) 은 배선 패턴 (11b) 의 장변이 반도체 칩 (20b) 의 장변에 평행해지도록 배치되어 있다. 다만, 본 발명의 반도체 장치에서는 적층되는 반도체 장치 (인접하는 반도체 장치), 즉 본 실시형태에 있어서의 반도체 칩 (20a·20b) 의 전극 배치가 서로 대응하도록 되어 있으면 되고, 반드시 장변 방향에 대하여 평행일 필요는 없다.
또한, 반도체 칩 (20b) 의 단변 방향에서 배선 패턴 (11b) 이 배치되는 간격은, 반도체 칩 (20a) 의 단변 방향에서 배선 패턴 (11a) 이 배치되는 간격과 동등하게 형성된다. 이 배선 패턴 (11a·11b) 이 배치되는 간격은, 본 실시형태에서는 10㎛ ∼ 1.5mm 정도로 한다.
또한, 본 실시형태의 멀티 칩 반도체 장치 (21) 에서 인접하는 반도체 칩, 즉 반도체 칩 (20b) 과 반도체 칩 (20a) 은, 반도체 칩 (20b) 의 접속 영역 (13) 과, 반도체 칩 (20a) 의 접속용 단자 (15a) 가 접속함으로써 전기적으로 접속되어 있다.
그 때문에, 반도체 칩 (20b) 의 접속 영역 (13) 의 면적은, 반도체 칩 (20a) 의 접속용 단자 (15a) 의 단면보다도 크게 형성되어 있는 것이 바람직하다. 이로써, 반도체 칩 (20b) 상에 반도체 칩 (20a) 을 실장할 때의 위치 맞춤에 있어서의 자유도가 증가한다. 즉, 접속 영역 (13) 이 접속용 단자 (15a) 단면과 동일 크기인 경우, 접속 영역 (13) 의 위치와 접속용 단자 (15a) 의 위치를 엄밀하게 맞추지 않으면, 접속용 단자 (15a) 는 접속 영역 (13) 으로부터 어긋나버린다. 그러나, 접속 영역 (13) 이 접속용 단자 (15a) 보다 크게 형성되어 있으면, 그만큼 엄밀하게 위치를 조정하지 않아도, 접속 영역 (13) 과 접속용 단자 (15a) 를 접속할 수 있다. 이로써, 반도체 칩의 적층에 요하는 시간이 단축되어, 멀티 칩 반도체 장치의 제조에 걸리는 시간이 단축된다. 또한, 크기가 다르거나, 또는 접속용 전극 사이의 거리가 다른 반도체 칩이더라도 반도체 칩 사이의 통전이 양호해지도록 적층할 수 있다.
또한, 본 실시형태의 멀티 칩 반도체 장치 (21) 는 반도체 칩 (20b) 에 이것보다 작은 반도체 칩 (20a) 이 적층된 것으로 하였지만, 본 발명의 멀티 칩 반도체 장치로서는 이것에 한정되는 것은 아니고, 동일 사이즈의 반도체 칩, 또는 더욱 큰 반도체 칩이 적층된 구조이어도 된다.
다만, 반도체 기판 (10a) 이 반도체 기판 (10b) 보다도 작은 경우, 즉 반도 체 칩 (20a) 이 반도체 칩 (20b) 보다 작은 경우에서는, 반도체 기판 (10a) 과 반도체 기판 (10b) 의 위치 맞춤은 배선 패턴 (11b) 의 장변의 폭으로 결정하고, 자유도가 커진다는 효과가 있다. 이 때문에, 적층하는 반도체 기판 (10a) 의 종 방향의 치수 및 횡 방향의 치수가 반도체 기판 (10b) 의 종 방향의 치수 및 횡 방향의 치수 각각과 동등 내지 약 1/3 정도의 크기까지인 것이 더욱 바람직하다.
또한, 적층하는 반도체 칩 (20a·20b) 에 있어서의 실리콘 기판 (1a·1b) 이 동일 규격인 경우, 실리콘 기판 (1) 을 관통하지 않는 구멍 (오목부 (8)) 의 주위에 접속에 이용하는 영역을 배치하고 적층시에 위치를 어긋나게 함으로써 대응을 실시해도 된다.
<반도체 장치의 제조 방법>
본 발명의 반도체 장치의 제조 방법은 표면에 반도체 소자를 구비한 기판에 대하여, 기판의 표면에 개구부를 갖고, 또한 내벽이 도전층으로 덮인 오목부를 형성하는 오목부 형성 공정, 오목부를 충전재로 충전하는 충전 공정, 및 기판의 이면으로부터 도전층을 노출시키는 노출 공정을 포함하면 된다.
이러한 제조 방법의 일례로서, 본 실시형태의 제조 방법을 도 1 (a) ∼ 도 1 (j) 에 기초하여 설명하면 이하와 같다.
도 1 (a) ∼ 도 1 (j) 는, 본 실시형태의 반도체 장치의 제조 방법을 나타내는 단면도이다.
본 실시형태의 제조 방법에서 우선, 도 1 (a) 에 나타내는 바와 같이, 반도체 기판 (10) 의 표면에 제 1 절연막 (3) 을 형성한다. 또한, 반도체 기판 (10) 은 실리콘 기판 (1) (기판) 상에 반도체 소자 (2) (반도체 소자 형성 영역 (2') 으로서 도시) 가 형성된 구조로 되어 있다. 제 1 절연막 (3) 은 반도체 기판 (10) 의 표면에 반도체 소자 형성 영역 (2') (반도체 소자 (2)) 을 덮도록 형성된다.
제 1 절연막 (3) 으로서는 실리콘 질화 (Si3N4) 막, 또는 실리콘 산화 (SiO2) 막 등의, 실리콘 (Si) 과 에칭 선택비를 취할 수 있는 절연막이 적합하다. 또한, 본 실시형태에서는 SiH4 와 NH3 를 사용한 플라즈마 CVD 법에 의해서 두께 600nm 로 퇴적한 실리콘 질화 (Si3N4) 막을 제 1 절연막 (3) 으로서 형성하는 것으로 한다.
다음으로, 도 1 (c) 에 나타내는 바와 같이 실리콘 기판 (1) 에 오목부 (8) 를 형성한다 (도 1 (b) ∼ 도 1 (e), 오목부 형성 공정). 오목부 (8) 의 형성 방법은 특별히 한정되지 않지만, 일례로서, 도 1 (b) ∼ 도 1 (e) 에 포토리소그래피 및 에칭을 이용한 방법을 나타낸다.
우선, 도 1 (b) 에 나타내는 바와 같이, 상기 기술한 제 1 절연막 (3) 상에 포토레지스트층 (7) 을 형성한다. 다음으로, 포토리소그래피에 의해서 포토레지스트층 (7) 에 후술하는 오목부 (8) (도 1 (c) 참조) 를 형성하기 위한 패턴을 형성한다 (도 1 (b)).
다음으로, 상기 기술한 패턴을 형성한 포토레지스트층 (7) 을 마스크재로 하여, 에칭에 의해서 오목부 (8) 를 형성한다 (도 1 (c)). 이때, 실리콘 기판 (1), 반도체 소자 형성 영역 (2'), 및 제 1 절연막 (3) 을 에칭함으로써, 제 1 절연막 (3) 및 반도체 소자 형성 영역 (2') 을 관통하고, 또한 실리콘 기판 (1) 을 관통하지 않는 오목부 (8) 가 형성된다. 즉, 오목부 (8) 의 개구부는 제 1 절연막 (3) 표면에 형성되고, 오목부 (8) 의 저면은 실리콘 기판 (1) 의 내부에 형성된다. 환언하면, 제 1 절연막 (3) 으로부터 오목부 (8) 의 저면까지의 길이는 반도체 소자 형성 영역 (2') 및 제 1 절연막 (3) 의 두께를 합친 길이보다 길고, 실리콘 기판 (1), 반도체 소자 형성 영역 (2'), 및 제 1 절연막 (3) 의 두께를 합친 길이보다 짧아지도록 형성된다. 오목부 (8) 의 깊이는 상기 기술한 조건을 만족하면 되고, 특별히 한정되는 것은 아니다. 또한, 이때의 오목부 (8) 의 깊이는, 반도체 칩을 적층할 때의 제조건에 의해서 바람직한 값이 다르기 때문에, 적절하게 설정하면 된다.
또한, 도 1 (c)·도 1 (d) 에서는, 오목부 (8) 의 내벽은 도전층 (5) 으로 덮여있지 않지만, 설명의 편의상 「오목부」 라고 칭하는 것으로 한다.
다음으로, 제 1 절연막 (3) 표면으로부터 포토레지스트층 (7) 을 제거한 후, 제 1 절연막 (3), 및 오목부 (8) 내벽 (측면 및 저면) 을 덮도록 제 2 절연막 (4) 을 형성한다 (도 1 (d)). 이 제 2 절연막으로서는 제 1 절연막과 동일 재료를 사용할 수 있다. 예를 들어, 실리콘 산화막 (SiO2), 실리콘 질화 (Si3N4) 막, 또는, 실리콘 산화 (SiO2) 막과 실리콘 질화 (Si3N4) 막의 적층 구조를 갖는 막이어도 된다. 본 실시형태에서는 제 2 절연막으로서 플라즈마 CVD 법을 사용하고, SiH4/N2O 계의 가스를 사용하여 100∼200nm 의 실리콘 산화막을 형성하는 것으로 한다. 플라즈마 CVD 법은, 막두께가 얇아도 커버리지가 좋고 막질도 좋은 절연막을 형성할 수 있다.
다음으로, PVD 법 또는 CVD 법에 의해, 오목부 (8) 내부 (측면 및 저면) 를 포함하는 제 2 절연막 (4) 상에 확산 방지를 위한 배리어막 (도시 생략) 을 형성하고, 이어서 그 위에 금속 시드 층 (도시 생략) 을 형성한다.
다음으로, 도 1 (e) 에 나타내는 바와 같이, 오목부 (8) 의 내부를 포함하는 제 2 절연막 (4) 의 표면 측을 도전층 (5) 으로 덮는다 (오목부 형성 공정, 도전 영역 형성 공정). 이로써, 내벽이 도전층 (5) 으로 덮인 오목부 (8) 가 형성된다. 도전층 (5) 으로서는 알루미늄 (Al), 강철 (Cu), 및 니켈 (Ni) 등으로 이루어지는 군에 의해 선택되는 적어도 1 개의 금속, 또는, 적어도 1 개의 금속을 포함하는 합금 (예를 들어 Al-Si 합금, Cu 합금, Ni 합금 등) 이 바람직하게 사용된다.
또한, 도전층 (5) 의 형성 방법으로서는 도금법, CVD 법, 또는 PVD 법 등을 사용할 수 있다. 이들의 방법에 의하면 빠르고 균일하게 도전층 (5) 을 형성할 수 있다.
내벽이 도전층 (5) 으로 덮인 오목부 (8) 를 형성한다는 것은, 환언하면, 도전층 (5) 의 두께를 오목부 (8) 내부가 채워지지 않을 정도로 한다는 것이다. 즉, 도전층 (5) 이 형성된 오목부 (8) 의 내부에 충전재 (9) 가 흘러들어갈 수 있 도록 공극이 형성되어 있으면 된다.
이상과 같이 하여 형성된 오목부 (8) 는 도전층 (5) 과 실리콘 기판 (1) 사이에 제 2 절연막 (4) 이 형성되게 된다. 이 제 2 절연막 (4) 에 의해서, 도전층 (5) 과 실리콘 기판 (1) 사이에 불필요한 통전이 발생하지 않도록 할 수 있다.
이상에서 기술한 오목부 형성 공정은 실리콘 기판 (1) 의 표면으로부터 오목부 (8) 를 형성하는 공정, 및 이 오목부 (8) 의 내면을 도전층으로 덮는 공정을 포함한다고도 표현할 수 있다. 또한, 오목부 (8) 를 형성한다는 것은 관통하지 않는 구멍을 형성한다고 환언할 수도 있다.
또한, 접속용 전극 (12) 과 반도체 소자 형성 영역 (2') 중의 반도체 소자 (2) 를 전기적으로 접속하기 위해서, 일반적인 포토리소그래피 기술과 에칭 기술을 이용할 수 있다. 구체적으로는, 접속용 전극 (12) 과 이 접속용 전극 (12) 과 접속해야 할 부분을 연결하기 위해 제 2 절연막 (4) 을 에칭에 의해서 후퇴시켜 놓는다. 그리고, 그 후, 도전층 (5) 을 형성함으로써, 접속용 전극 (12) 과 반도체 소자 (2) 를 전기적으로 접속하는 패턴이 형성된다. 접속해야 할 부분이란, 예를 들어, 반도체 소자 형성 영역 (2') 에 형성된 전극이다.
다음으로, 상기 기술한 바와 같이하여 형성된 오목부 (8) 의 내부를 충전재 (9) 로 충전하는 충전 공정, 이어서 실리콘 기판 (1) 의 이면 측으로부터 도전층 (5) 을 노출시키는 노출 공정을 실시한다.
우선, 도 1 (f) 에 나타내는 바와 같이, 내벽이 도전층 (5) 으로 덮인 오목부 (8) 의 내부를 충전재 (9) 로 충전한다. 이와 같이, 오목부 (8) 를 충전재 (9) 로 메움으로써 반도체 칩 (20) 의 표면이 평탄해진다. 그 결과, 이후에 실시하는 공정 (도 1 (h) ∼ 도 1 (i)) 에 있어서의 포토레지스트층 (70) 의 형성, 및 패터닝이 용이해진다. 충전재 (9) 는 접속용 전극 (12) 의 형성 속도를 빠르게 할 수 있으면 되고, 그 밖의 특성, 예를 들어 도전성 등은 특별히 한정되지 않는다. 또한, 충전 방법도, 충전재 (9) 를 오목부 (8) 에 충전할 수 있으면 되고, 그 방법은 특별히 한정되지 않는다.
따라서, 예를 들어, 고체인 충전재 (9) 를 오목부 (8) 의 공극에 맞도록 성형하고, 이 고체의 충전재 (9) 를 오목부 (8) 에 끼워 넣어서 오목부 (8) 를 메워도 된다. 다만, 충전재 (9) 는 특히, 오목부 (8) 를 충전할 때에는 유동성을 갖고, 그 후 경화시킬 수 있는 재료인 것이 바람직하다. 유동성을 갖는 재료는, 오목부 (8) 를 충전할 때에 반도체 칩 표면을 평탄하게 형성할 수 있고, 추가로, 간극 없이 오목부 (8) 를 채울 수 있기 때문에, 홈 또는 보이드 (구멍) 를 발생하기 어렵다는 효과를 나타낸다.
이러한 유동성을 갖는 충전재로서는, 예를 들어 폴리이미드 및 에폭시 등의 고분자 수지 재료 또는 SOG 등의 SiO2 계 피막 형성 재료를 들 수 있다. 이들 고분자 수지 재료를 오목부 (8) 내에 충전시키기 위해서는 스핀 코팅법과 같은 도포법을 사용하면 된다. 또한, 이들 충전재는 오목부 (8) 내에 충전된 후, 열경화 혹은 UV 조사에 의해 경화시킬 수 있다. 또한, 본 실시형태에서는, SOG 재료를 회전수 1500rpm 으로 도전층 (5) 상에 스핀 도포한 후, 200℃ 에서 30 분간 N2 분위기 속에서 가열하는 것으로 한다.
이상과 같이 하여 충전재 (9) 를 충전한 후, 도 1 (g) 에 나타내는 바와 같이, 여분인 충전재 (9) 를 제거한다. 이렇게 함으로써, 반도체 칩 (20) 의 표면에 도전층 (5) 이 노출된 상태로 된다. 이때 충전재 (9) 를 제거하는 방법으로서는, 건식 에칭 기술을 사용한 에치백법을 바람직하게 이용할 수 있다.
다음으로, 반도체 칩 표면에 배선 패턴 (11) 을 형성한다. 배선 패턴 (11) 을 형성하는 방법으로서는, 포토리소그래피 및 에칭을 바람직하게 이용할 수 있다. 즉, 포토레지스트층 (70) 을 형성하고, 포토리소그래피에 의해서 포토레지스트층 (70) 에 배선 패턴 (11) 을 형성하기 위한 패턴을 형성한다 (도 1 (h), 도전 영역 형성 공정).
그리고, 제 2 절연막 (4) 에 대하여 상기 기술한 포토레지스트층 (70) 을 마스크재로 한 에칭을 실시함으로써, 배선 패턴 (11) 을 형성한다 (도 1 (i)). 이때, 배선 패턴 (11) 은 오목부 (8) 내의 도전층 (5) 과 연결되도록 형성된다.
또한, 이때, 도 2·3 을 참조하여 설명한 바와 같이, 반도체 칩을 적층할 때에 하측으로 되는 반도체 칩 (20) (도 2·3 의 반도체 칩 (20b)) 의 배선 패턴 (11) (배선 패턴 (11b)) 은, 그 상측에 적층되는 반도체 칩 (20) (반도체 칩 (20a)) 의 접속용 전극 (12) (접속용 전극 (12a)) 과 접속하는 접속 영역 (접속 영역 (13)) 을 구비하도록 형성된다.
또한, 도 2·3 을 참조하여 설명한 바와 같이, 이 접속 영역 (접속 영역 (13)) 은, 상측에 배치되는 반도체 칩 (20) (반도체 칩 (20a)) 의 접속용 전극 (12) (접속용 전극 (12a)) 의 하측에 있어서의 반도체 칩 (20) (반도체 칩 (20b)) 과 접속하는 부분, 즉 상측에 배치되는 반도체 칩 (20) 의 접속용 전극 (12) 의 하단면 (접속 영역 (13) 의 단면) 의 면적보다도 크게 형성되는 것이 바람직하다. 이로써, 반도체 칩 (20a·20b) 끼리의 위치 맞춤에 있어서의 자유도가 증가한다.
다음으로, 반도체 칩 (20) 의 이면, 즉 실리콘 기판 (1) 의 이면 측으로부터 도전층 (5) 을 노출시키는 노출 공정을 실시한다. 이때, 도전층 (5) 이 노출될 때까지, 반도체 칩 (20) 의 이면을 표면 측으로 후퇴시키면 된다 (도 1 (j)). 즉, 실리콘 기판 (1) 및 제 2 절연막 (4) 을 실리콘 기판 (1) 의 이면 측으로부터 후퇴시킨다. 이때, 실리콘 기판 (1) 및 제 2 절연막 (4) 을 후퇴시키는 방법으로서는 CMP (Chemical Mechanical Polishing), 화학 연마, 기계 연마, 습식 에칭, 플라즈마 에칭, 가스 에칭, 또는 이들의 방법을 조합한 것을 들 수 있다.
이 공정에 의해서, 실리콘 기판 (1) 의 표면에서 이면까지를 관통하는 관통 구멍 (18) 이 형성되고, 이 관통 구멍 (18) 내에 접속용 전극 (12) 이 형성되게 된다.
또한, 충전재 (9) 로서 수지 재료 등의 비도전성 재료를 사용한 경우, 노출 공정에서 실리콘 기판 (1) 의 이면으로부터 충전재 (9) 를 노출시키지 않는 것이 바람직하다.
본 실시형태에서는, 노출 공정은 반도체 칩 (20) 을 이면으로부터 표면을 향하여 후퇴시킴으로써 도전층 (5) 을 실리콘 기판 (1) 의 이면으로부터 노출시키는 공정인 것으로 하였다.
그러나, 노출 공정으로서는 반도체 칩 (20) 의 이면으로부터 도전층 (5) 을 노출시킴으로써, 반도체 칩 (20) 의 표면과 이면 사이를 통전 가능하게 할 수 있으면 되고, 그 방법 등은 특별히 한정되지 않는다. 즉, 노출 공정은, 예를 들어 이하와 같은 방법이어도 된다.
이 방법에서는 오목부 형성 공정에서 실리콘 기판 (1) 을 관통하는 구멍을 형성하고, 이 구멍의 내벽을 제 2 절연막 (4) 으로 덮는다. 이로써, 실리콘 기판 (1) 을 관통하고, 또한 내벽이 제 2 절연막 (4) 으로 덮인 구멍이 형성된다. 그 후, 이 구멍의 실리콘 기판 (1) 의 이면 측의 개구부를 필름 형상 등의 시일재로 막고, 저부를 형성한다. 그리고, 이 구멍의 내벽 (측벽 및 저부) 을 덮는 도전층 (5) 을 형성한다. 이상과 같이 해도, 실리콘 기판 (1) 의 표면에 개구부를 갖고, 내벽이 도전층 (5) 으로 덮인 오목부를 형성할 수 있다.
다음으로, 이렇게 하여 형성된 오목부 내부에, 충전재 (9) 를 충전하는 충전 공정을 실시한다. 충전 공정에 대해서는 상기 기술한 바와 같다. 그리고 노출 공정으로서 상기 시일재를 벗김으로써, 실리콘 기판 (1) 의 이면으로부터 도전층 (5) 을 노출시켜도 된다.
다만, 얇은 반도체 장치를 얻기 위해서는, 도 1 (j) 를 참조하여 설명한 바와 같이, 접속용 전극 (12) 을 반도체 칩 (20) 의 표면으로부터 실리콘 기판 (1) 내부에 달하는 깊이까지 형성하고, 그 후 실리콘 기판 (1) 을 후퇴시킴으로써 실리콘 기판 (1) 의 이면으로부터 도전층 (5) 을 노출시키는 것이 바람직하다. 이것은 이하에 기술하는 이유에 의한 것이다.
반도체 칩을 적층하여 멀티 칩 반도체 장치로 하는 것은, 더욱 작은 면적에 많은 소자를 형성하는 것을 목적으로 하고 있다. 그 때문에, 적층하는 반도체 칩 (20) 자체의 두께를 가능한 한 얇게 하는 것이 바람직하다. 그러나, 처음에 실리콘 기판 (1) 을 얇게 하면, 실리콘 기판 (1) 의 강도가 충분하지 않고, 관통 구멍 (18) 을 형성할 때에 실리콘 기판 (1) 의 파손 등이 일어나기도 한다. 또한, 실리콘 기판 (1) 이 두꺼운 상태로는 기술적으로 실리콘 기판 (1) 의 이면까지 구멍을 관통시키는 것은 곤란하다. 또한, 구멍을 뚫었다고 해도 실리콘 기판 (1) 이 두꺼우면 구멍 내를 도전층 (5) 으로 균일하게 피복하는 것은 매우 어려워진다.
또한, 이미 기술한 바와 같이 접속용 전극 (12) 의 하단은 실리콘 기판 (1) 의 이면으로부터 돌출되어 있다. 이로써 반도체 칩 (20a·20b) 사이에, 완충재 (6) 를 끼울 수 있게 된다. 접속용 전극 (12) 을 실리콘 기판 (1) 의 이면으로부터 접속용 전극 (12) 하단을 돌출시키기 위해서는, 실리콘 기판 (1) 의 이면으로부터의 연삭 (grinding) 에 더하여 RIE (반응성 이온 에칭) 법에 의한 에치백, 또는 약액을 사용한 습식 에칭 등을 실시하면 된다. 이들의 방법에 의하면, 접속용 전극 (12) 은 후퇴시키지 않고, 실리콘 기판 (1) 만 후퇴시키는 것이 가능하다. 또한, 처리 속도 또는 선택성이 우수하기 때문에, RlE 법에 의한 에치백을 실시하는 것이 바람직하다.
이상에서 기술한 바와 같이, 본 발명에 관련된 반도체 장치의 제조 방법은 접속용 전극을 형성하는 접속용 전극 형성 공정을 포함하고, 상기 접속용 전극 형 성 공정은 기판의 표면에 개구부를 형성하고, 또한 그 개구부의 내벽을 도전층으로 덮음으로써 오목부를 형성하는 오목부 형성 공정, 및 상기 기판의 이면으로부터 상기 도전층을 노출시키는 노출 공정을 포함한다.
그러므로, 종래의 반도체 장치의 제조 방법과 비교하여, 접속용 전극 형성에 걸리는 시간이 단축된다. 따라서, 반도체 장치의 제조에 걸리는 시간도 단축할 수 있다.
또한, 상기 반도체 장치에 관련된 제조 방법은 상기 도전층의 재료와는 다른 재료로 이루어지는 충전재를 상기 오목부에 충전하는 충전 공정을 추가로 포함하는 것이 바람직하다.
상기 구성에 의하면, 오목부에 충전재를 충전하기 때문에, 반도체 장치 표면이 더욱 평탄해진다. 그 결과, 충전 공정 후에 실시하는 배선 패턴의 형성, 요컨대, 포토리소그래피에 의한 패터닝시에 레지스트가 공극에 들어가지 않게 되고, 패터닝이 용이해진다는 효과를 나타낸다. 또한, 충전재에 의해서 공극이 충전됨으로써, 반도체 장치로서 조립 완료 후, 동작시의 발열에 의한 팽창에 기인한 파괴의 우려가 경감된다.
또한, 상기 노출 공정은 상기 기판의 이면을, 표면을 향해서 후퇴시킴으로써 도전층을 노출시키는 것이 바람직하다.
상기 구성에 의하면, 상기 노출 공정에 의해서 기판의 두께를 얇게 할 수 있다. 즉, 상기 노출 공정을 실시할 때까지는, 기판의 두께를 얇게 할 필요는 없다. 그 때문에, 노출 공정 전에 실시하는 각종 공정에서는 기판을 두꺼운 상태 그대로 해둠으로써, 기판의 강도를 유지하고, 기판의 손상 등을 방지할 수 있다.
또한, 상기 오목부 형성 공정은 기판의 표면의 개구부의 내벽으로부터 이 개구부 주변에까지 상기 도전층을 연속하여 형성함으로써, 도전 영역을 형성하는 도전 영역 형성 공정을 포함하는 것이 바람직하다.
이 도전 영역은 다른 반도체 장치, 또는 반도체 장치 이외의 전극과 접속하는 접속 영역으로서 사용할 수 있다. 따라서 상기 구성에 의하면, 이러한 접속 영역을 형성하기 위해서 별도의 도전층을 형성할 필요가 없기 때문에 반도체 장치의 제조에 걸리는 시간을 더욱 단축할 수 있다.
또한, 상기 오목부 형성 공정은 도금법, CVD 법, 및 PVD 법의 적어도 1 개에 의해서 도전층을 형성하는 것이 바람직하다.
상기 구성에 의하면, 도전층의 형성에 걸리는 시간을 더욱 단축할 수 있다는 효과를 나타낸다.
본 발명에 관련된 반도체 장치는 기판과 이 기판의 표면에 형성된 반도체 소자를 구비하는 반도체 장치로서, 상기 기판은 그 표면에 외부 전극과 접속하는 제 1 접속 영역, 및 그 이면에 외부 전극과 접속하는 제 2 접속 영역을 가짐과 함께, 이 기판을 관통하고, 또한 상기 제 1 및 제 2 접속 영역과 전기적으로 접속하도록 형성된 접속용 전극을 구비하고, 상기 접속용 전극은 적어도 그 일부가 상기 기판의 표면에 평행한 단면에서 심부와 심부를 둘러싸는 도전층을 구비하고, 상기 심부는 상기 도전층과는 다른 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 접속용 전극이 그 내부에 도전층과 다른 재료로 이루어 지는 심부를 구비한다. 그 때문에, 접속용 전극이 그 내부도 도전층과 동일한 재료로 형성되어 있는 경우와 비교하여 접속용 전극의 형성에 걸리는 시간을 단축할 수 있다.
또한, 상기 제 2 접속 영역은 상기 접속용 전극의 하단면이고, 상기 접속용 전극의 하단면은 도전층으로 덮여 있는 것이 바람직하다.
상기 구성에 의하면, 제 2 접속 영역이 외부 전극과 전기적으로 접속하는 면적이 커진다. 그 때문에, 외부 전극과의 접속 부분의 전기 저항이 작아진다. 이로써, 반도체 장치가 컴퓨터 등에 탑재된 경우, 컴퓨터 등의 처리 속도가 빨라진다는 효과를 나타낸다.
본 발명에 관련된 적층형 반도체 장치는 상기 반도체 장치가 복수 적층되고, 인접하는 반도체 장치끼리 일방의 제 1 접속 영역과 타방의 제 2 접속 영역을 통해 전기적으로 접속되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 본 발명에 관련된 적층형 반도체 장치는 기판을 관통하는 전극을 구비하는 반도체 장치를 구비한다. 이러한 반도체 장치는 적층이 용이하기 때문에, 적층형 반도체 장치의 제조가 용이하다. 또한, 상기 반도체 장치는 제조에 걸리는 시간이 단축되므로, 이러한 반도체 장치를 구비하는 적층형 반도체 장치도 단시간에 제조 가능하다.
또한, 상기 적층형 반도체 장치에서는, 반도체 장치의 제 1 접속 영역은 당해 반도체 장치에 적층되는 반도체 장치의 제 2 접속 영역보다도 큰 것이 바람직하다.
상기 구성에 의하면, 인접하는 반도체 장치의 위치에 자유도가 증가하기 때문에, 위치를 맞추기 위해서 필요로 하는 시간을 단축할 수 있다는 효과를 나타낸다.
본 발명에 관련된 반도체 장치는 적층형 반도체 장치를 구성하는 반도체 칩으로서 바람직하게 사용할 수 있고, 본 발명 반도체 장치의 제조 방법은 이 반도체 장치를 단시간에 제조할 수 있다.
본 발명은 상기 기술한 실시형태에 한정되는 것은 아니고, 청구항에 나타낸 범위에서 다양한 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적절하게 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시형태 또는 실시예는 어디까지나, 본 발명의 기술 내용을 밝히는 것으로서, 그와 같은 구체예에만 한정되어 협의적으로 해석되어야 하는 것은 아니고, 본 발명의 사상과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.
상술한 본 발명에 따르면, 반도체 장치는 적층이 용이하기 때문에, 반도체 장치의 제조가 용이하다. 또한, 반도체 장치는 제조에 걸리는 시간이 단축되므로, 이러한 반도체 장치를 구비하는 적층형 반도체 장치도 단시간에 제조 가능하다.

Claims (10)

  1. 그 표면에 반도체 소자가 형성된 기판에, 상기 반도체 소자와 외부 전극을 전기적으로 접속하기 위한 접속용 전극을 형성하는 접속용 전극 형성 공정을 포함하고,
    상기 접속용 전극 형성 공정은,
    상기 기판의 표면에 개구부를 형성하고, 또한 상기 개구부의 내벽을 도전층으로 덮음으로써 오목부를 형성하는 오목부 형성 공정; 및
    상기 기판의 이면으로부터 상기 도전층을 노출시키는 노출 공정을 포함하는, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전층의 재료와는 다른 재료로 이루어지는 충전재를 상기 오목부에 충전하는 충전 공정을 추가로 포함하는, 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 노출 공정은 상기 기판의 이면을, 표면을 향해서 후퇴시킴으로써 도전층을 노출시키는, 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 오목부 형성 공정은 상기 기판의 표면의 개구부의 내벽으로부터 상기 개구부 주변으로까지 상기 도전층을 연속하여 형성함으로써, 도전 영역을 형성하는 도전 영역 형성 공정을 포함하는, 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 오목부 형성 공정은 도금법, CVD 법, 및 PVD 법 중 적어도 1 개에 의해서 도전층을 형성하는, 반도체 장치의 제조 방법.
  6. 기판; 및 상기 기판의 표면에 형성된 반도체 소자를 구비하고,
    상기 기판은 그 표면에 외부 전극과 접속하는 제 1 접속 영역, 및 그 이면에 외부 전극과 접속하는 제 2 접속 영역을 가짐과 함께, 상기 기판을 관통하고, 또한 상기 제 1 및 제 2 접속 영역과 전기적으로 접속하도록 형성된 접속용 전극을 구비하고,
    상기 접속용 전극은 적어도 그 일부가 상기 기판의 표면에 평행한 단면에서 심부와 상기 심부를 둘러싸는 도전층을 구비하고,
    상기 심부는 상기 도전층과는 다른 재료로 이루어지는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 접속 영역은 상기 접속용 전극의 하단면이고,
    상기 접속용 전극의 하단면은 도전층으로 덮여 있는, 반도체 장치.
  8. 반도체 장치가 복수 적층된 적층형 반도체 장치이고,
    상기 반도체 장치는 기판과 상기 기판의 표면에 형성된 반도체 소자를 구비하고,
    상기 기판은 그 표면에 외부 전극과 접속하는 제 1 접속 영역, 및 그 이면에 외부 전극과 접속하는 제 2 접속 영역을 가짐과 함께, 상기 기판을 관통하고, 또한 상기 제 1 및 제 2 접속 영역과 전기적으로 접속하도록 형성된 접속용 전극을 구비하고,
    상기 접속용 전극은 적어도 그 일부가 상기 기판의 표면에 평행한 단면에서 심부와 상기 심부를 둘러싸는 도전층을 구비하고,
    상기 심부는 상기 도전층과는 다른 재료로 이루어지고,
    인접하는 상기 반도체 장치끼리 일방의 제 1 접속 영역과 타방의 제 2 접속 영역을 통해 전기적으로 접속되어 있는, 적층형 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 접속 영역은 상기 접속용 전극의 하단면이고,
    상기 접속용 전극의 하단면은 도전층으로 덮여 있는, 적층형 반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체 장치의 제 1 접속 영역은 상기 반도체 장치에 적층되는 반도체 장치의 제 2 접속 영역보다도 큰, 적층형 반도체 장치.
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