KR20190091095A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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KR20190091095A KR1020180010115A KR20180010115A KR20190091095A KR 20190091095 A KR20190091095 A KR 20190091095A KR 1020180010115 A KR1020180010115 A KR 1020180010115A KR 20180010115 A KR20180010115 A KR 20180010115A KR 20190091095 A KR20190091095 A KR 20190091095A
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Abstract

반도체 패키지 및 이의 제조 방법이 개시된다. 본 발명의 일 실시예에 의한 반도체 패키지(100)는 몸체를 절단함으로써 개별적으로 분리된 몸체, 몸체의 상면에 마련되고 외부와 신호를 교환하기 위해 형성된 적어도 하나의 신호 패드(113), 몸체의 상면에서 하면 방향으로 연장 형성된 적어도 하나의 제1 관통홀(121a) 및 몸체의 하면에서 상면 방향으로 연장 형성된 적어도 하나의 제2 관통홀(121b), 제1 및 제2 관통홀(121a, 121b)의 내면을 따라 연장되어 몸체를 감싸도록 마련된 제1 및 제2 분리막(123a, 123b), 제1 관통홀(121a) 을 따라 형성되는 제1 관통 비아(122a)와 몸체의 상면에 형성되는 제1 배선층(130a)를 포함하는 제1 배선부 및 제2 관통홀(121b)을 따라 형성되는 제2 관통 비아(122b)와 몸체의 하면에 형성되는 제2 배선층(130b)를 포함하는 제2 배선부, 제1 분리막(123a)과 제1 배선층(130a)이 형성된 몸체 상에 마련된 제1 패시베이션층(140a) 및 제2 분리막(123b)과 제2 배선층(130b)이 형성된 몸체 상에 마련된 제2 패시베이션층(140b), 제1 및 제2 배선층(130a, 130b)에 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 연결 부재(150)를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURINNG THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 단차가 형성된 관통 비아를 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 집적회로의 패키징 기술 중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 칩을 적층하여 패키지의 성능 향상을 도모하면서도 제조 단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 의한 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착영역에 복수개의 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴 간을 전기적 신호 교환을 위해 와이어로 연결하는 구조로 제조됨에 따라, 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성 회로패턴 면적이 더 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 비아(Through silicon via: TSV)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통전극을 형성하여 상기 관통전극을 통해 반도체 칩들을 전기적으로 연결시키는 방법이 이용되고 있다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 관통 비아(Through silicon via: TSV) 기술이 매우 중요하게 인식되고 있다.
관통 비아 구조를 형성함에 있어서, 기판 또는 다이(die)에 비아 홀을 깊숙히 형성하고 절연시킨 후 전도성 물질을 채워 넣는 것은 매우 어려운 공정 중의 하나이다. 즉, 실리콘의 표면에서 수직으로 또는 일정한 각도로 깊숙히 식각을 하는 경우, 비아 홀의 측면을 산화시키고 배선을 형성함에 있어서 관통 비아 구조 및 그 구성 요소들이 손상될 수 있다는 문제점이 존재한다.
본 발명의 실시예들은 관통 비아가 단차 형상을 가지도록 비아 홀을 단계적으로 제조함으로써, 제조공정의 용이하게 구현할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 비아 홀 제조공정에 있어서 공정시간을 단축시킬 수 있는 반도체 패키지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예들은 비아 홀 측면에 대해 절연공정을 수행하고 배선을 형성함에 있어서 공정의 효율을 개선시킬 수 있는 반도체 패키지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 의한 반도체 패키지 및 그 제조방법은 비아 홀을 단계적으로 형성함으로써 관통 비아 구조를 용이하게 제조할 수 있다.
본 발명의 실시예에 의한 반도체 패키지 및 그 제조방법은 비아 홀을 비교적 단순하게 제조할 수 있어 공정시간을 단축시킬 수 있다.
본 발명의 실시예에 의한 반도체 패키지 및 그 제조방법은 관통 비아 구조를 제조함에 있어서 주변부에 대한 손상을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 2(a) 내지 도 2(f)는 본 발명의 일 실시예에 의한 반도체 패키지의 제작 공정을 나타내는 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 단면도이다. 도 1을 참고하여 본 발명의 실시예에 의한 반도체 패키지(100)를 설명하도록 한다.
본 발명의 일 실시예에 의한 반도체 패키지(100)는 몸체를 절단함으로써 개별적으로 분리된 몸체, 몸체의 상면에 마련되고 외부와 신호를 교환하기 위해 형성된 적어도 하나의 신호 패드(113), 몸체의 상면에서 하면 방향으로 연장 형성된 적어도 하나의 제1 관통홀(121a) 및 몸체의 하면에서 상면 방향으로 연장 형성된 적어도 하나의 제2 관통홀(121b), 제1 및 제2 관통홀(121a, 121b)의 내면을 따라 연장되어 몸체를 감싸도록 마련된 제1 및 제2 분리막(123a, 123b), 제1 관통홀(121a) 을 따라 형성되는 제1 관통 비아(122a)와 몸체의 상면에 형성되는 제1 배선층(130a)를 포함하는 제1 배선부 및 제2 관통홀(121b)을 따라 형성되는 제2 관통 비아(122b)와 몸체의 하면에 형성되는 제2 배선층(130b)를 포함하는 제2 배선부, 제1 분리막(123a)과 제1 배선층(130a)이 형성된 몸체 상에 마련된 제1 패시베이션층(140a) 및 제2 분리막(123b)과 제2 배선층(130b)이 형성된 몸체 상에 마련된 제2 패시베이션층(140b), 제1 및 제2 배선층(130a, 130b)에 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 연결 부재(150)를 포함한다.
이 때, 몸체는, 예를 들어, 실리콘 웨이퍼(120)나, 실리콘 웨이퍼(120)를 절단함으로써 개별적으로 분리된 반도체 칩(120a) 또는 반도체 칩(120a)이 패키징 된 부재일 수 있다.
몸체의 상면에 마련된 신호 패드(113)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 백금(Pt) 및 티타늄(Ti) 중 어느 하나의 금속을 포함하는 도전성 금속 또는 합금으로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 관통홀(121a)은 몸체의 상면에 형성되고, 제2 관통홀(121b)은 몸체의 하면에 형성되고, 상술한 제1 및 제2 관통홀(121a, 121b)은 경사진 형태를 가지도록 형성될 수 있다. 여기서, 몸체의 상면은 신호 패드(113)가 마련된 몸체의 일면을 의미하고, 몸체의 하면은 상술한 상면에 대응되는 몸체의 타면을 의미한다.
또한, 제1 관통홀(121a)의 외경(a)과 제2 관통홀(121b)의 외경(b)은 상이하게 형성될 수 있다. 예를 들어, 제1 관통홀(121a)의 외경(a)에 대한 제2 관통홀(121b)의 외경(b)의 비율(b/a)은, 1 내지 100일 수 있다. 다른 예시에서 상기 비율은 약 1 내지 10, 약 1 내지 5 또는 약 1 내지 3일 수 있다. 또한, 제1 및 제2 관통홀(121a, 121b)의 높이 역시 상이하게 형성될 수 있다. 이를 통해, 제1 및 제2 관통홀(121a, 121b)은 몸체의 상면과 하면을 관통하는 단차구조의 형상을 형성할 수 있다.
제1 및 제2 관통홀(121a, 121b)을 따라 형성되는 제1 및 제2 관통 비아(122a, 122b) 역시 단차구조의 형상을 이루면서 상 방향 및 하 방향으로 배치되어 몸체와 메인 기판 등 사이에 데이터 신호 또는 전력 신호 등을 전달할 수 있다. 이 때, 제1 및 제2 관통 비아(122a, 122b)는 제1 및 제2 관통홀(121a, 121b)내면에 존재하는 하면 영역에서 수평 방향으로 연장되는 구조가 마련될 수 있다.
제1 및 제2 분리막(123a, 123b)은 제1 및 제2 관통홀(121a, 121b)의 측면 및 하면을 포함하는 내면과 상술한 몸체의 상면 및 하면을 따라 적층될 수 있다. 이 때, 제1 및 제2 분리막(123a, 123b)은 제1 및 제2 관통홀(121a, 121b)의 일부를 노출시키도록 마련된다.
제1 배선층(130a) 및 제2 배선층(130b)은 몸체의 상면에 형성된 제1 분리막(123a) 및 몸체의 하면에 형성된 제2 분리막(123b)을 따라 연장 형성되고, 신호 패드(113)와 외부 연결 부재(150)를 전기적으로 연결한다. 보다 구체적으로, 제1 배선층(130a)은 몸체의 신호 패드(113)와 전기적으로 연결되고, 제 제2 배선층(130b)은 외부 연결 부재(150)와 전기적으로 연결되며, 외부 연결 부재(150)는 메인 기판 또는 다른 칩 또는 패키지에 전기적으로 연결될 수 있다.
이 때, 제1 배선층(130a)은 제1 관통 비아(122a)와 동시에 형성되어 제1 배선부를 형성하고, 제2 배선층(130b)은 제2 관통 비아(122b)와 동시에 형성되어 제2 배선부를 형성하도록 마련된다. 제1 및 제2 배선층(130a, 130b)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 백금(Pt) 및 티타늄(Ti) 중 어느 하나의 금속을 포함하는 도전성 금속 또는 합금으로 이루어질 수 있으나, 이에 한정되지 않는다.
한편, 상술한 제1 및 제2 배선부는 복수개의 배선부 층으로도 마련될 수 있으며, 이 때, 복수개의 배선부 층 간에는 절연층이 추가로 배치될 수 있다.
제1 패시베이션층(140a)은 몸체의 상면에 배치된 제1 배선층(130a)의 영역을 모두 커버하도록 배치되고, 제2 패시베이션층(140b)은 몸체의 하면에 배치된 제2 배선층(130b)의 영역을 모두 커버하도록 배치된다. 이에, 제1 및 제2 패시베이션층(140a, 140b)은 수분, 각종 이물질 등이 제1 및 제2 배선층(130a, 130b)이나 몸체로 침투하는 것을 차단하고, 제1 및 제2 배선층(130a, 130b)을 절연하도록 마련된다.
제1 및 제2 패시베이션층(140a, 140b)으로 사용될 수 있는 물질의 예로서, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있는데, 이들 물질이 단독 또는 혼합되어 사용될 수 있다.
몸체의 활성면에는 외부와 신호를 교환하기 위한 신호 패드(113)가 복수로 마련될 수 있으며, 신호 패드(113)는 알루미늄(Al)과 같은 도전성 물질의 막으로 형성될 수 있다. 신호 패드(113)는 상술한 몸체와 일체로 형성되는 것을 포함한다.
외부 연결 부재(150)는 제2 관통 비아(122b)에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있다.
외부 연결 부재(150)는 솔더 볼, 솔더 범프 또는 도전성 볼 등으로 마련될 수 있는 한편, 랜드 그리드 어레이(land grid array: LGA) 기판 형태로도 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되지 않는다.
도 2(a) 내지 도 2(f)는 본 발명의 일 실시예에 의한 반도체 패키지의 제조 공정을 나타내는 단면도이다.
도 2(a) 내지 도 2(f)를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지의 제조 방법은, 복수개의 신호패드(113)가 마련되고 실리콘 웨이퍼(120)의 상면에서 하면 방향으로 연장 형성된 제1 관통홀(121a)이 형성된 실리콘 웨이퍼(120)를 제공하는 단계, 제1 분리막(123a)을 적층시키되, 제1 분리막(123a)은 제1 관통홀(121a) 및 신호 패드(113)의 일부를 노출하도록 적층시키는 단계, 제1 분리막(123a) 상에 신호 패드(113)와 제1 관통 비아(122a)를 전기적으로 연결하도록 제1 배선층(130a)을 형성하고, 제1 분리막(123a)과 제1 배선층(130a)이 형성된 실리콘 웨이퍼(120)상에 제1 패시베이션층(140a)을 형성하는 단계를 포함한다.
이어서, 제1 패시베이션층(140a)이 형성된 실리콘 웨이퍼(120)를 뒤집어서 실리콘 웨이퍼(120)의 하면에서 상면 방향으로 연장 형성하여 제2 관통홀(121b)을 형성하는 단계, 제1 분리막(123a)과 연결되어 단차를 형성하도록 제2 분리막(123b)을 적층시키는 단계, 제2 분리막(123b) 상에 제1 관통 비아(122a)와 제2 관통 비아(122b)를 전기적으로 연결하도록 제2 배선층(130b)을 형성하는 단계와, 제2 배선층(130b)상에 제2 패시베이션층(140b)을 형성하는 단계 및 제2 배선층(130b)에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있도록 외부 연결 부재(150)를 부착하는 단계를 포함한다.
도 2(a)는 복수개의 신호패드(113)가 마련되고, 제1 관통홀(121a)이 형성된 실리콘 웨이퍼(120)가 제공되는 과정을 도시한다. 실리콘 웨이퍼(120)는 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.
제1 관통홀(121a)은 실리콘 웨이퍼(120)의 상면에서 하면 방향으로 연장 형성되어 마련될 수 있다. 이 때, 실리콘 웨이퍼(120)에 대해 에칭(etching)하거나 드릴링(drilling)하는 공정, 레이저 제거(laser ablation) 공정 또는 샌드블라스팅(sand blasting)가공을 수행함으로써 제1 관통홀(121a)을 형성할 수 있다.
제1 관통홀(121a)의 중심이 위치하는 영역은, 예를 들어, 신호패드(113)가 마련되는 위치의 외곽 영역일 수 있다. 즉, 실리콘 웨이퍼(120)의 중심으로부터 신호패드(113)가 마련되는 위치까지 거리에 대해 제1 관통홀(121a)의 중심이 마련되는 위치까지 거리의 비율은, 1 내지 100일 수 있다. 다른 예시에서 상기 비율은 약 1 내지 10, 약 1 내지 5 또는 약 1 내지 3일 수 있다.
제1 관통홀(121a)의 단면은 원형일 수 있으나 다른 형상으로 마련되는 것을 포함한다. 제1 관통홀(121a)은 신호 패드(113)가 존재하는 영역의 둘레를 따라 복수로 마련될 수 있다.
도 2(b)는 제1 분리막(123a)을 적층시키는 과정을 도시한다.
제1 분리막(123a)은 실리콘 웨이퍼(120)의 상면을 따라 적층될 수 있다. 도시된 바에 의하면, 제1 분리막(123a)은 제1 관통홀(121a)의 하면 및 신호 패드(113)를 노출하도록 적층되는 것으로 도시되었으나, 제1 분리막(123a)은 실리콘 웨이퍼(120)의 상면 영역 모두를 커버하도록 적층되거나, 후술할 제1 관통 비아(122a) 및 제1 배선층(130a)이 형성될 영역에만 적층되는 경우를 포함한다.
예를 들어, 실리콘 웨이퍼(120)의 상면에 감광성의 폴리이미드 필름을 핫 롤 라미네이트법 또는 프레스법으로 적층하여 제1 분리막(123a)을 제조할 수 있고, 연속 공정 가능성 및 효율 측면에서 핫 롤라미네이트법이 보다 바람직하다. 이 때, 상기 핫 롤라미네이트 공정은 10℃ 내지 100℃의 온도에서 0.1 kgf/cm2 내지 10 kgf/cm2의 압력으로 수행할 수 있으나, 이에 제한되는 것은 아니다.
이후, 마스크를 사용하여 식각될 제1 분리막(123a)의 영역을 오픈하고, 상기 오픈된 영역을 화학적, 물리적 또는 열적으로 제거할 수 있는 패터닝 공정을 수행함으로써 제1 관통홀(121a)의 하면 및 신호 패드(113)를 노출시킬 수 있다.
도 2(c)는 제1 관통홀(121a)에 제1 관통 비아(122a)를 형성하는 동시에 제1 분리막(123a) 상에 신호 패드(113)와 제1 관통 비아(122a)를 전기적으로 연결시키는 제1 배선층(130a)을 형성하는 과정 및 제1 분리막(123a)과 제1 배선층(130a)이 형성된 실리콘 웨이퍼(120)상에 제1 패시베이션층(140a)을 형성하는 과정을 도시한다.
제1 관통 비아(122a) 및 제1 배선층(130a)을 포함하는 제1 배선부는 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정을 이용하여 상기 제1 관통홀(121a)의 내면과 제1 분리막(123a) 및 신호 패드(113)의 표면에 증착 또는 충진됨으로써 마련될 수 있다. 예를 들어, 제1 배선부는 제1 관통홀(121a)의 내면과 제1 분리막(123a)의 표면 및 신호 패드(113)의 표면에 대해 패터닝 공정을 수행하여 마련된 금속 코팅층일 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
보다 구체적으로, 제1 관통홀(121a)의 내면과 제1 분리막(123a) 및 신호 패드(113)의 표면에 대해 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정을 수행하여 시드층을 형성하고, 이 시드층 상에 마스크를 이용하여 레지스트 패턴을 형성한다. 이어서, 레지스트 패턴의 오픈된 영역으로부터 도금액을 공급하여 금속 코팅층을 형성함으로써 제1 관통홀(121a) 내에 제1 관통 비아(122a)를 형성하고 제1 분리막(123a)의 표면 상의 제1 배선층(130a)을 형성할 수 있다. 이후 마스크를 제거하고 상술한 시드층을 에칭에 의해 제거한다.
한편, 상술한 제1 배선부는 복수개의 배선부 층으로도 마련될 수 있으며, 배선부 층 간에는 절연층이 추가로 배치될 수 있다. 이 때, 후차적으로 적층되는 배선부는 절연층에 대해 전술한 패터닝 공정을 수행함으로써 마련될 수 있다.
제1 패시베이션층(140a)은, 봉지재가 도포되거나 인쇄되는 등의 방법으로 마련될 수 있으며, 몰딩 방법은 관련 기술분야에서 통상적으로 사용되는 다양한 기술을 사용할 수 있다. 봉지재는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
이 때, 봉지재는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화됨으로써 제1 패시베이션층(140a)을 형성할 수 있다. 예를 들어, 봉지재를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 층 내부의 가스 등을 제거할 수 있다.
도면에는 도시되지 않았지만, 상술한 공정 이후에는 그라인딩, 샌딩, 또는 에칭 등의 공법을 통한 평탄화 공정이 수행될 수 있으며, 상술한 각 공정의 수율을 향상시키기 위한 기타 공정들 또한 추가적으로 수행될 수 있다.
이어서, 도 2(d)에는, 제1 패시베이션층(140a)이 형성된 실리콘 웨이퍼(120)를 뒤집은 후, 상술한 제1 배선층(130a) 및 제1 패시베이션층(140a), 또는 제1 배선층(130a), 또는 제1 패시베이션층(140a)이 노출될 때까지 제2 관통홀(121b)을 형성하는 과정이 도시되어 있다. 이 때, 상술한 제2 관통홀(121b)은 실리콘 웨이퍼(120)의 하면에서 상면 방향으로 형성될 수 있으며, 전술한 제1 관통홀(121a) 가공 방법과 동일한 방법으로 형성될 수 있다.
제1 관통홀(121a)의 외경(a)과 제2 관통홀(121b)의 외경(b)은 상이하게 형성될 수 있다. 예를 들어, 제1 관통홀(121a)의 외경(a)에 대한 제2 관통홀(121b)의 외경(b)의 비율(b/a)은, 1 내지 100일 수 있다. 다른 예시에서 상기 비율은 약 1 내지 10, 약 1 내지 5 또는 약 1 내지 3일 수 있다. 또한, 제1 및 제2 관통홀(121a, 121b)의 높이 역시 상이하게 형성될 수 있다. 이를 통해, 제1 및 제2 관통홀(121a, 121b)은 몸체의 상면과 하면을 관통하는 단차구조의 형상을 형성할 수 있다.
제2 관통홀(121b)의 중심이 위치하는 영역 및 단면의 형상은, 전술한 제1 관통홀(121a)의 중심이 위치하는 영역 및 단면과 동일하게 마련될 수 있다.
도 2(e)는 제1 분리막(123a)과 연결되어 단차를 형성하도록 제2 분리막(123b)을 적층시키는 과정을 도시한다.
제2 분리막(123b)은 실리콘 웨이퍼(120)의 하면을 따라 적층될 수 있다. 도시된 바에 의하면, 제2 분리막(123b)은 제2 관통홀(121b)의 하면을 노출하도록 적층되는 것으로 도시되었으나, 제1 분리막(123b)은 실리콘 웨이퍼(120)의 하면 영역 모두를 커버하도록 적층되거나, 후술할 제2 관통 비아(122b) 및 제2 배선층(130b)이 형성될 영역에만 적층되는 경우를 포함한다.
예를 들어, 실리콘 웨이퍼(120)의 상면에 감광성의 폴리이미드 필름을 핫 롤 라미네이트법 또는 프레스법으로 적층하여 제1 분리막(123b)을 제조할 수 있고, 연속 공정 가능성 및 효율 측면에서 핫 롤라미네이트법이 보다 바람직하다. 이 때, 제2 분리막(123b)은 제1 분리막(123a)과 연결됨으로써 분리막 전체의 형상 역시 단차를 형성하도록 마련된다.
도 2(f)는 제2 분리막(123b) 상에, 상술한 제1 관통 비아(122a)와 전기적으로 연결되는 제2 관통 비아(122b)를 형성하는 동시에 제2 관통 비아(122b)와 후술할 외부 연결부재(150)를 전기적으로 연결시키는 제2 배선층(130b)을 형성하는 과정을 도시하고 있다.
제2 관통 비아(122b) 및 제2 배선층(130b)을 포함하는 제2 배선부는 전술한 제1 배선부의 형성방법과 동일한 방법으로 형성될 수 있다.
즉, 제2 배선부는 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정을 이용하여 상기 제2 관통홀(121b)의 내면과 제2 분리막(123b)의 표면에 증착 또는 충진됨으로써 마련될 수 있다. 예를 들어, 제2 배선부는 제2 관통홀(121b)의 내면과 제2 분리막(123b)의 표면에 대해 패터닝 공정을 수행하여 마련된 금속 코팅층일 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
한편, 상술한 제2 배선부 역시 복수개의 배선부 층으로 마련될 수 있으며, 배선부 층 간에는 절연층이 추가로 배치될 수 있다. 이 때, 후차적으로 적층되는 배선부는 절연층에 대해 전술한 패터닝 공정을 수행함으로써 마련될 수 있다.
제2 패시베이션층(140b)은 봉지재가 도포되거나 인쇄되는 등의 방법으로 마련될 수 있으며, 몰딩 방법은 관련 기술분야에서 통상적으로 사용되는 다양한 기술을 사용할 수 있다. 이후, 그라인딩, 샌딩, 또는 에칭 등에 의해 평탄화 공정을 추가적으로 수행할 수도 있으며, 상술한 각 공정의 수율을 향상시키기 위한 기타 공정들 또한 추가적으로 수행될 수 있다.
또한, 도 2(f)는 제2 배선층(130b)에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있도록 외부 연결 부재(150)를 부착하는 과정을 도시하고 있다.
우선, 실리콘 웨이퍼(120) 하면에 형성된 제2 배선층(130b)에 절연막을 형성하고, 형성된 절연막에 대해 패터닝 공정을 수행함으로써 제2 배선층(130b) 일부를 노출시킬 수 있다. 이 때, 노출된 제2 배선층(130b) 상에 UBM을 배치할 수 있다. 이후, 배치된 UBM 상에 외부 연결 부재(150)를 부착한다. 이로써, 외부 연결 부재(150)는 제2 관통 비아(122b)와 전기적으로 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있다.
외부 연결 부재(150)는 솔더 볼, 솔더 범프 또는 도전성 볼 등으로 마련될 수 있는 한편, 랜드 그리드 어레이(land grid array: LGA) 기판 형태로도 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되지 않는다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지
113: 신호 패드
120: 실리콘 웨이퍼 120a: 반도체칩
121a, 121b: 제1 및 제2 관통홀
122a, 122b: 제1 및 제2 관통 비아
123a, 123b: 제1 및 제2 분리막
130a, 130b: 제1 및 제2 배선층
140a, 140b: 제1 및 제2 패시베이션층
150: 외부 접속부

Claims (19)

  1. 상면과 하면을 포함하는 몸체;
    상기 몸체의 상면에 마련되고 외부와 신호를 교환하기 위해 형성된 적어도 하나의 신호 패드;
    상기 몸체의 상면에서 하면 방향으로 형성된 제1 관통홀;
    상기 몸체의 하면에서 상면 방향으로 형성된 제2 관통홀;
    상기 제1 관통홀의 내면을 따라 형성되는 제1 관통 비아와, 상기 몸체의 상면을 따라 형성되어 상기 신호 패드와 접속되는 제1 배선층을 포함하는 제1 배선부; 및
    상기 제2 관통홀의 내면을 따라 형성되는 제2 관통 비아와, 상기 몸체의 하면을 따라 형성되는 제2 배선층을 포함하는 제2 배선부;를 포함하되,
    상기 제1 및 제2 관통홀은 외경의 크기가 상이하게 마련되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 몸체는
    실리콘 웨이퍼 또는 상기 실리콘 웨이퍼를 절단함으로써 개별적으로 분리된 반도체 칩으로 마련되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 관통홀은 높이가 상이하게 마련되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 몸체와 상기 제1 배선부 사이에 배치되어, 상기 신호패드를 노출시키도록 마련되는 제1 분리막; 및
    상기 몸체와 상기 제2 배선부 사이에 배치되는 제2 분리막;을 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 분리막은
    감광성의 폴리이미드 필름으로 마련되는 반도체 패키지.
  6. 제4항에 있어서,
    상기 제1 분리막 및 제1 배선부가 형성된 상기 몸체의 상부에 배치되는 제1 패시베이션층; 및
    상기 제2 분리막 및 제2 배선부가 형성된 상기 몸체의 하부에 배치되는 제2 패시베이션층;을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 및 제2 패시베이션 층은
    상기 몸체의 상부 및 하부를 몰딩하는 봉지재로 마련되되,
    상기 봉지재는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2 배선층과 전기적으로 연결되어 외부와 전기적으로 접속 가능하도록 마련된 외부 연결 부재;를 더 포함하는 반도체 패키지.
  9. 일면에 복수개의 신호 패드가 구비된 몸체를 배치하는 단계;
    상기 몸체를 상면에서 하면 방향으로 일부 관통하여 제1 관통홀을 형성하는 단계;
    상기 제1 관통홀의 내면을 따라 형성된 제1 관통 비아 및 상기 몸체의 상면을 따라 형성되어 상기 신호 패드와 접속하는 제1 배선층을 포함하는 제1 배선부를 형성하는 단계;
    상기 몸체의 하면에서 상면 방향으로 일부 관통하여 제2 관통홀을 형성하는 단계;
    상기 제2 관통홀의 내면을 따라 형성된 제2 관통 비아 및 상기 하면을 따라 형성된 제2 배선층을 포함하는 제2 배선부를 형성하는 단계;를 포함하되,
    상기 제1 관통홀 및 상기 제2 관통홀은
    순차적으로 형성되되, 외경의 크기가 상이하게 마련되는 반도체 패키지 제조방법.
  10. 제9항에 있어서,
    상기 몸체는
    실리콘 웨이퍼 또는 상기 실리콘 웨이퍼를 절단함으로써 개별적으로 분리된 반도체 칩으로 마련되는 반도체 패키지 제조방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 관통홀은 높이가 상이하게 마련되는 반도체 패키지 제조방법.
  12. 제9항에 있어서,
    상기 제1 관통홀을 형성하는 단계 및 상기 제2 관통홀을 형성하는 단계는
    샌드블라스팅(sand blasting)에 의해 이루어지는 반도체 패키지 제조방법.
  13. 제9항에 있어서,
    상기 몸체와 상기 제1 배선부 사이에 제1 분리막을 형성하는 단계;
    상기 신호패드를 노출시키도록 상기 제1 분리막을 패터닝하는 단계; 및
    상기 몸체와 상기 제2 배선부 사이에 제2 분리막을 형성하는 단계;를 더 포함하는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 제1 분리막은 감광성의 폴리이미드 필름으로 마련되되,
    상기 제1 분리막을 형성하는 단계는
    핫 롤 라미네이트법 또는 프레스법에 의해 폴리이미드층 형성용 조성물을 경화하는 단계를 포함하는 반도체 패키지 제조방법.
  15. 제13항에 있어서,
    상기 제1 분리막을 패터닝하는 단계는
    상기 제1 분리막을 노광 및 식각하여 상기 신호패드를 노출시키는 단계를 포함하는 반도체 패키지 제조방법.
  16. 제13항에 있어서,
    상기 제1 분리막 및 제1 배선층이 형성된 상기 몸체의 상부에 제1 패시베이션층을 형성하는 단계; 및
    상기 제2 분리막 및 제2 배선층이 형성된 상기 몸체의 하부에 제2 패시베이션층을 형성하는 단계;를 포함하는 반도체 패키지 제조방법.
  17. 제16항에 있어서,
    상기 제1 패시베이션층을 형성하는 단계 및 상기 제2 패시베이션층을 형성하는 단계는
    상기 몸체의 상부 및 하부를 몰딩하도록 봉지재를 도포하는 단계를 포함하고,
    상기 봉지재는
    에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함하는 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 제2 배선층과 전기적으로 연결되어 외부와 전기적으로 접속 가능하도록 마련된 외부 연결 부재를 배치하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 외부 연결 부재를 배치하는 단계는
    상기 제2 배선층 상에 절연막을 형성하는 단계와,
    상기 제2 배선층을 노출시키도록 상기 절연막을 패터닝하는 단계와,
    노출된 상기 제2 배선층 상에 UBM을 배치하는 단계와,
    상기 UBM 상에 외부 연결 부재를 부착하는 단계를 포함하는 반도체 패키지의 제조 방법.
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