CN110838473B - 半导体封装及其制造方法 - Google Patents

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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

本发明实施例提供一种半导体封装包括第一芯片封装、第二半导体管芯、第三半导体管芯及第二绝缘包封体，所述第一芯片封装包括多个第一半导体管芯及第一绝缘包封体。所述多个第一半导体管芯相互电连接，且第一绝缘包封体包封所述多个第一半导体管芯。第二半导体管芯及第三半导体管芯通过连接到所述第一芯片封装而相互电连通，其中所述第一芯片封装堆叠在所述第二半导体管芯及所述第三半导体管芯上。第二绝缘包封体包封第一芯片封装、第二半导体管芯及第三半导体管芯。

Description

半导体封装及其制造方法
技术领域
本发明实施例是有关于一种半导体封装及其制造方法。
背景技术
半导体装置及集成电路通常是在单个半导体晶片(wafer)上制成。对晶片的管芯可使用其他晶片级半导体装置或管芯来加工及封装，且已开发出用于晶片级封装的各种技术。
发明内容
本发明实施例提供一种半导体封装包括第一芯片封装、第二半导体管芯、第三半导体管芯及第二绝缘包封体，所述第一芯片封装包括多个第一半导体管芯及第一绝缘包封体。所述多个第一半导体管芯相互电连接，且第一绝缘包封体包封所述多个第一半导体管芯。第二半导体管芯及第三半导体管芯通过连接到所述第一芯片封装而相互电连通，其中所述第一芯片封装堆叠在所述第二半导体管芯及所述第三半导体管芯上。第二绝缘包封体包封第一芯片封装、第二半导体管芯及第三半导体管芯。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图6是根据本发明实施例的一些示例性实施例的半导体封装的制造方法中的各种阶段的示意性剖视图。
图7是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。
图8是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。
图9是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。
图10是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。
图11到图14是根据本发明实施例的一些示例性实施例的半导体封装中所包括的芯片封装的制造方法中的各种阶段的示意性剖视图。
图15是根据本发明实施例的一些示例性实施例的半导体封装中所包括的芯片封装的示意性剖视图。
[符号的说明]
110：载体；
120、150、180、620：重布线路结构；
122、152、182、622：聚合物介电层；
124、154、184、624：金属化层；
130、640：穿孔；
130t、132t、140t、142t、232t、332t：顶表面；
132、134：导通孔；
140、140’、142、630：绝缘包封体；
154a：球下金属(UBM)图案；
154b：连接接垫；
160：导电元件；
200、200a、300、300a、400a、400b、400c：半导体管芯；
210、310、410a、410b、650：半导体衬底；
210a、310a、410at、410bt、650a：有源表面；
220、320、660：内连线结构；
222、322、662：层间介电层；
224、324、664：图案化导电层；
230、232、234、330、332、334、450a、450b、690、690a、692a、694a：连接通孔；
410ab、410bb：背侧表面；
420a、420b：导电接垫；
430a、430b：钝化层；
440a、440b：后钝化层；
460a、460b、680：保护层；
650b：底表面；
670：接触接垫；
CP1、CP2：芯片封装；
DA1、DA2：连接膜；
IF：混合结合界面；
PM1：介电层；
SP1、SP2、SP3、SP4、SP5：半导体封装；
Z：方向。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本发明实施例。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明实施例可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。空间相对性用语旨在除图中所绘示取向外还囊括装置在使用或操作中的不同取向。设备可具有另外的取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可能使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所示出的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
本发明实施例也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以使得能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
图1到图6是根据本发明实施例的一些示例性实施例的半导体封装的制造方法中的各种阶段的示意性剖视图。图11到图14是根据本发明实施例的一些示例性实施例的半导体封装中所包括的芯片封装的制造方法中的各种阶段的示意性剖视图。在实施例中，所述制造方法是晶片级封装工艺的一部分。在图1到图6中，举例来说，示出两个半导体管芯来代表晶片的多个半导体管芯，且示出半导体封装SP1来代表遵照例如所述制造方法而获得的半导体封装。在其他实施例中，可示出多于两个半导体芯片或管芯来代表晶片的多个半导体芯片或管芯，且可示出多于一个半导体封装来代表遵照所述制造方法而获得的多个半导体封装，本发明实施例并非仅限于此。在图11到图14中，举例来说，示出两个半导体管芯来代表在一个芯片封装CP1中所包括的多个管芯。然而，本发明实施例并非仅限于此，且可示出多于两个半导体管芯来代表在一个芯片封装CP1中所包括的多个管芯。
参照图1，在一些实施例中，提供载体110。在一个实施例中，载体110可为玻璃载体或任何适合于为半导体封装的制造方法承载半导体晶片或重构晶片(reconstitutedwafer)的载体。在替代性实施例中，载体110可为用于半导体封装的制造方法的回收晶片(reclaim wafer)或重构晶片。举例来说，由于载体110的材料为Si衬底，因此载体110可充当半导体封装SP1的散热元件。在此种实施例中，载体110还可用于翘曲控制。
在一些在制造半导体封装之后移除载体110的替代性实施例中，还可使用剥离层(未示出)涂布载体110。举例来说，在载体110上设置剥离层，且所述剥离层的材料可为任何适合于将载体110与设置在载体110上的上方层(例如，缓冲层)或任何晶片接合及剥离的材料。在一些实施例中，剥离层可包括释放层(例如光热转换(“light-to-heat conversion，LTHC”)层)或胶粘层(例如紫外线可固化胶粘剂或热可固化胶粘层)。
在图1的基础上继续，在一些实施例中，在载体110上形成重布线路结构120。举例来说，所述形成重布线路结构120包括交替地依序形成一个或多个聚合物介电层122及一个或多个金属化层124。在一些实施例中，如图1中所示，重布线路结构120包括两个聚合物介电层122及夹置在所述两个聚合物介电层122之间的一个金属化层124；然而，本发明实施例并非仅限于此。重布线路结构120中所包括的金属化层及聚合物介电层的数目并非仅限于此。举例来说，金属化层及聚合物介电层的数目可为一个或多于一个。由于聚合物介电层122及金属化层124的所述配置，因此为半导体封装SP1提供了布线功能(routingfunction)。换句话说，可例如将重布线路结构120称作半导体管芯200及半导体管芯300的背侧重布线层。
在一些实施例中，如图1中所示，金属化层124设置在载体110之上且夹置在聚合物介电层122之间，其中金属化层124的顶表面的一些部分被聚合物介电层122的最顶层暴露出且金属化层124的底表面被聚合物介电层122的最底层覆盖。在一些实施例中，聚合物介电层122的材料可包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)或任何其他适合的聚合物系介电材料，且可通过沉积形成聚合物介电层122。在一些实施例中，金属化层124的材料可包括铝、钛、铜、镍、钨及/或它们的合金，且可通过电镀或沉积来形成金属化层124。本发明实施例并非仅限于此。
在一些实施例中，如图1中所示，在重布线路结构120上形成多个穿孔130。举例来说，将穿孔130实体连接到被聚合物介电层122的最顶层暴露出的金属化层124的顶表面的所述一些部分。换句话说，穿孔130电连接到重布线路结构120。在一些实施例中，穿孔130可为集成扇出型(integrated fan-out，InFO)穿孔。为简化起见，出于例示性目的，在图1中呈现仅两个穿孔130，然而应注意，可形成多于两个穿孔；本发明实施例并非仅限于此。可基于需求选择穿孔130的数目。
在一些实施例中，通过光刻(photolithography)、镀覆、光刻胶剥除工艺(photoresist stripping process)或任何其他适合的方法形成穿孔130。在一个实施例中，可通过以下方式形成穿孔130：形成覆盖重布线路结构120的掩模图案(未示出)，所述掩模图案具有开口以暴露出被聚合物介电层122的最顶层暴露出的金属化层124的顶表面；通过电镀或沉积形成填充所述开口的金属材料以形成穿孔130；以及接着移除掩模图案。在一个实施例中，穿孔130的材料可包括例如铜或铜合金等金属材料。然而，本发明实施例并非仅限于此。
在一些实施例中，提供至少一个半导体管芯。如图1中所示，在特定实施例中，在重布线路结构120上提供及设置半导体管芯200及半导体管芯300。举例来说，在重布线路结构120上拾取及放置半导体管芯200及半导体管芯300，并且分别通过连接膜DA1及连接膜DA2将半导体管芯200及半导体管芯300贴合或胶粘在重布线路结构120上。
在一些实施例中，连接膜DA1、DA2可为管芯贴合膜、胶粘膏等。在一些实施例中，如图1中所示，在方向Z上，半导体管芯200及/或半导体管芯300可具有比穿孔130的高度小的厚度。然而，本发明实施例并非仅限于此。在替代性实施例中，在方向Z上，半导体管芯200及/或半导体管芯300的厚度可大于或实质上等于穿孔130的高度。如图1中所示，可在形成穿孔130之后在重布线路结构120上拾取及放置半导体管芯200及半导体管芯300。然而，本发明实施例并非仅限于此。在替代性实施例中，可在形成穿孔130之前在重布线路结构120上拾取及放置半导体管芯200及半导体管芯300。可基于需求选择穿孔130的横截面形状，且穿孔130的横截面形状并不限于本发明实施例的实施例。
举例来说，如图1中所示，半导体管芯200包括具有有源表面210a的半导体衬底210、形成在有源表面210a上的内连线结构220及电连接到内连线结构220的连接通孔230。
在一些实施例中，半导体衬底210可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及/或无源组件(例如，电阻器、电容器、电感器等)。本发明实施例并非仅限于此。
在一些实施例中，内连线结构220包括交替堆叠的一个或多个层间介电层222及一个或多个图案化导电层224。在一些实施例中，图案化导电层224夹置在层间介电层222之间，其中图案化导电层224的最顶层的顶表面的一些部分被层间介电层222的最顶层暴露出且实体连接到连接通孔230，且图案化导电层224的最底层的一些部分被层间介电层222的最底层暴露出且电连接到形成在半导体衬底210中的有源组件及/或无源组件(未示出)。如图1中所示，层间介电层222的最底层位于半导体衬底210的有源表面210a上，且层间介电层222的最顶层至少局部地接触连接通孔230。层间介电层222及图案化导电层224的数目可基于需求选择，且在本发明实施例中不受限制。
在一个实施例中，层间介电层222可为聚酰亚胺、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicateglass，BPSG)或它们的组合等，层间介电层222可利用光刻工艺及/或刻蚀工艺(etchingprocess)而图案化。在一些实施例中，可通过例如旋转涂布(spin-on coating)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)等适合的制作技术来形成层间介电层222。在一个实施例中，图案化导电层224可由通过电镀或沉积而形成的导电材料(例如，铜、铜合金、铝、铝合金或它们的组合)制成，图案化导电层224可利用光刻工艺及刻蚀工艺而图案化。在一些实施例中，图案化导电层224可为图案化铜层或其他适合的图案化金属层。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜或含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金等。
在一些实施例中，连接通孔230包括一个或多个连接通孔232及一个或多个连接通孔234，其中如在方向Z上测量，连接通孔232的高度大于连接通孔234的高度。如图1中所示，尽管出于例示性目的在图1中呈现仅三个连接通孔232及一个连接通孔234，然而应注意，可基于需求及设计布局选择或指定连接通孔232及连接通孔234的数目；本发明实施例并非仅限于此。在一些实施例中，连接通孔230包括多个连接通孔232，其中不包括连接通孔234(参见图7到图9中所绘示的半导体管芯200a)。在一个实施例中，可在不同的步骤中形成连接通孔232及连接通孔234，其中可在形成连接通孔234之前形成连接通孔232，反之亦然。如图1中所示，将连接通孔232及连接通孔234电连接到内连线结构220。
举例来说，如图1中所示，半导体管芯300包括具有有源表面310a的半导体衬底310、形成在有源表面310a上的内连线结构320及电连接到内连线结构320的连接通孔330。
在一些实施例中，半导体衬底310可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及/或无源组件(例如，电阻器、电容器、电感器等)。本发明实施例并非仅限于此。
在一些实施例中，内连线结构320包括交替堆叠的一个或多个层间介电层322及一个或多个图案化导电层324。在一些实施例中，图案化导电层324夹置在层间介电层322之间，其中图案化导电层324的最顶层的顶表面的一些部分被层间介电层322的最顶层暴露出且实体连接到连接通孔330，且图案化导电层324的最底层的一些部分被层间介电层322的最底层暴露出且电连接到形成在半导体衬底310中的有源组件及/或无源组件(未示出)。如图1中所示，层间介电层322的最底层位于半导体衬底310的有源表面310a上，且层间介电层322的最顶层至少局部地接触连接通孔330。层间介电层322及图案化导电层324的数目可基于需求选择，且在本发明实施例中不受限制。
在一个实施例中，层间介电层322可为聚酰亚胺、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG或它们的组合等，层间介电层322可利用光刻工艺及/或刻蚀工艺而图案化。在一些实施例中，可通过例如旋转涂布、CVD、PECVD等适合的制作技术来形成层间介电层322。在一个实施例中，图案化导电层324可由通过电镀或沉积而形成的导电材料(例如，铜、铜合金、铝、铝合金或它们的组合)制成，图案化导电层324可利用光刻工艺及刻蚀工艺而图案化。在一些实施例中，图案化导电层324可为图案化铜层或其他适合的图案化金属层。
在一些实施例中，连接通孔330包括一个或多个连接通孔332及一个或多个连接通孔334，其中如在方向Z上测量，连接通孔332的高度大于连接通孔334的高度。如图1中所示，尽管出于例示性目的在图1中呈现仅三个连接通孔332及一个连接通孔334，然而应注意，可基于需求及设计布局选择或指定连接通孔332及连接通孔334的数目；本发明实施例并非仅限于此。在一些实施例中，连接通孔330包括多个连接通孔332，其中不包括连接通孔334(参见图7到图9中所绘示的半导体管芯300a)。在一个实施例中，可在不同的步骤中形成连接通孔332及连接通孔334，其中可在形成连接通孔334之前形成连接通孔332，反之亦然。如图1中所示，将连接通孔332及连接通孔334电连接到内连线结构320。
在一个实施例中，半导体管芯200与半导体管芯300相同。在替代性实施例中，半导体管芯200不同于半导体管芯300。本发明实施例并非仅限于此。
参照图2，在一些实施例中，在载体110上提供及设置芯片封装CP1。举例来说，可在图11到图14中阐述图2所示芯片封装CP1的形成，然而本发明实施例并非仅限于此。参照图11，在一些实施例中，提供上面设置有内连线结构660的半导体衬底650。在一个实施例中，半导体衬底650的材料可包括硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管及/或例如N型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)及/或P型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)装置等的存储器)及/或无源组件(例如，电阻器、电容器、电感器等)。在替代性实施例中，半导体衬底650可为块状硅衬底(bulk silicon substrate)，例如块状单晶硅衬底、经掺杂硅衬底、未经掺杂硅衬底或绝缘体上硅(silicon on insulator，SOI)衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或它们的组合。本发明实施例并非仅限于此。
在一个实施例中，在半导体衬底650的有源表面650a上形成内连线结构660。在一些实施例中，内连线结构660可包括交替堆叠的一个或多个层间介电层662及一个或多个图案化导电层664。举例来说，层间介电层662可为氧化硅层、氮化硅层、氮氧化硅层、或由其他适合的介电材料形成的介电层，且可通过沉积等形成层间介电层662。举例来说，图案化导电层664可为图案化铜层或其他适合的图案化金属层，且可通过电镀或沉积形成图案化导电层664。然而，本发明实施例并非仅限于此。在一些实施例中，可通过双重镶嵌方法(dual-damascene method)形成图案化导电图案664。如图11中所示，举例来说，图案化导电层664的最顶层的顶表面通过层间介电层662的最顶层以可触及的方式显露出。另外，图案化导电层664的最顶层的顶表面与层间介电层662的最顶层的顶表面之间存在高的共面程度。层间介电层662及图案化导电层664的层数可比图11中所绘示的层数少或比图11中所绘示的层数多，且可基于需求及/或设计布局来指定；本发明实施例并不特别限定于此。
继续基于图11，在一些实施例中，在内连线结构660上拾取及放置半导体管芯400a及半导体管芯400b。在一些实施例中，半导体管芯400a包括：半导体衬底410a，具有有源表面410at及与有源表面410at相对的背侧表面410ab；多个导电接垫420a，形成在有源表面410at上；钝化层430a，设置在导电接垫420a上且局部地暴露出导电接垫420a；后钝化层440a，设置在钝化层430a上且局部地暴露出导电接垫420a；连接通孔450a，设置在导电接垫420a上；以及保护层460a，覆盖后钝化层440a且包绕连接通孔450a的侧壁。换句话说，分布在半导体衬底410a的有源表面410at上的导电接垫420a局部地被钝化层430a的接触开口及后钝化层440a的接触开口暴露出，以连接到连接通孔450a。
在一些实施例中，半导体衬底410a的材料可包括硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管及/或例如NMOS及/或PMOS装置等的存储器)及/或无源组件(例如，电阻器、电容器、电感器等)。在替代性实施例中，半导体衬底410a可为块状硅衬底，例如块状单晶硅衬底、经掺杂硅衬底、未经掺杂硅衬底或SOI衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或它们的组合。本发明实施例并非仅限于此。
在一些实施例中，导电接垫420a可为铝接垫或其他适合的金属接垫。举例来说，连接通孔450a可为铜柱、铜合金柱或其他适合的金属柱。在一些实施例中，钝化层430a、后钝化层440a及/或保护层460a可为PBO层、聚酰亚胺(PI)层或其他适合的聚合物。在一些实施例中，钝化层430a、后钝化层440a及/或保护层460a可由例如氧化硅、氮化硅、氮氧化硅或任何适合的介电材料等无机材料制成。在一个实施例中，钝化层430a的材料、后钝化层440a的材料及/或保护层460a的材料可相同。在替代性实施例中，钝化层430a的材料、后钝化层440a的材料及/或保护层460a的材料可相互不同，本发明实施例并非仅限于此。
在一些实施例中，半导体管芯400b包括：半导体衬底410b，具有有源表面410bt及与有源表面410bt相对的背侧表面410bb；多个导电接垫420b，形成在有源表面410bt上；钝化层430b，设置在导电接垫420b上且局部地暴露出导电接垫420b；后钝化层440b，设置在钝化层430b上且局部地暴露出导电接垫420b；连接通孔450b，设置在导电接垫420b上；以及保护层460b，覆盖后钝化层[440b且包绕连接通孔450b的侧壁。换句话说，分布在半导体衬底410b的有源表面410bt上的导电接垫420b局部地被钝化层430b的接触开口及后钝化层440b的接触开口暴露出，以连接到连接通孔450b。举例来说，半导体衬底410b、导电接垫420b、钝化层430b、后钝化层440b、连接通孔450b及保护层460b的材料可与半导体衬底410a、导电接垫420a、钝化层430a、后钝化层440a、连接通孔450a及保护层460a的材料相同或相似，因此本文中可不再赘述。
一起参照图11及图12，在一些实施例中，通过混合结合(hybrid bonding)(通过混合结合界面IF)将半导体管芯400a及半导体管芯400b结合到设置在半导体衬底650上的内连线结构660。如图12中所示，举例来说，内连线结构660的一部分不被半导体管芯400a及半导体管芯400b覆盖。举例来说，混合结合工艺可包括亲水融合结合工艺(hydrophilicfusion bonding process)或疏水融合结合工艺(hydrophobic fusion bondingprocess)。在一个实施例中，执行亲水融合结合工艺，其中可工作结合温度(workablebonding temperature)近似范围为100℃到300℃且可工作结合压力(workable bondingpressure)近似大于1～5兆帕(MPa)；然而，本发明实施例并不特别限定于此。参照图12，在一些实施例中，在半导体衬底650之上形成绝缘包封体630，其中半导体管芯400a及半导体管芯400b被包封在绝缘包封体630中，且被半导体管芯400a、400b暴露出的内连线结构660被绝缘包封体630覆盖。在一些实施例中，如图12中所示，半导体管芯400a及半导体管芯400b的侧壁被绝缘包封体630环绕及覆盖。在一些实施例中，绝缘包封体630可为氧化物(例如，氧化硅等)。在一些实施例中，可通过沉积形成绝缘包封体630。
继续基于图12，在一些实施例中，在绝缘包封体630中形成多个穿孔640。在一个实施例中，穿孔640的材料可包括例如铜或铜合金等金属材料。然而，本发明实施例并非仅限于此。在一些实施例中，所述形成穿孔640可包括将绝缘包封体630图案化以形成暴露出图案化导电层664的贯穿开口并在所述贯穿开口中填充导电材料以形成穿透绝缘包封体630且电连接到内连线结构660的穿孔640。举例来说，图案化工艺可包括激光钻孔工艺(laserdrilling process)或光刻工艺及刻蚀工艺。穿孔640的数目及大小并不限于图12，且可基于需求来选择。
举例来说，内连线结构660位于半导体衬底650与半导体管芯400a及400b之间、半导体衬底650与绝缘包封体630之间以及半导体衬底650与穿孔640之间，其中图案化导电层664的暴露出的最顶层分别支撑连接通孔450a、连接通孔450b及穿孔640。半导体衬底650通过图案化导电层664的最顶层、连接通孔450a及连接通孔450b结合到半导体管芯400a及半导体管芯400b，且内连线结构660电连接到半导体管芯400a、半导体管芯400b及穿孔640。
在一个实施例中，绝缘包封体630可对半导体管芯400a、400b进行包覆模塑且可能需要在形成穿孔640之前被平面化以暴露出半导体管芯400a的背侧表面410ab及半导体管芯400b的连接通孔450b的背侧表面410bb。在又一实施例中，可对绝缘包封体630、半导体管芯400a、400b及穿孔640执行平面化步骤，以使绝缘包封体630、半导体管芯400a、400b及穿孔640的表面相互共面；由此在绝缘包封体630、半导体管芯400a、400b及穿孔640之间获得高的共面性。在一些实施例中，平面化步骤可为研磨工艺或化学机械抛光(chemicalmechanical polishing，CMP)工艺。在平面化步骤之后，可可选地执行清洁步骤以例如清洁及移除从平面化步骤产生的残留物。然而，本发明实施例并非仅限于此，且可通过任何其他适合的方法执行平面化步骤。本发明实施例并非仅限于此。
参照图13，在一些实施例中，在绝缘包封体630上形成重布线路结构620，重布线路结构620包括一个聚合物介电层622及一个金属化层624；然而，本发明实施例并非仅限于此。重布线路结构620中所包括的金属化层624及聚合物介电层622的数目并非仅限于此。举例来说，金属化层624及聚合物介电层622的数目可为一个或多于一个。举例来说，聚合物介电层622的材料及形成可与图1中所述聚合物介电层122的材料及形成相同或相似，且金属化层624的材料及形成可与图1中所述金属化层124的材料及形成相同或相似，因此本文中可不再赘述。
继续基于图13，在一些实施例中，在重布线路结构620的金属化层624的暴露出的部分上形成接触接垫670。接触接垫670连接到重布线路结构620的金属化层624的暴露出的部分；且因此，接触接垫670通过重布线路结构620、穿孔640及内连线结构660电连接到半导体管芯400a及半导体管芯400b。举例来说，接触接垫670的材料可包括铝或铝合金。在一些实施例中，在重布线路结构620之上及接触接垫670上形成保护层680，其中保护层680包括多个开口以暴露出接触接垫670。
参照图14，在一些实施例中，在保护层680上形成连接通孔690且将连接通孔690实体连接到接触接垫670。换句话说，连接通孔690通过接触接垫670、重布线路结构620、穿孔640及内连线结构660电连接到半导体管芯400a及半导体管芯400b。在一些实施例中，依序执行切割(或单体化)工艺以将晶片切分成各别的且分离的芯片封装CP1，所述晶片具有连接在所述晶片之间的多个芯片封装CP1。在一个实施例中，所述切割工艺是包括机械刀片锯切(mechanical blade sawing)或激光切分(laser cutting)的晶片切割工艺。本发明实施例并非仅限于此。至此，芯片封装CP1的制造完成。在一些实施例中，在切割工艺期间，固持装置(未示出)适以在进行切割之前固定芯片封装CP1以防止由切割(或单体化)工艺造成的损害。举例来说，固持装置可为胶带(adhesive tape)、载体膜(carrier film)或吸持垫(suction pad)。
参照图2，在一些实施例中，通过倒装芯片结合(flip chip bonding)将芯片封装CP1结合到半导体管芯200及半导体管芯300。举例来说，芯片封装CP1实体连接到半导体管芯200及半导体管芯300，其中芯片封装CP1的连接通孔690分别实体连接到半导体管芯200的连接通孔234及半导体管芯300的连接通孔334。在一些实施例中，如图2中所示，芯片封装CP1在重布线路结构120与半导体管芯200的堆叠方向(例如，方向Z)(或称，重布线路结构120与半导体管芯300的堆叠方向)上与半导体管芯200及半导体管芯300交叠，且在重布线路结构120上的垂直投影从半导体管芯200延伸到半导体管芯300。应注意，半导体管芯200与半导体管芯300不沿堆叠方向(例如，方向Z)相互交叠而是沿侧向相互挨着进行排列。半导体管芯200及半导体管芯300通过芯片封装CP1相互电连通(electricallycommunicated)。由于所述配置，在半导体管芯200a、半导体管芯300a及芯片封装CP1(涉及其他半导体管芯400a、400b)之间实现了短的电路径(short electrical path)，由此使其信号损失(signal loss)减少。
参照图3，在一些实施例中，在载体110之上(例如，在重布线路结构120上)形成绝缘包封体140以包封半导体管芯200、半导体管芯300、芯片封装CP1及穿孔130。换句话说，半导体管芯200、半导体管芯300、芯片封装CP1及穿孔130被绝缘包封体140覆盖且嵌置在绝缘包封体140中。在一些实施例中，绝缘包封体140为通过模塑工艺形成的模塑化合物(molding compound)，且绝缘包封体140的材料可包括环氧树脂(epoxy resin)或其他适合的树脂。举例来说，绝缘包封体140可为含有化学填料的环氧树脂。
参照图3及图4，在一些实施例中，对绝缘包封体140及芯片封装CP1进行平面化直到暴露出芯片封装CP1的表面(例如，半导体衬底650的底表面650b)、连接通孔232的顶表面232t、连接通孔234的顶表面234t、连接通孔332的顶表面332t、连接通孔334的顶表面334t及穿孔130的顶表面130t为止。在对绝缘包封体140进行平面化之后，在载体110之上(例如，在重布线路结构120上)形成绝缘包封体140’。在绝缘包封体140的平面化工艺(示出在图4中)期间，也可对半导体管芯200的连接通孔232及连接通孔234及/或半导体管芯300的连接通孔332及连接通孔334进行平面化。在一些实施例中，如图4中所示，在绝缘包封体140及芯片封装CP1的平面化工艺期间，也可对穿孔130的一些部分进行平面化。举例来说，可通过机械研磨或CMP来形成绝缘包封体140’。在平面化工艺之后，可可选地执行清洁步骤以例如清洁及移除从平面化步骤产生的残留物。然而，本发明实施例并非仅限于此，且可通过任何其他适合的方法执行平面化步骤。
参照图5，在一些实施例中，在形成绝缘包封体140’之后，在平面化绝缘包封体140’上形成重布线路结构150。在一些实施例中，在绝缘包封体140’的顶表面140t、半导体衬底650的底表面650b、连接通孔232的顶表面232t、连接通孔332的顶表面332t及穿孔130的顶表面130t上形成重布线路结构150。即，在绝缘包封体140’上沿重布线路结构120与半导体管芯200的堆叠方向(例如，方向Z)(或称，重布线路结构120与半导体管芯300的堆叠方向)形成重布线路结构150。在一些实施例中，将重布线路结构150制作成与位于之下的一个或多个连接件电连接。此处，前述连接件可为半导体管芯200的连接通孔232、半导体管芯300的连接通孔332及嵌置在绝缘包封体140’中的穿孔130。换句话说，重布线路结构150电连接到半导体管芯200的连接通孔232、半导体管芯300的连接通孔332以及穿孔130。
继续参照图5，在一些实施例中，重布线路结构150包括交替堆叠的多个聚合物介电层152及多个金属化层154，且金属化层154电连接至半导体管芯200的连接通孔232、半导体管芯300的连接通孔332及嵌置在绝缘包封体140’中的穿孔130。如图5中所示，在一些实施例中，连接通孔232的顶表面232t、连接通孔332的顶表面332t及穿孔130的顶表面130t接触重布线路结构150。在此种实施例中，连接通孔232的顶表面232t、连接通孔332的顶表面332t及穿孔130的顶表面130t接触金属化层154的最底层。在一些实施例中，连接通孔232的顶表面232t、连接通孔332的顶表面332t及穿孔130的顶表面130t局部地被聚合物介电层152的最底层覆盖。
在一些实施例中，金属化层154的最顶层可包括多个接垫。在此种实施例中，上述接垫可包括用于球安装的多个球下金属(under-ball metallurgy，UBM)图案154a。
然而，本发明实施例并非仅限于此。在替代性实施例中，金属化层154中的最顶金属化层154可包括用于球安装的多个UBM图案154a及/或用于安装其他半导体组件的多个连接接垫154b(参见图7)，且根据本发明实施例，球下金属图案154a的数目及连接接垫154b的数目不受限制。
参照图6，在一些实施例中，在形成重布线路结构150之后，在球下金属图案154a上放置多个导电元件160。在一些实施例中，可通过植球工艺及/或回流工艺或其他适合的形成方法在球下金属图案154a上放置导电元件160。在一些实施例中，导电元件160可为球栅阵列封装(ball grid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electrolessnickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块等。举例来说，导电元件160的材料可包括例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或它们的组合等导电材料。在一个实施例中，举例来说，导电元件160的材料可为无焊料的(solder-free)。
在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到半导体管芯200。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到半导体管芯300。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、半导体管芯200及/或半导体管芯300电连接到芯片封装CP1。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到穿孔130。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及穿孔130电连接到重布线路结构120。在一些实施例中，导电元件160中的一些导电元件160可为电浮动(electrically floated)或接地(electrically grounded)，本发明实施例并非仅限于此。
继续参照图6，依序执行切割工艺以将在晶片中相连接的多个半导体封装SP1切分成各别的且分离的半导体封装SP1。在一个实施例中，所述切割工艺是包括机械刀片锯切或激光切分的晶片切割工艺。至此，半导体封装SP1的制造完成。在切割工艺期间，使用固持装置(未示出)以在切分具有多个半导体封装SP1的晶片之前固定所述晶片，以防止由依序的工艺或运输造成的损害。举例来说，固持装置可为胶带、载体膜或吸持垫。在又一实施例中，在切割工艺之后，可将载体110从半导体封装SP1剥离，其中重布线路结构120被暴露出；本发明实施例并非仅限于此。
图7是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。一起参照图6及图7，图6中所绘示的半导体封装SP1与图7中所绘示的半导体封装SP2相似；进而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对所述相同元件及其关系(例如，相对定位配置及电连接)的一些细节或说明予以赘述。
一起参照图6及图7，不同在于，对于图1中所绘示半导体封装SP2，芯片封装CP1设置在重布线路结构150上且位于导电元件160旁边，其中半导体管芯200及半导体管芯300被半导体管芯200a及半导体管芯300a取代。举例来说，如图7中所示，半导体管芯200与半导体管芯200a之间的不同在于，半导体管芯200a包括连接通孔230的连接通孔232，连接通孔230中不包括连接通孔234；且半导体管芯300与半导体管芯300a之间的不同在于，半导体管芯300a包括连接通孔330的连接通孔332，连接通孔330中不包括连接通孔334。如图7中所示，芯片封装CP1通过重布线路结构150电连接到半导体管芯200a及半导体管芯300a，其中芯片封装CP1与半导体管芯200a及半导体管芯300a电连通(electrically communicated)。
在一些实施例中，如图7中所示，金属化层154中的最顶金属化层154包括用于球安装的多个UBM图案154a及用于安装其他半导体组件的多个连接接垫154b，且根据本发明实施例，球下金属图案154a的数目及连接接垫154b的数目不受限制。在一些实施例中，芯片封装CP1结合到连接接垫154b，且导电元件160中的一些导电元件160通过重布线路结构150及连接接垫154b电连接到芯片封装CP1。
如图7中所示，芯片封装CP1在重布线路结构120与半导体管芯200a的堆叠方向(例如，方向Z)(或称，重布线路结构120与半导体管芯300a的堆叠方向)上与半导体管芯200a及半导体管芯300a交叠，且在重布线路结构120上的垂直投影从半导体管芯200a延伸到半导体管芯300a。在一些实施例中，如在方向Z上测量，芯片封装CP1的高度小于导电元件160的高度。由于所述配置，在半导体管芯200a、半导体管芯300a及芯片封装CP1(涉及其他半导体管芯400a、400b)之间实现了短的电路径，由此使其信号损失减少。
图8是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。一起参照图6及图8，图6中所绘示的半导体封装SP1与图8中所绘示的半导体封装SP3相似；进而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对所述相同元件及其关系(例如，相对定位配置及电连接)的一些细节或说明予以赘述。
一起参照图6及图8，不同在于，对于图8中所绘示半导体封装SP3，还包括附加元件(例如，介电层PM1、多个导通孔132、多个导通孔134及绝缘包封体142)，其中芯片封装CP1设置在重布线路结构150与绝缘包封体140’之间，且半导体管芯200及半导体管芯300分别被半导体管芯200a及半导体管芯300a取代。举例来说，半导体管芯200与半导体管芯200a之间的不同在于，半导体管芯200a包括连接通孔230的连接通孔232，连接通孔230中不包括连接通孔234；且半导体管芯300与半导体管芯300a之间的不同在于，半导体管芯300a包括连接通孔330的连接通孔332，连接通孔330中不包括连接通孔334。
在一些实施例中，如图8中所示，介电层PM1形成在绝缘包封体140’上且实体地接触绝缘包封体140’，其中介电层PM1具有暴露出连接通孔232的顶表面、连接通孔332的顶表面及穿孔130的顶表面的多个开口。介电层PM1的材料可包括聚酰亚胺、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG或它们的组合等，介电层PM1可利用光刻工艺及/或刻蚀工艺而图案化。在一些实施例中，导通孔132及导通孔134形成在介电层PM1上且通过介电层PM1的开口连接到连接通孔232、332及穿孔130。导通孔132及导通孔134的材料及形成与图1中所述穿孔130的材料及形成相同或相似，因此本文中可不再赘述。
在一些实施例中，芯片封装CP1设置在导通孔134上且被导通孔132环绕。在一些实施例中，如在方向Z上测量，芯片封装CP1的高度小于导通孔132的高度。如图8中所示，芯片封装CP1在重布线路结构120与半导体管芯200a的堆叠方向(例如，方向Z)(或称，重布线路结构120与半导体管芯300a的堆叠方向)上与半导体管芯200a及半导体管芯300a交叠，且在重布线路结构120上的垂直投影从半导体管芯200a延伸到半导体管芯300a。由于所述配置，在半导体管芯200a、半导体管芯300a及芯片封装CP1(涉及其他半导体管芯400a、400b)之间实现了短的电路径，由此使其信号损失减少。
在一些实施例中，导通孔132、导通孔134及芯片封装CP1包封在绝缘包封体142中，且被导通孔132及导通孔134暴露出的介电层PM1被绝缘包封体142覆盖。如图8中所示，芯片封装CP1的底表面(例如，半导体衬底650的底表面650b)、导通孔132的顶表面132t及绝缘包封体142的顶表面142t实质上齐平。换句话说，芯片封装CP1的表面(例如，半导体衬底650的底表面650b)及导通孔132的顶表面132t与绝缘包封体142的顶表面142t实质上共面。在一些实施例中，重布线路结构150位于芯片封装CP1上，导通孔132及绝缘包封体142实体连接且电连接到导通孔132。绝缘包封体142的材料及形成与图3及图4中所述绝缘包封体140及绝缘包封体140’的材料及形成相同或相似，因此本文中可不再赘述。
如图8中所示，分别来说，芯片封装CP1通过连接通孔690、导通孔134及连接通孔232电连接到半导体管芯200a且通过连接通孔690、导通孔134及连接通孔332电连接到半导体管芯300a。换句话说，芯片封装CP1与半导体管芯200a及半导体管芯300a电连通(electrically communicated)，其中半导体管芯200a与半导体管芯300a通过芯片封装CP1相互电连通。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及导通孔132中的一些导通孔132电连接到半导体管芯200a。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及导通孔132中的一些导通孔132电连接到半导体管芯300a。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132、半导体管芯200a及/或300a以及导通孔134电连接到芯片封装CP1。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及导通孔132中的一些导通孔132电连接到穿孔130。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132及穿孔130电连接到重布线路结构120。
图9是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。一起参照图8及图9，图8中所绘示的半导体封装SP3与图9中所绘示的半导体封装SP4相似；进而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对所述相同元件及其关系(例如，相对定位配置及电连接)的一些细节或说明予以赘述。
一起参照图8及图9，不同在于，对于图9中所绘示半导体封装SP4，介电层PM1被以重布线路结构180取代。举例来说，所述形成重布线路结构180包括交替地依序形成一个或多个聚合物介电层182及一个或多个金属化层184。在一些实施例中，如图9中所示，重布线路结构180包括两个聚合物介电层182及夹置在所述两个聚合物介电层182之间的一个金属化层184；然而，本发明实施例并非仅限于此。由于聚合物介电层182及金属化层184的所述配置，因此为半导体封装SP4提供了布线功能。
重布线路结构180中所包括的金属化层及聚合物介电层的数目并非仅限于此。举例来说，金属化层及聚合物介电层的数目可为一个或多于一个。重布线路结构180的材料及形成与图1中所述重布线路结构120的材料及形成或图5中所述重布线路结构150的材料及形成相同或相似，因此本文中可不再赘述。
如图9中所示，芯片封装CP1通过导通孔134、重布线路结构180(例如，金属化层184)及连接通孔232电连接到半导体管芯200a，且芯片封装CP1通过导通孔134、重布线路结构180(例如，金属化层184)及连接通孔332电连接到半导体管芯300a。换句话说，芯片封装CP1与半导体管芯200a及半导体管芯300a电连通(electrically communicated)，其中半导体管芯200a与半导体管芯300a通过芯片封装CP1相互电连通。在一些实施例中，导电元件160通过重布线路结构150及导通孔132电连接到重布线路结构180。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132及重布线路结构180电连接到半导体管芯200a。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132及重布线路结构180电连接到半导体管芯300a。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132、重布线路结构180、导通孔134及/或半导体管芯200a、300a电连接到芯片封装CP1。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132及重布线路结构180电连接到穿孔130。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150、导通孔132中的一些导通孔132、重布线路结构180及穿孔130电连接到重布线路结构120。由于所述配置，在半导体管芯200a、半导体管芯300a及芯片封装CP1(涉及其他半导体管芯400a、400b)之间实现了短的电路径，由此使其信号损失减少。
图10是根据本发明实施例的一些示例性实施例的半导体封装的示意性剖视图。一起参照图6及图10，图6中所绘示的半导体封装SP1与图10中所绘示的半导体封装SP5相似；进而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对所述相同元件及其关系(例如，相对定位配置及电连接)的一些细节或说明予以赘述。
一起参照图6及图10，不同在于，对于图10中所绘示半导体封装SP5，在图6中所绘示半导体管芯200的定位位置中包括且设置有芯片封装CP2。在一个实施例中，半导体管芯200集成到芯片封装CP2中。举例来说，如图15中所示，芯片封装CP2具有与图14中所绘示芯片封装CP1的结构相似的结构，其中在芯片封装CP2中，图14中所绘示芯片封装CP1的半导体管芯400a及400b分别被图1到图6中所绘示半导体管芯200以及半导体管芯400c取代。在一些实施例中，芯片封装CP2可具有与图14中所绘示芯片封装CP1的结构相似的结构，其中在芯片封装CP2中，图14中所绘示芯片封装CP1的半导体管芯400a及400b可分别被图7到图9中所绘示半导体管芯200a以及半导体管芯400c取代。然而，本发明实施例并非仅限于此；在替代性实施例中，芯片封装CP2可包括与图14中所绘示芯片封装CP1的结构相同的结构，其中半导体管芯400a、400b可被其他类型的半导体管芯取代或者保持在芯片封装CP2中。
在一个实施例中，半导体管芯400c可与半导体管芯400a及/或400b相同。在替代性实施例中，半导体管芯400c可与半导体管芯400a及400b不同。本发明实施例并非仅限于此。
在一些实施例中，在图15中示出图10中所绘示芯片封装CP2的结构的放大图是用于例示，而并非限制本发明实施例。如图15中所示，在芯片封装CP2中，内连线结构660设置在半导体衬底650上，半导体管芯200及半导体管芯400c设置在内连线结构660上且电连接到内连线结构660且包封在绝缘包封体630中，重布线路结构620设置在绝缘包封体630上，接触接垫670设置在重布线路结构620上且在重布线路结构620之上进行分布，保护层680覆盖接触接垫670且具有开口以暴露出接触接垫670的一些部分，且连接通孔690a设置在接触接垫670上且通过保护层680的开口连接到接触接垫670，其中穿孔640穿透绝缘包封体630以实体连接且电连接到内连线结构660及重布线路结构620。在一些实施例中，在图10中，连接通孔690a包括至少一个连接通孔692a及连接通孔694a，其中如在方向Z上测量，连接通孔692a的高度小于连接通孔694a的高度。连接通孔690a的材料及形成与图14中所述连接通孔690的材料及形成相似。
在一些实施例中，芯片封装CP1通过芯片封装CP1的连接通孔690及芯片封装CP2的连接通孔692a电连接到芯片封装CP2，且芯片封装CP1通过芯片封装CP1的连接通孔690及半导体管芯300的连接通孔334电连接到半导体管芯300。换句话说，芯片封装CP1与芯片封装CP2(例如，半导体管芯200及半导体管芯400c)及半导体管芯300电连通(electricallycommunicated)，其中芯片封装CP2(例如，半导体管芯200及半导体管芯400c)与半导体管芯300通过芯片封装CP1相互电连通。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到芯片封装CP2(例如，半导体管芯200及半导体管芯400c)。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到半导体管芯300。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及芯片封装CP2(例如，半导体管芯200及半导体管芯400c)电连接到芯片封装CP1或者通过重布线路结构150及半导体管芯300连接到芯片封装CP1。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150电连接到穿孔130。在一些实施例中，导电元件160中的一些导电元件160通过重布线路结构150及穿孔130电连接到重布线路结构120。
如图10中所示，芯片封装CP1在重布线路结构120与具有半导体管芯200的芯片封装CP2的堆叠方向(例如，方向Z)(或称，重布线路结构120与半导体管芯300的堆叠方向)上与芯片封装CP2(例如，半导体管芯200)及半导体管芯300交叠，且在重布线路结构120上的垂直投影从芯片封装CP2(例如，半导体管芯200)延伸到半导体管芯300。由于所述配置，在芯片封装CP2(例如，半导体管芯200及半导体管芯400c)、半导体管芯300及芯片封装CP1(涉及其他半导体管芯400a、400b)之间实现了短的电路径，由此使其信号损失减少。
根据一些实施例，一种半导体封装包括第一芯片封装、第二半导体管芯、第三半导体管芯及第二绝缘包封体，所述第一芯片封装包括多个第一半导体管芯及第一绝缘包封体。所述多个第一半导体管芯相互电连接，且所述第一绝缘包封体包封所述多个第一半导体管芯。第二半导体管芯及第三半导体管芯通过连接到所述第一芯片封装而相互电连通(electrically communicated)，其中所述第一芯片封装堆叠在所述第二半导体管芯及所述第三半导体管芯上。第二绝缘包封体包封所述第一芯片封装、所述第二半导体管芯及所述第三半导体管芯。
根据一些实施例，在所述的半导体封装中，所述第二半导体管芯与所述第三半导体管芯并排排列，且所述第一芯片封装从所述第二半导体管芯延伸到所述第三半导体管芯。根据一些实施例，所述的半导体封装还包括：第一重布线路结构及第二重布线路结构，位于所述第二绝缘包封体的两个相对的侧上且电连接到所述第二半导体管芯及所述第三半导体管芯；以及多个导电元件，位于所述第二重布线路结构上且电连接到所述第二重布线路结构，其中所述第二重布线路结构位于所述第二绝缘包封体与所述多个导电元件之间。根据一些实施例，所述的半导体封装还包括：多个穿孔，穿透所述第二绝缘包封体且连接到所述第一重布线路结构及所述第二重布线路结构。根据一些实施例，在所述的半导体封装中，所述第一芯片封装通过所述第二半导体管芯、所述第二重布线路结构及所述多个穿孔或者通过所述第三半导体管芯、所述第二重布线路结构及所述多个穿孔电连接到所述第一重布线路结构。根据一些实施例，所述的半导体封装还包括：包括相互电连接的所述第二半导体管芯与第四半导体管芯的第二芯片；以及包封所述第二半导体管芯及所述第四半导体管芯的第三绝缘包封体。根据一些实施例，在所述的半导体封装中，所述第二绝缘包封体包封所述第一芯片封装、所述第二芯片封装及所述第三半导体管芯。根据一些实施例，在所述的半导体封装中，所述第一芯片封装堆叠在所述第二芯片封装及所述第三半导体管芯上且从所述第二芯片封装延伸到所述第三半导体管芯。
根据一些实施例，一种半导体封装包括第一半导体管芯、第二半导体管芯、第一绝缘包封体、第一重布线路结构及芯片封装。所述第一半导体管芯及第二半导体管芯包封在第一绝缘包封体中。所述第一重布线路结构位于所述第一绝缘包封体上且电连接到所述第一半导体管芯及所述第二半导体管芯。所述芯片封装电连接到所述第一半导体管芯及所述第二半导体管芯，其中所述芯片封装包括：多个第三半导体管芯，相互电连接；以及第二绝缘包封体，包封所述多个第三半导体管芯。在所述第一重布线路结构与所述第一绝缘包封体的堆叠方向上，所述芯片封装与所述第一半导体管芯及所述第二半导体管芯交叠。
根据一些实施例，在所述的半导体封装中，所述第一半导体管芯与所述第二半导体管芯并排排列，且所述芯片封装从所述第一半导体管芯延伸到所述第二半导体管芯。根据一些实施例，在所述的半导体封装中，所述芯片封装位于所述第一重布线路结构与所述第一绝缘包封体之间。根据一些实施例，所述的半导体封装还包括：多个导通孔，位于所述芯片封装的定位位置旁边；以及第三绝缘包封体，包封所述芯片封装及所述多个导通孔，其中所述第三绝缘包封体位于所述第一绝缘包封体与所述第一重布线路结构之间。根据一些实施例，在所述的半导体封装中，所述第二绝缘包封体被所述第三绝缘包封体包绕。根据一些实施例，所述的半导体封装还包括：第二重布线路结构，位于所述第一绝缘包封体与所述第三绝缘包封体之间且电连接到所述第一半导体管芯及所述第二半导体管芯，其中所述芯片封装夹置在所述第一重布线路结构与所述第二重布线路结构之间。根据一些实施例，在所述的半导体封装中，所述芯片封装位于所述第一重布线路结构上且电连接到所述第一重布线路结构，且所述第一重布线路结构位于所述芯片封装与所述第一绝缘包封体之间。根据一些实施例，所述的半导体封装还包括：多个导电元件，位于所述第一重布线路结构上且电连接到所述第一重布线路结构，其中所述第一重布线路结构位于所述多个导电元件与所述第一绝缘包封体之间。
根据一些实施例，提供一种半导体封装的制造方法，所述制造方法具有以下步骤：提供载体；在所述载体上设置第一半导体管芯及第二半导体管芯；在所述第一半导体管芯及所述第二半导体管芯之上设置芯片封装，所述芯片封装包括彼此电性连接的多个第三半导体管芯及包封所述多个第三半导体管芯的绝缘材料，其中所述芯片封装从所述第一半导体管芯延伸到所述第二半导体管芯且电连接到所述第一半导体管芯及所述第二半导体管芯；将所述第一半导体管芯及所述第二半导体管芯包封在绝缘包封体中；在所述绝缘包封体上形成第一重布线路结构；以及在所述第一重布线路结构上形成多个导电元件。
根据一些实施例，在所述的制造方法中，在所述第一半导体管芯及所述第二半导体管芯之上设置所述芯片封装是在将所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中之前进行，其中将所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中还包括将所述芯片封装包封在所述第一绝缘包封体中。根据一些实施例，在所述的制造方法中，在所述第一半导体管芯及所述第二半导体管芯之上设置所述芯片封装是在所述形成所述第一重布线路结构之前且在将所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中之后进行，以将所述芯片封装设置在所述第一重布线路结构与所述绝缘包封体之间。根据一些实施例，在所述的制造方法中，所述形成所述第一重布线路结构是在将所述芯片封装设置在所述第一半导体管芯及所述第二半导体管芯上之前进行，以将所述芯片封装设置在所述第一重布线路结构上，其中所述芯片封装电连接到所述第一重布线路结构。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，其可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (20)

1.一种半导体封装，其特征在于，包括：
第一芯片封装，包括：
多个第一半导体管芯，相互电连接；以及
第一绝缘包封体，包封所述多个第一半导体管芯；
第二半导体管芯及第三半导体管芯，通过连接到所述第一芯片封装而相互电连通，其中所述第一芯片封装堆叠在所述第二半导体管芯及所述第三半导体管芯上；
第二绝缘包封体，包封所述第一芯片封装、所述第二半导体管芯及所述第三半导体管芯；以及
多个穿孔，穿透所述第二绝缘包封体且安置在所述第二半导体管芯及所述第三半导体管芯旁边，其中沿着与所述第一芯片封装与所述第二半导体管芯的堆叠方向相垂直的方向，所述多个穿孔重叠于所述第二半导体管芯及所述第三半导体管芯。
2.根据权利要求1所述的半导体封装，其特征在于，所述第二半导体管芯与所述第三半导体管芯并排排列，且所述第一芯片封装从所述第二半导体管芯延伸到所述第三半导体管芯。
3.根据权利要求1所述的半导体封装，其特征在于，还包括：
第一重布线路结构及第二重布线路结构，位于所述第二绝缘包封体的两个相对的侧上且电连接到所述第二半导体管芯及所述第三半导体管芯；以及
多个导电元件，位于所述第二重布线路结构上且电连接到所述第二重布线路结构，其中所述第二重布线路结构位于所述第二绝缘包封体与所述多个导电元件之间。
4.根据权利要求3所述的半导体封装，其特征在于，所述多个穿孔连接到所述第一重布线路结构及所述第二重布线路结构且电连接到所述第二半导体管芯与所述第三半导体管芯。
5.根据权利要求4所述的半导体封装，其特征在于，所述第一芯片封装通过所述第二半导体管芯、所述第二重布线路结构及所述多个穿孔或者通过所述第三半导体管芯、所述第二重布线路结构及所述多个穿孔电连接到所述第一重布线路结构。
6.根据权利要求1所述的半导体封装，其特征在于，还包括：
第二芯片封装，包括：
所述第二半导体管芯与第四半导体管芯，相互电连接；以及
第三绝缘包封体，包封所述第二半导体管芯及所述第四半导体管芯。
7.根据权利要求6所述的半导体封装，其特征在于，所述第二绝缘包封体包封所述第一芯片封装、所述第二芯片封装及所述第三半导体管芯。
8.根据权利要求6所述的半导体封装，其特征在于，所述第一芯片封装堆叠在所述第二芯片封装及所述第三半导体管芯上且从所述第二芯片封装延伸到所述第三半导体管芯。
9.根据权利要求1所述的半导体封装，其特征在于，还包括：
第三重布线路结构，位于所述第二半导体管芯及所述第三半导体管芯上且电连接到所述第二半导体管芯及所述第三半导体管芯，
其中沿着所述堆叠方向，所述第二半导体管芯及所述第三半导体管芯位于所述第一芯片封装与所述第三重布线路结构之间。
10.一种半导体封装，其特征在于，包括：
第一半导体管芯及第二半导体管芯，包封在第一绝缘包封体中；
第一重布线路结构，位于所述第一绝缘包封体上且电连接到所述第一半导体管芯及所述第二半导体管芯；
芯片封装，电连接到所述第一半导体管芯及所述第二半导体管芯，其中所述芯片封装包括：
多个第三半导体管芯，相互电连接；以及
第二绝缘包封体，包封所述多个第三半导体管芯，
其中在所述第一重布线路结构与所述第一绝缘包封体的堆叠方向上，所述芯片封装的定位位置与所述第一半导体管芯的定位位置及所述第二半导体管芯的定位位置交叠，其中所述芯片封装位于所述第一重布线路结构与所述第一绝缘包封体之间；以及
多个穿孔，穿透所述第一绝缘包封体且安置在所述第一半导体管芯及所述第二半导体管芯旁边，其中沿着与所述堆叠方向相垂直的方向，所述多个穿孔重叠于所述第一半导体管芯及所述第二半导体管芯。
11.根据权利要求10所述的半导体封装，其特征在于，所述第一半导体管芯与所述第二半导体管芯并排排列，且所述芯片封装从所述第一半导体管芯延伸到所述第二半导体管芯。
12.根据权利要求10所述的半导体封装，其特征在于，还包括：
多个导通孔，位于所述芯片封装的定位位置旁边；以及
第三绝缘包封体，包封所述芯片封装及所述多个导通孔，其中所述第三绝缘包封体位于所述第一绝缘包封体与所述第一重布线路结构之间。
13.根据权利要求12所述的半导体封装，其特征在于，所述第二绝缘包封体被所述第三绝缘包封体包绕。
14.根据权利要求12所述的半导体封装，其特征在于，还包括：
第二重布线路结构，位于所述第一绝缘包封体与所述第三绝缘包封体之间且电连接到所述第一半导体管芯及所述第二半导体管芯，
其中所述芯片封装夹置在所述第一重布线路结构与所述第二重布线路结构之间。
15.根据权利要求10所述的半导体封装，其特征在于，还包括：
第三重布线路结构，位于所述第一半导体管芯及所述第二半导体管芯上且电连接到所述第一半导体管芯及所述第二半导体管芯，
其中沿着所述堆叠方向，所述第一半导体管芯及所述第二半导体管芯位于所述芯片封装与所述第三重布线路结构之间。
16.根据权利要求10所述的半导体封装，其特征在于，还包括：
多个导电元件，位于所述第一重布线路结构上且电连接到所述第一重布线路结构，其中所述第一重布线路结构位于所述多个导电元件与所述第一绝缘包封体之间。
17.一种半导体封装的制造方法，其特征在于，包括：
提供载体；
在所述载体上设置第一半导体管芯及第二半导体管芯；
通过在所述第一半导体管芯及所述第二半导体管芯之上设置芯片封装来将所述第一半导体管芯电连接到所述第二半导体管芯，所述芯片封装包括彼此电性连接的多个第三半导体管芯及包封所述多个第三半导体管芯的绝缘材料，其中所述芯片封装从所述第一半导体管芯延伸到所述第二半导体管芯；
形成安置于所述第一半导体管芯及所述第二半导体管芯旁边的多个穿孔，其中沿着与所述第一半导体管芯及所述第二半导体管芯的堆叠方向相垂直的方向，所述多个穿孔重叠于所述第一半导体管芯及所述第二半导体管芯；
将所述多个穿孔、所述第一半导体管芯及所述第二半导体管芯包封在绝缘包封体中，所述多个穿孔穿透所述绝缘包封体；
在所述绝缘包封体上形成重布线路结构；以及
在所述重布线路结构上形成多个导电元件。
18.根据权利要求17所述的制造方法，其特征在于，在所述第一半导体管芯及所述第二半导体管芯之上设置所述芯片封装是在将所述多个穿孔、所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中之前进行，其中将所述多个穿孔、所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中还包括将所述芯片封装包封在所述绝缘包封体中。
19.根据权利要求17所述的制造方法，其特征在于，在所述第一半导体管芯及所述第二半导体管芯之上设置所述芯片封装是在所述形成所述重布线路结构之前且在将所述多个穿孔、所述第一半导体管芯及所述第二半导体管芯包封在所述绝缘包封体中之后进行，以将所述芯片封装设置在所述重布线路结构与所述绝缘包封体之间。
20.根据权利要求17所述的制造方法，其特征在于，所述形成所述重布线路结构是在将所述芯片封装设置在所述第一半导体管芯及所述第二半导体管芯上之前进行，以将所述芯片封装设置在所述重布线路结构上，其中所述芯片封装电连接到所述重布线路结构。
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