CN110610905B - 集成扇出型封装及其制造方法 - Google Patents

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Abstract

一种集成扇出型封装包括包封体、管芯、多个导电结构以及重布线结构。所述管芯及所述导电结构被所述包封体包封。所述导电结构环绕所述管芯。所述重布线结构设置在所述包封体上。所述重布线结构包括多个布线图案、多个导通孔及多个对准标记。所述导通孔对布线图案进行内连。所述对准标记中的至少一者实体接触所述包封体。

Description

集成扇出型封装及其制造方法
技术领域
本发明实施例涉及一种集成扇出型封装及其制造方法。更具体来说，本发明实施例涉及一种具有对准标记的集成扇出型封装及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高源自于最小特征大小(minimum feature size)的重复减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装相比利用较小面积的较小的封装。当前，集成扇出型封装因其紧凑性而正变得日渐流行。然而，与集成扇出型封装相关的技术依旧存在许多挑战。
发明内容
一种集成扇出型(integrated fan-out，InFO)封装包括包封体、管芯、多个导电结构及重布线结构。所述管芯及所述导电结构被所述包封体包封。所述导电结构环绕所述管芯。所述重布线结构设置在所述包封体上。所述重布线结构包括多个布线图案、多个导通孔及多个对准标记。所述导通孔对所述布线图案进行内连。所述对准标记中的至少一者实体接触(physical contact)所述包封体。
一种集成扇出型(integrated fan-out，InFO)封装包括包封体、管芯、多个导电结构以及重布线结构。所述管芯及所述导电结构被所述包封体包封。所述导电结构环绕所述管芯。所述重布线结构设置在所述包封体上。所述重布线结构包括第一介电层、第二介电层、第一对准标记及第二对准标记。所述第二介电层堆叠在所述第一介电层上。所述第一对准标记嵌置在所述第一介电层中，且所述第二对准标记嵌置在所述第二介电层中。所述第一对准标记包括第一晶种层及多个第一导电图案。所述第一导电图案堆叠在所述第一晶种层上。所述第二对准标记包括第二晶种层、第二导电图案及多个第三导电图案。所述第二导电图案夹置在所述第二晶种层与所述第三导电图案之间。
一种集成扇出型(integrated fan-out，InFO)封装的制造方法包括至少以下步骤。提供载板。在所述载板上形成管芯及多个导电结构。所述导电结构环绕所述管芯。使用包封体包封所述管芯及所述导电结构。在所述包封体上形成重布线结构。所述重布线结构包括实体接触所述包封体的第一对准标记。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1Y是根据本公开一些实施例的集成扇出型(integrated fan-out，InFO)封装的制造工艺的示意性剖视图。
图2A至图2C是图1H中的第一对准标记的各种配置的示意性俯视图。
图3A至图3B是根据本公开一些替代实施例的集成扇出型封装的制造工艺的中间阶段的示意性剖视图。
图4是叠层封装(package-on-package，PoP)结构的示意性剖视图。
图5是根据本公开一些替代实施例的集成扇出型封装的剖视图。
图6A至图6I是根据本公开一些替代实施例的集成扇出型封装的制造工艺的中间阶段的示意性剖视图。
附图标号说明
10、20、30：集成扇出型封装
20'：子封装
100、500、500'：重布线结构
102：重布线导电层
104：介电层
106：重布线导通孔
200：导电结构
300：管芯
300a：后表面
300b：前表面
300c：有源表面
310：半导体衬底
320：导电接垫
330：钝化层
340：后钝化层
350：通孔
360：保护层
400：包封体
400a：包封材料
510、512：晶种材料层
510a、510b、510c、512a、512b、514a、514b、514c、516a：晶种层
520a、520b、520c、522a、522b、540a、540b、542a、542b、542c、544a：导电图案
530：第一介电层
530a、532a：介电材料层
532：第二介电层
534：第三介电层
600、700：导电端子
1000：叠层封装结构
AD：粘合层
AM1：第一对准标记
AM2：第二对准标记
AM3：第三对准标记
AR：有源区
BR：边界区
C：载板
CV1：第一导通孔
CV2：第二导通孔
DB：剥离层
OP1、OP1'、OP2、OP2'、OP3、OP4、OP5：开口
PR1、PR1'、PR2、PR3：光刻胶层
RP1、RP1’：第一布线图案
RP2、RP2’：第二布线图案
RP3：第三布线图案
T530、T532、TCV1、TCV2、TAM1、TAM2：顶表面
TP：胶带。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向外，所述空间相对性用语还旨在涵盖装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。
图1A至图1Y是根据本公开一些实施例的集成扇出型(InFO)封装10的制造工艺的示意性剖视图。参照图1A，提供上面形成有剥离层DB的载板C。在一些实施例中，载板C是玻璃衬底。然而，其他材料也可适合作为载板C的材料，只要所述材料能够在支撑在其上面形成的元件的同时耐受以下制造工艺即可。在一些实施例中，剥离层DB是形成在玻璃衬底上的光热转换(light-to-heat conversion，LTHC)释放层。剥离层DB使在后续工艺中形成在载板C上的结构能够从载板C剥落。
在载板C上形成重布线结构100。在一些实施例中，重布线结构100贴合到剥离层DB。在一些实施例中，重布线结构100包括介电层104、重布线导电层102及多个重布线导通孔106。重布线导电层102可由多个重布线导电图案构成。为简明起见，在图1A中介电层104被示出为一个单层介电层且重布线导电层102被示出为嵌置在介电层104中。然而，从制造工艺的角度看，介电层104是由两个介电层构成且重布线导电层102夹置在所述两个相邻的介电层之间。如图1A所示，在介电层104中还嵌置有重布线导通孔106。在一些实施例中，重布线导电层102及重布线导通孔106的材料包括铝、钛、铜、镍、钨及/或其合金。重布线导电层102可通过例如电镀、沉积及/或光刻及刻蚀来形成。在一些实施例中，介电层104的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzooxazole，PBO)或任何其他合适的聚合物系介电材料。可通过例如旋转涂布(spin-on coating)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)等合适的制作技术来形成介电层104。
应注意，图1A中示出的重布线导电层102的数目及介电层104的数目仅出于说明目的，且本公开并非仅限于此。在一些替代实施例中，可根据电路设计来形成更多层的重布线导电层及更多层的介电层。当使用更多层的重布线导电层及更多层的介电层时，这些重布线导电层与这些介电层交替地堆叠，且重布线导电层通过重布线导通孔彼此内连。在一些实施例中，重布线结构100被称为背侧重布线结构(back-side redistributionstructure)。
在重布线结构100上形成多个导电结构200。在一些实施例中，集成扇出型封装10具有有源区AR以及环绕有源区AR的边界区BR。导电结构200可形成在例如有源区AR中。在一些实施例中，导电结构200是通过光刻工艺、镀覆工艺、光刻胶剥除工艺及/或任何其他合适的工艺形成的导电柱。在一些实施例中，导电结构200形成在重布线导通孔106上且与重布线导通孔106接触以形成与重布线结构100的电连接。在一些实施例中，导电结构200可与重布线导通孔106在同一阶段期间同时形成。举例来说，可在介电层104中形成与重布线导通孔106的指定位置对应的多个接触开口。接着，可在介电层上形成延伸到接触开口中的晶种材料层(图中未示出)。可接着在晶种材料层上形成掩模图案(图中未示出)。掩模图案具有暴露出位于接触开口内的晶种材料层的开口。在一些实施例中，掩模图案的开口还暴露出晶种材料层的位于接触开口附近的部分。之后，通过电镀或沉积将导电材料填充到开口及接触开口中。接着，将掩模图案及位于掩模图案下的晶种层移除以获得导电结构200及重布线导通孔106。然而，本公开并非仅限于此。可利用其他合适的方法形成导电结构200及重布线导通孔106。举例来说，导电结构200与重布线导通孔106可分别单独地形成。在一些替代实施例中，可在重布线导通孔106上形成多个导电接垫(图中未示出)。在导电接垫上形成导电结构200以使得导电结构200通过导电接垫与重布线结构100电连接。
在一些实施例中，导电结构200的材料包括铜、铜合金等。应注意，图1A中示出的导电结构200的数目仅作为示例性例示，且导电结构200的数目可根据需要而变化。
参照图1B，在重布线结构100上形成多个管芯300。在一些实施例中，将管芯300放置在有源区AR中的导电结构200之间。举例来说，导电结构200可被排列成环绕管芯300。在一些实施例中，管芯300被拾取及放置(pick and placed)到重布线结构100上。管芯300中的每一者例如包括半导体衬底310、多个导电接垫320、钝化层330、后钝化层(postpassivation layer)340、多个通孔350及保护层360。在一些实施例中，导电接垫320设置在半导体衬底310上。钝化层330形成在半导体衬底310上且具有局部地暴露出导电接垫320的接触开口。半导体衬底310可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)。导电接垫320可为铝接垫、铜接垫或其他合适的金属接垫。钝化层330可为氧化硅层、氮化硅层、氮氧化硅层、或由其他合适的介电材料形成的介电层。此外，后钝化层340形成在钝化层330上。后钝化层340覆盖钝化层330且具有多个接触开口。导电接垫320从后钝化层340的接触开口局部地暴露出。后钝化层340可为聚酰亚胺(PI)层、PBO层或由其他合适的聚合物形成的介电层。在一些实施例中，后钝化层340可为可选的。另外，通孔350形成在导电接垫320上。在一些实施例中，通孔350由导电材料制成且被镀覆在导电接垫320上。保护层360形成在后钝化层340上以覆盖通孔350。
如图1B所示，每一管芯300具有后表面300a及与后表面300a相对的前表面300b。在一些实施例中，管芯300的后表面300a通过粘合层AD贴合(或粘合)到重布线结构100。在一些实施例中，粘合层AD可包括管芯贴合膜(die attach film，DAF)。另一方面，管芯300的前表面300b朝上。如图1B所示，管芯300的顶表面(前表面300b)与导电结构200的顶表面实质上共面。然而，本公开并非仅限于此。在一些替代实施例中，管芯300的顶表面可位于低于或高于导电结构200的顶表面的水平高度处。尽管图1B示出两个管芯300，然而所述配置仅用作示例性例示。在一些替代实施例中，可根据需要形成更多或更少数目个管芯。
参照图1C，在重布线结构100上形成包封材料400a以包封导电结构200及管芯300。举例来说，导电结构200及管芯300的保护层360被包封材料400a包封。换句话说，导电结构200及管芯300的保护层360不会被显露出且被包封材料400a很好地保护。在一些实施例中，包封材料400a是模塑化合物、模塑底部填充胶(molding underfill)、树脂(例如环氧树脂)等。包封材料400a可通过模塑工艺形成。举例来说，包封材料400a可通过压缩模塑工艺(compression molding process)形成。
参照图1C及图1D，对包封材料400a及管芯300的保护层360进行研磨直到暴露出通孔350的顶表面为止。在对包封材料400a进行研磨之后，包封体400形成在重布线结构100上以包封导电结构200及管芯300。在一些实施例中，通过机械研磨工艺及/或化学机械抛光(chemical mechanical polishing，CMP)工艺来对包封材料400a进行研磨。在一些实施例中，在包封材料400a的研磨工艺期间，对保护层360进行研磨以显露出通孔350。在一些实施例中，通孔350的一些部分及导电结构200的一些部分也会受到轻微的研磨。在研磨之后，每一管芯300具有有源表面300c及与有源表面300c相对的后表面300a。通孔350被暴露出的部分位于管芯300的有源表面300c上。应注意，导电结构200的顶表面、保护层360的顶表面及通孔350的顶表面与包封体400的顶表面实质上共面。
参照图1E，在包封体400、导电结构200及管芯300上形成晶种材料层510。在一些实施例中，在包封体400、导电结构200及管芯300上以毯覆(blanketly)方式形成晶种材料层510。举例来说，晶种材料层510形成为位于有源区AR及边界区BR两者中。在一些实施例中，晶种材料层510形成为直接接触导电结构200、包封体400、保护层360及通孔350。晶种材料层510可通过例如溅镀工艺、物理气相沉积(physical vapor deposition，PVD)工艺等来形成。在一些实施例中，晶种材料层510可包含例如铜、钛-铜合金或其他合适的材料选项。
参照图1F，在晶种材料层510上形成光刻胶层PR1。在一些实施例中，光刻胶层PR1可通过旋转涂布或其他合适的形成方法来形成。如图1F所示，光刻胶层PR1具有多个开口OP1，所述多个开口OP1暴露出晶种材料层510的至少一部分。在一些实施例中，边界区BR中的两个相邻的开口OP1可比有源区AR中的两个相邻的开口OP1近。举例来说，边界区BR中的两个相邻的开口OP1之间的距离可小于有源区AR中的两个相邻的开口OP1之间的距离。在一些实施例中，有源区AR中的一些开口OP1对应于导电结构200及通孔350的位置。举例来说，一些开口OP1的沿着与管芯300的有源表面300c垂直的方向的垂直投影与导电结构200交叠。类似地，一些开口OP1的沿着与管芯300的有源表面300c垂直的方向的垂直投影与管芯300的通孔350交叠。
参照图1F及图1G，在晶种材料层510上形成多个导电图案520a、520b。在一些实施例中，将导电材料(图中未示出)填充到光刻胶层PR1的开口OP1中。之后，将光刻胶层PR1移除以获得导电图案520a、520b。当移除光刻胶层PR1时，晶种材料层510的未被导电图案520a、520b覆盖的部分便会被暴露出。在一些实施例中，导电材料可通过镀覆工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀等。在一些实施例中，导电材料包括例如铜、铜合金等。光刻胶层PR1可通过例如刻蚀、灰化或其他合适的移除工艺移除/剥除。在一些实施例中，导电图案520a位于有源区AR中且导电图案520b位于边界区BR中。
参照图1G及图1H，将未被导电图案520a、520b覆盖的晶种材料层510移除以形成晶种层510a、510b。也就是说，将光刻胶层PR1下的晶种材料层510移除。晶种材料层510暴露出的部分可通过刻蚀工艺移除。在一些实施例中，导电图案520a、520b的材料可不同于晶种材料层510的材料，因此可通过选择性刻蚀来将晶种材料层510暴露出的部分移除。晶种层510a位于有源区AR中且晶种层510b位于边界区BR中。在一些实施例中，晶种层510a的一部分夹置在导电结构200与导电图案520a之间，且晶种层510a的另一部分夹置在通孔350与导电图案520a之间。另一方面，晶种层510b夹置在包封体400与导电图案520b之间。在一些实施例中，导电图案520a堆叠在晶种层510a上，且导电图案520b堆叠在晶种层510b上。在一些实施例中，晶种层510b可包括多个晶种层图案。如图1H所示，晶种层图案沿着与管芯300的有源表面300c垂直的方向与导电图案520b对齐。举例来说，晶种层图案的侧壁与每一导电图案520b的侧壁对齐。
在一些实施例中，位于有源区AR中的导电图案520a与晶种层510a被统称为第一导通孔CV1。另一方面，位于边界区BR中的导电图案520b与晶种层510b可被统称为第一对准标记AM1。在一些实施例中，第一导通孔CV1位于有源区AR中且第一对准标记AM1位于边界区BR中。第一导通孔CV1可将导电结构200及/或管芯300的通孔350与其他随后形成的元件电连接。另一方面，第一对准标记AM1可确保其他随后形成的元件精确地形成在指定位置上。在一些实施例中，第一对准标记AM1是电浮动(electrical floating)的。举例来说，第一对准标记AM1与第一导通孔CV1、导电结构200、管芯300的通孔350及重布线结构100电绝缘。在一些实施例中，第一对准标记AM1实体接触(physical contact)包封体400。举例来说，第一对准标记AM1的晶种层510b可直接接触包封体400。
如上所述，边界区BR中的光刻胶层PR1的两个相邻的开口OP1之间的距离可小于有源区AR中的光刻胶层PR1的两个相邻的开口OP1之间的距离。由于第一导通孔CV1及第一对准标记AM1是通过将导电材料填充到开口OP1中来形成的，因此第一导通孔CV1及第一对准标记AM1可具有与开口OP1的轮廓对应的形状。举例来说，第一导通孔CV1中的每一者从俯视图看可为块状图案(bulk pattern)，而第一对准标记AM1中的每一者从俯视图看可为栅格图案(grid pattern)。也就是说，一个第一导通孔CV1包括一个导电图案520a，而一个第一对准标记AM1包括多个导电图案520b。以下将结合图2A至图2C来论述第一对准标记AM1的配置。
图2A至图2C是图1H中的第一对准标记AM1的各种配置的示意性俯视图。参照图2A，导电图案520b彼此平行地排列。此外，导电图案520b彼此分隔开。也就是说，导电图案520b被排列成形成L形栅格图案。在一些实施例中，第一对准标记AM1具有为1μm到20μm的尺寸。在本文中，尺寸是指从俯视图来看第一对准标记AM1的长度或宽度。通过使用具有栅格图案的第一对准标记AM1，第一对准标记AM1上的信号噪声(signal noise)可得到充分减小。也就是说，机器能够精确地侦测到第一对准标记AM1，从而提高覆盖准确性(overlayaccuracy)并降低对准失败率。举例来说，在一些实施例中，可通过使用栅格图案来实现处于0.5μm以内的覆盖准确性。
在一些替代实施例中，第一对准标记AM1从俯视图看可具有其他形状。举例来说，参照图2B，导电图案520b形成正方形栅格图案。所述正方形栅格图案具有L形中空部分。在一些实施例中，机器可基于导电图案520b来检测L形中空部分的轮廓以实现对准。图2A及图2B示出第一对准标记AM1中的所有导电图案520b均彼此分隔开，但本公开并非仅限于此。在一些替代实施例中，导电图案520b的至少一部分可彼此接触。举例来说，参照图2C，一部分导电图案520b彼此连接以形成第一L形图案。另一方面，另一部分导电图案520b彼此连接以形成包围第一L形图案的第二L形图案。第一L形图案中的导电图案520b与第二L形图案中的导电图案520b分隔开。由于至少一部分导电图案520b彼此分隔开来，因此在一些实施例中，图2C中示出的配置也可被视为栅格图案。通过使用具有栅格图案的第一对准标记AM1，第一对准标记AM1上的信号噪声可得到充分减小且覆盖准确率可得到充分提高。
应注意，图2A至图2C中示出的第一对准标记AM1的配置仅用作示例性例示，且本公开并非仅限于此。第一对准标记AM1还可具有其他形状或采用其他形式，只要第一对准标记AM1包括栅格图案即可。
参照图1I，在包封体400、导电结构200及管芯300上形成介电材料层530a以包封第一导通孔CV1及第一对准标记AM1。换句话说，第一导通孔CV1及第一对准标记AM1不会被显露出且被介电材料层530a很好地保护。在一些实施例中，介电材料层530a的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他合适的聚合物系介电材料。介电材料层530a可通过例如旋转涂布、化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)等合适的制作技术来形成。
参照图1I及图1J，将介电材料层530a的一部分移除以形成暴露出第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1的第一介电层530。举例来说，可对介电材料层530a进行研磨直到暴露出第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1为止。在一些实施例中，介电材料层530a是通过化学机械抛光(CMP)工艺来进行研磨的。
在一些实施例中，对介电材料层530a进行研磨以使得第一介电层530的顶表面T530与第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1实质上共面。举例来说，第一导通孔CV1的顶表面TCV1与第一对准标记AM1的导电图案520b的顶表面实质上共面。在一些实施例中，第一介电层530、第一导通孔CV1及第一对准标记AM1可具有为2μm至10μm的实质上相同的厚度。在一些替代实施例中，基于不同材料之间的研磨选择比，因此在第一介电层530的顶表面T530与第一导通孔CV1的顶表面TCV1之间以及在第一介电层530的顶表面T530与第一对准标记AM1的顶表面TAM1之间可存在高度差。以下将结合图3A及图3B来阐述所述高度差。
图3A至图3B是根据本公开一些替代实施例的集成扇出型封装10的制造工艺的中间阶段的示意性剖视图。参照图3A，在一些实施例中，在研磨工艺期间第一导通孔CV1及第一对准标记AM1被过度研磨(over-grind)以使得第一介电层530的顶表面T530位于比第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1高的水平高度处。举例来说，第一导通孔CV1的厚度可小于第一介电层530的厚度。类似地，第一对准标记AM1的厚度也可小于第一介电层530的厚度。参照图3B，在一些替代实施例中，在研磨工艺期间第一介电层530被过度研磨以使得第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1位于比第一介电层530的顶表面T530高的水平高度处。举例来说，第一导通孔CV1的厚度及第一对准标记AM1的厚度二者均大于第一介电层530的厚度。在一些实施例中，第一导通孔CV1及第一对准标记AM1从第一介电层530的顶表面T530突出。
然而，由于第一介电层530是通过回研(grinding-back)方法形成，因此高度差可为微小的而被忽略不计。举例来说，第一介电层530的顶表面T530与第一导通孔CV1的顶表面TCV1之间的距离(高度差)小于0.6μm。类似地，第一介电层530的顶表面T530与第一对准标记AM1的顶表面TAM1之间的距离(高度差)也小于0.6μm。
返回参照图1J，在一些实施例中，在暴露出第一导通孔CV1的顶表面TCV1及第一对准标记AM1的顶表面TAM1之后，对这些表面进行进一步研磨以形成平滑的轮廓。举例来说，第一导通孔CV1的顶表面TCV1的粗糙度介于0.04μm与0.09μm之间。类似地，第一对准标记AM1的顶表面TAM1的粗糙度也介于0.04μm与0.09μm之间。由于第一对准标记AM1具有平滑的顶表面TAM1且第一对准标记AM1的顶表面TAM1及与其相邻的第一介电层530的顶表面T530实质上共面，因此在暴露/对准工艺(exposure/alignment process)期间机器可获得第一对准标记AM1的更好的分辨率(resolution)。由此，可将随后形成的元件准确地形成在指定位置上，从而提高集成扇出型封装10的可靠性。
在一些实施例中，第一导通孔CV1、第一对准标记AM1及第一介电层530可构成随后形成的重布线结构500(在图1T中示出)的第一子层。如图1J所示，第一子层形成在包封体400、管芯300及导电结构200上。第一介电层530包绕在第一导通孔CV1及第一对准标记AM1周围。也就是说，第一导通孔CV1及第一对准标记AM1嵌置在第一介电层530中。参照图1J，由于第一介电层530包绕在第一对准标记AM1的侧壁周围，因此第一介电层530能够保护第一对准标记AM1的侧壁不受后续工艺(即，刻蚀工艺等)的损坏。也就是说，在一些实施例中，第一对准标记AM1中的每一者具有实质上笔直的侧壁。举例来说，形成在第一对准标记AM1的侧壁与沿着与第一对准标记AM1的顶表面TAM1垂直的方向延伸的虚拟线之间的夹角可介于85°与90°之间。
参照图1K，在第一子层上形成晶种材料层512。晶种材料层512可类似于晶种材料层510，因此在本文中将不再对其予以赘述。在一些实施例中，以毯覆方式将晶种材料层512形成为与第一介电层530、第一导通孔CV1及第一对准标记AM1直接接触。晶种材料层512形成为位于有源区AR及边界区BR两者中。
参照图1L，在晶种材料层512上形成光刻胶层PR2。在一些实施例中，光刻胶层PR2可通过旋转涂布或其他合适的形成方法来形成。如图1L所示，光刻胶层PR2具有多个开口OP2，所述多个开口OP2暴露出晶种材料层512的至少一部分。在一些实施例中，可通过利用第一对准标记AM1作为对准工具来确保开口OP2的位置的精确度。在一些实施例中，有源区AR中的开口OP2对应于第一导通孔CV1的位置。举例来说，有源区AR中的开口OP2的沿着与管芯300的有源表面300c垂直的方向的垂直投影与第一导通孔CV1交叠。另一方面，边界区BR中的开口OP2不对应于第一对准标记AM1的位置。举例来说，边界区BR中的开口OP2的沿着与管芯300的有源表面300c垂直的方向的垂直投影不与第一对准标记AM1交叠。
参照图1L及图1M，在晶种材料层512上形成多个导电图案540a、540b。在一些实施例中，将导电材料(图中未示出)填充到光刻胶层PR2的开口OP2中。之后，将光刻胶层PR2移除以获得导电图案540a、540b。当移除光刻胶层PR2时，晶种材料层512的未被导电图案540a、540b覆盖的部分便会被暴露出。在一些实施例中，导电材料可通过镀覆工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀等。在一些实施例中，导电材料包括例如铜、铜合金等。光刻胶层PR2可通过例如刻蚀、灰化或其他合适的移除工艺移除/剥除。在一些实施例中，导电图案540a位于有源区AR中且导电图案540b位于边界区BR中。
参照图1N，在晶种材料层512及导电图案540a、540b上形成光刻胶层PR3。在一些实施例中，光刻胶层PR3可通过旋转涂布或其他合适的形成方法来形成。如图1N所示，光刻胶层PR3具有多个开口OP3，所述多个开口OP3暴露出导电图案540a、540b的至少一部分。在一些实施例中，可通过利用第一对准标记AM1作为对准工具来确保开口OP3的位置的精确度。在一些实施例中，边界区BR中的两个相邻的开口OP3可比有源区AR中的两个相邻的开口OP3近。举例来说，导电图案540b上方的两个相邻的开口OP3之间的距离可小于导电图案540a上方的两个相邻的开口OP3之间的距离。在一些实施例中，边界区BR中的多个开口OP3暴露出同一导电图案540b，而有源区AR中的开口OP3中的每一个暴露出不同的导电图案540a。
参照图1N及图1O，在导电图案540a及导电图案540b上分别形成多个导电图案522a及多个导电图案522b。在一些实施例中，将导电材料(图中未示出)填充到光刻胶层PR3的开口OP3中。之后，将光刻胶层PR3移除以获得导电图案522a、522b。在一些实施例中，导电材料可通过镀覆工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀等。在一些实施例中，导电材料包括例如铜、铜合金等。在一些实施例中，导电图案522a、522b的镀覆工艺与导电图案540a、540b的镀覆工艺共享同一晶种层。也就是说，晶种材料层512可用作用于对导电图案540a、540b以及导电图案522a、522b两者进行镀覆的晶种层。因此，导电图案522a及导电图案522b不含有晶种层。也就是说，在导电图案522a与导电图案540a之间不存在晶种层且在导电图案522b与导电图案540b之间不存在晶种层。光刻胶层PR3可通过例如刻蚀、灰化或其他合适的移除工艺移除/剥除。在一些实施例中，导电图案522a位于有源区AR中且导电图案522b位于边界区BR中。
参照图1O及图1P，将未被导电图案540a、540b覆盖的晶种材料层512移除以形成晶种层512a、512b。晶种层512a位于有源区AR中且晶种层512b位于边界区BR中。在一些实施例中，晶种层512a夹置在第一导通孔CV1与导电图案540a之间。另一方面，晶种层512b夹置在第一介电层530与导电图案540b之间。此外，导电图案540a夹置在导电图案522a与晶种层512a之间，且导电图案540b夹置在导电图案522b与晶种层512b之间。晶种材料层512暴露出的部分可通过刻蚀工艺移除。在一些实施例中，导电图案522a、522b、540a、540b的材料可不同于晶种材料层512的材料，因此可通过选择性刻蚀来将晶种材料层512暴露出的部分移除。
在一些实施例中，位于有源区AR中的导电图案540a与晶种层512a被统称为第一布线图案RP1。在一些实施例中，位于有源区AR中的导电图案522a可被称为第二导通孔CV2。另一方面，位于边界区BR中的导电图案522b、导电图案540b及晶种层512b可被统称为第二对准标记AM2。在一些实施例中，第一布线图案RP1及第二导通孔CV2位于有源区AR中。另一方面，第二对准标记AM2位于边界区BR中。第一布线图案RP1可包括用于沿着水平平面进行信号传输的布线迹线(routing trace)。第二导通孔CV2可将第一布线图案RP1与其他随后形成的元件电连接。另一方面，第二对准标记AM2可确保其他随后形成的元件精确地形成在指定位置上。在一些实施例中，第二对准标记AM2是电浮动的。举例来说，第二对准标记AM2与第一布线图案RP1、第二导通孔CV2、第一对准标记AM1、第一导通孔CV1、导电结构200、管芯300的通孔350及重布线结构100电绝缘。在一些实施例中，第二对准标记AM2实体接触第一介电层530。举例来说，第二对准标记AM2的晶种层512b可直接接触第一介电层530。在一些实施例中，第二对准标记AM2不与第一对准标记AM1交叠。举例来说，第二对准标记AM2的沿着与管芯300的有源表面300c垂直的方向的垂直投影不与第一对准标记AM1交叠。不同于为双层式结构的第一对准标记AM1，第二对准标记AM2可为三层式结构。在一些实施例中，每一第一对准标记AM1包括堆叠在多个晶种层图案(晶种层510b)上的多个导电图案520b。如图1P所示，导电图案520b彼此分隔开，且晶种层图案也彼此分隔开。另一方面，每一第二对准标记AM2包括堆叠在连续的导电图案540b与连续的晶种层512b的顶部上的多个导电图案522b。
如上所述，导电图案540b上方的两个相邻的开口OP3之间的距离可小于导电图案540a上方的两个相邻的开口OP3之间的距离。由于第二导通孔CV2及第二对准标记AM2是通过将导电材料填充到开口OP3中来形成的，因此第二导通孔CV2及第二对准标记AM2可具有与开口OP3的轮廓对应的形状。举例来说，第二导通孔CV2中的每一者从俯视图看可为块状图案，而第二对准标记AM2中的每一者从俯视图看可为栅格图案。也就是说，一个第二导通孔CV2包括一个导电图案522a，而一个第二对准标记AM2包括多个导电图案522b。应注意，第二对准标记AM2也可为图2A至图2C中示出的配置。
参照图1Q，在第一介电层530、第一导通孔CV1及第一对准标记AM1上形成介电材料层532a以包封第一布线图案RP1、第二导通孔CV2及第二对准标记AM2。换句话说，第一布线图案RP1、第二导通孔CV2及第二对准标记AM2不会被显露出且被介电材料层532a很好地保护。介电材料层532a可类似于介电材料层530a，因此在本文中将不再对其予以赘述。
参照图1Q及图1R，将介电材料层532a的一部分移除以形成暴露出第二导通孔CV2的顶表面TCV2及第二对准标记AM2的顶表面TAM2的第二介电层532。举例来说，可对介电材料层532a进行研磨直到暴露出第二导通孔CV2的顶表面TCV2及第二对准标记AM2的顶表面TAM2为止。在一些实施例中，介电材料层532a是通过化学机械抛光(CMP)工艺来进行研磨的。如图1R所示，第二介电层532堆叠在第一介电层530上。
在一些实施例中，对介电材料层532a进行研磨以使得第二介电层532的顶表面T532与第二导通孔CV2的顶表面TCV2及第二对准标记AM2的顶表面TAM2实质上共面。举例来说，第二导通孔CV2的顶表面TCV2与导电图案522b的顶表面实质上共面。在一些替代实施例中，基于不同材料之间的研磨选择性比，因此在第二介电层532的顶表面T532与第二导通孔CV2的顶表面TCV2之间以及在第二介电层532的顶表面T532与第二对准标记AM2的顶表面TAM2之间可存在高度差。然而，由于第二介电层532是通过回研方法形成，因此高度差可为微小的而被忽略不计。举例来说，第二介电层532的顶表面T532与第二导通孔CV2的顶表面TCV2之间的距离(高度差)小于0.6μm。类似地，第二介电层532的顶表面T532与第二对准标记AM2的顶表面TAM2之间的距离(高度差)也小于0.6μm。
在一些实施例中，在暴露出第二导通孔CV2的顶表面TCV2及第二对准标记AM2的顶表面TAM2之后，对这些表面进行进一步研磨以形成平滑的轮廓。举例来说，第二导通孔CV2的顶表面TCV2的粗糙度介于0.04μm与0.09μm之间。类似地，第二对准标记AM2的顶表面TAM2的粗糙度也介于0.04μm与0.09μm之间。由于第二对准标记AM2具有平滑的顶表面TAM2且第二对准标记AM2的顶表面TAM2及与其相邻的第二介电层532的顶表面T532实质上共面，因此在暴露/对准工艺期间机器可获得第二对准标记AM2的更好的分辨率。由此，可将随后形成的元件准确地形成在指定位置上，从而提高集成扇出型封装10的可靠性。
在一些实施例中，第一布线图案RP1、第二导通孔CV2、第二对准标记AM2及第二介电层532可构成随后形成的重布线结构500(在图1T中示出)的第二子层。在一些实施例中，第二子层形成在第一子层上。第二介电层532包绕在第一布线图案RP1、第二导通孔CV2及第二对准标记AM2周围。也就是说，第一布线图案RP1、第二导通孔CV2及第二对准标记AM2嵌置在第二介电层532中。在一些实施例中，第二导通孔CV2设置在第一布线图案RP1上。在一些实施例中，第一布线图案RP1夹置在第一导通孔CV1与第二导通孔CV2之间。在一些实施例中，第二导通孔CV2不含有晶种层。
参照图1R，由于第二介电层532包绕在第二对准标记AM2的侧壁周围，因此第二介电层532能够保护第二对准标记AM2的侧壁不受后续工艺(即，刻蚀工艺等)的损坏。也就是说，在一些实施例中，第二对准标记AM2中的每一者具有实质上笔直的侧壁。举例来说，形成在第二对准标记AM2的侧壁与沿着与第二对准标记AM2的顶表面TAM2垂直的方向延伸的虚拟线之间的夹角可介于85°与90°之间。
参照图1S，在第二导通孔CV2及第二介电层532上分别形成多个第二布线图案RP2及多个第三对准标记AM3。第二布线图案RP2中的每一者包括晶种层514a及导电图案542a。第三对准标记AM3中的每一者包括晶种层514b及导电图案542b。在一些实施例中，第二布线图案RP2可通过与形成第一布线图案RP1或第一导通孔CV1的方法类似的方法形成，且第三对准标记AM3可通过与形成第一对准标记AM1的方法类似的方法形成。因此，在本文中不再对第二布线图案RP2及第三对准标记AM3予以赘述。在一些实施例中，可通过利用第二对准标记AM2作为对准工具来确保第二布线图案RP2及第三对准标记AM3的位置的精确度。在一些实施例中，第二布线图案RP2位于有源区AR中且第三对准标记AM3位于边界区BR中。第二布线图案RP2可包括用于沿着水平平面进行信号传输的布线迹线。另一方面，第三对准标记AM3可确保其他随后形成的元件精确地形成在指定位置上。类似于第一对准标记AM1及第二对准标记AM2，第三对准标记AM3可为电浮动的且可包括栅格图案。举例来说，第三对准标记AM3中的每一者由多个导电图案542b构成。应注意，第三对准标记AM3也可为图2A至图2C中示出的配置。
参照图1T，在第二子层上形成第三介电层534。举例来说，第三介电层534堆叠在第二介电层532上。第三介电层534具有多个开口OP4。在一些实施例中，可通过利用第三对准标记AM3作为对准工具来确保开口OP4的位置的精确度。在一些实施例中，开口OP4局部地暴露出第二布线图案RP2的导电图案542a且完全暴露出第三对准标记AM3。然而，本公开并非仅限于此。在一些替代实施例中，第三介电层534可完全覆盖第三对准标记AM3。第三介电层534可通过以下步骤形成。首先，在第二介电层532上形成介电材料层(图中未示出)以覆盖第二布线图案RP2及第三对准标记AM3。在一些实施例中，介电材料层的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他合适的聚合物系介电材料。介电材料层可通过例如旋转涂布、化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)等合适的制作技术来形成。之后，可通过光刻工艺及刻蚀工艺来将介电材料层图案化以形成具有开口OP4的第三介电层534。
参照图1U，在第二布线图案RP2上形成多个第三布线图案RP3以获得重布线结构500。在一些实施例中，第三布线图案RP3包括晶种层516a及多个导电图案544a。在一些实施例中，第三布线图案RP3位于有源区AR中。第三布线图案RP3可通过以下步骤形成。首先，可使用第一掩模图案(图中未示出)覆盖/保护第三对准标记AM3。接着，可在第三介电层534上形成延伸到开口OP4中的晶种材料层(图中未示出)。晶种材料层可通过例如溅镀工艺、物理气相沉积(PVD)工艺等来形成。在一些实施例中，晶种材料层可包含例如铜、钛-铜合金或其他合适的材料选项。可接着在晶种材料层上形成第二掩模图案(图中未示出)。第二掩模图案具有暴露出位于开口OP4内的晶种材料层的开口。在一些实施例中，第二掩模图案的开口还暴露出晶种材料层的位于开口OP4附近的部分。之后，通过电镀或沉积将导电材料(图中未示出)填充到第二掩模图案的开口及第三介电层534的开口OP4中。接着，将第二掩模图案以及位于第二掩模图案下的晶种材料层移除以获得第三布线图案RP3。
在一些实施例中，第二布线图案RP2、第三布线图案RP3、第三对准标记AM3及第三介电层534可被视为重布线结构500的第三子层。在一些实施例中，第三布线图案RP3可包括多个接垫。在一些实施例中，上述接垫包括用于进行球安装的多个球下金属(under-ballmetallurgy，UBM)图案。
如图1U所示，重布线结构500包括第一介电层530、第二介电层532、第三介电层534、第一导通孔CV1、第二导通孔CV2、第一布线图案RP1、第二布线图案RP2、第三布线图案RP3、第一对准标记AM1、第二对准标记AM2及第三对准标记AM3。第一导通孔CV1及第一对准标记AM1嵌置在第一介电层530中。第二导通孔CV2、第一布线图案RP1及第二对准标记AM2嵌置在第二介电层532中。第二布线图案RP2嵌置在第三介电层534中，而第三布线图案RP3局部地嵌置在第三介电层534中。第一导通孔CV1的一部分实体接触导电结构200及第一布线图案RP1。第一导通孔CV1的另一部分实体接触管芯300的通孔350及第一布线图案RP1。也就是说，第一导通孔CV1电连接导电结构200、管芯300及第一布线图案RP1。第二导通孔CV2实体接触第一布线图案RP1及第二布线图案RP2。也就是说，第二导通孔电内连第一布线图案RP1与第二布线图案RP2。第二布线图案RP2实体接触第二导通孔CV2及第三布线图案RP3。也就是说，第二布线图案RP2与第二导通孔CV2及第三布线图案RP3电连接。
在一些实施例中，重布线结构500被称为前侧重布线结构(front-sideredistribution structure)。应注意，尽管在图1U中重布线结构500被示出为具有三个子层，然而本公开并非仅限于此。在一些替代实施例中，重布线结构500可根据电路设计而由更多层或更少层的子层构成。
参照图1V，在形成重布线结构500之后，在重布线结构500的第三布线图案RP3(UBM图案)上放置多个导电端子600。在一些实施例中，导电端子600与重布线结构500电连接。在一些实施例中，导电端子600包括焊料球。在一些实施例中，可通过植球工艺(ballplacement process)将导电端子600放置在UBM图案上。
参照图1V及图1W，在重布线结构500上形成导电端子600之后，将重布线结构100与剥离层DB及载板C分离。在一些实施例中，可通过紫外激光(Ultraviolet laser，UV laser)来辐照剥离层DB(例如，LTHC释放层)，以使得载板C及剥离层DB可被剥落。然而，剥离工艺并非仅限于此。在一些替代实施例中也可使用其他合适的去除载板(de-carrier)方法。在移除剥离层DB及载板C之后，将所述结构上下翻转并放置在胶带TP上。
参照图1X，在介电层104中形成多个开口OP5以局部地暴露出重布线导电层102。在一些实施例中，当存在多个重布线导电层102时，开口OP5暴露出最底部重布线导电层102。在一些实施例中，开口OP5是通过激光钻孔工艺(laser drilling process)、机械钻孔工艺(mechanical drilling process)、光刻工艺或其他合适的工艺形成的。之后，在重布线结构100上形成多个导电端子700。在一些实施例中，导电端子700的至少一部分延伸到开口OP5中以与重布线导电层102接触，从而形成与重布线结构100的电连接。在一些实施例中，导电端子700是通过助焊剂(图中未示出)贴合到重布线导电层102。在一些实施例中，导电端子700例如为焊料球。在一些实施例中，导电端子700可通过植球工艺及/或回焊工艺设置在重布线导电层102上。
参照图1X及图1Y，对图1X中示出的结构进行分割或单体化。之后，将所分割的结构从胶带TP移除以形成多个集成扇出型封装10。在一些实施例中，分割工艺或单体化工艺通常涉及利用旋转刀片或激光束进行切割。换句话说，分割工艺或单体化工艺是例如激光切割工艺、机械切割工艺或其他合适的工艺。
图4是叠层封装(PoP)结构1000的示意性剖视图。参照图4，在一些实施例中，在图1Y中获得的集成扇出型封装10可具有双侧端子设计(dual-side terminal design)以容置其他电子组件。举例来说，可在集成扇出型封装10上堆叠子封装20'。子封装20'为例如集成电路(integrated circuit，IC)封装。子封装20'通过导电端子700与集成扇出型封装10电连接。在一些实施例中，在集成扇出型封装10上堆叠子封装20'之后，进一步执行回焊工艺以提高集成扇出型封装10与子封装20'之间的粘合力。应注意，图4仅用作示例性例示，且本公开并非仅限于此。在一些替代实施例中，其他电子装置(例如集成扇出型(InFO)封装、存储器装置、球栅阵列(ball grid array，BGA)或晶片(wafer))可代替子封装20'堆叠在集成扇出型封装10上。
图5是根据本公开一些替代实施例的集成扇出型封装20的剖视图。参照图5，集成扇出型封装20类似于图1Y中示出的集成扇出型封装10，因此在本文中将不再对其予以赘述。然而，在集成扇出型封装20的制造工艺期间，会在切割道(scribe line)内形成对准标记。因此，在单体化工艺之后，将从集成扇出型封装20切出对准标记。
图6A至图6I是根据本公开一些替代实施例的集成扇出型封装30的制造工艺的中间阶段的示意性剖视图。在一些实施例中，集成扇出型封装30可通过执行与图1A至图1Y中示出的步骤类似的工艺来制造，只是对形成重布线结构500的步骤进行的变更以形成重布线结构500'。也就是说，可由图6A至图6H中示出的步骤来替换图1F至图1U中示出的步骤。
参照图6A，可执行图1A至图1E中示出的步骤。之后，在晶种材料层510上形成光刻胶层PR1'。在一些实施例中，光刻胶层PR1'可通过旋转涂布或其他合适的形成方法来形成。如图6A所示，光刻胶层PR1'具有多个开口OP1'，所述多个开口OP1'暴露出晶种材料层510的至少一部分。在一些实施例中，开口OP1'位于边界区BR中。另一方面，有源区AR不含有开口OP1'。
参照图6A及图6B，在晶种材料层510上形成多个导电图案520b。在一些实施例中，将导电材料(图中未示出)填充到光刻胶层PR1'的开口OP1'中。之后，将光刻胶层PR1'移除以获得位于边界区BR中的导电图案520b。当移除光刻胶层PR1'时，晶种材料层510的未被导电图案520b覆盖的部分便会被暴露出。在一些实施例中，导电材料可通过镀覆工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀等。在一些实施例中，导电材料包括例如铜、铜合金等。光刻胶层PR1'可通过例如刻蚀、灰化或其他合适的移除工艺移除/剥除。
参照图6B及图6C，将未被导电图案520b覆盖的晶种材料层510移除以形成晶种层510b。也就是说，将光刻胶层PR1'下的晶种材料层510移除。晶种材料层510暴露出的部分可通过刻蚀工艺移除。在一些实施例中，导电图案520b的材料可不同于晶种材料层510的材料，因此可通过选择性刻蚀来将晶种材料层510暴露出的部分移除。在一些实施例中，晶种层510b可包括多个晶种层图案。如图6C所示，晶种层图案沿着与管芯300的有源表面300c垂直的方向与导电图案520b对齐。举例来说，每一个晶种层图案的侧壁与每一个导电图案520b的侧壁对齐。
在一些实施例中，位于边界区BR中的导电图案520b与晶种层510b可被统称为第一对准标记AM1。第一对准标记AM1可确保其他随后形成的元件精确地形成在指定位置上。在一些实施例中，第一对准标记AM1是电浮动的。举例来说，第一对准标记AM1与导电结构200、管芯300的通孔350及重布线结构100电绝缘。在一些实施例中，第一对准标记AM1实体接触包封体400。举例来说，第一对准标记AM1的晶种层510b可直接接触包封体400。在一些实施例中，第一对准标记AM1中的每一者从俯视图来看可为栅格图案。也就是说，一个第一对准标记AM1包括多个导电图案520b。
参照图6D，在包封体400、导电结构200及管芯300上形成介电材料层530a以包封第一对准标记AM1。换句话说，第一对准标记AM1不会被显露出且被介电材料层530a很好地保护。在一些实施例中，介电材料层530a的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他合适的聚合物系介电材料。介电材料层530a可通过例如旋转涂布、化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)等合适的制作技术来形成。
参照图6D及图6E，将介电材料层530a的一部分移除以形成暴露出第一对准标记AM1的顶表面TAM1的第一介电层530。举例来说，可对介电材料层530a进行研磨直到暴露出第一对准标记AM1的顶表面TAM1为止。在一些实施例中，介电材料层530a是通过化学机械抛光(CMP)工艺来进行研磨的。
在一些实施例中，对介电材料层530a进行研磨以使得第一介电层530的顶表面T530与第一对准标记AM1的顶表面TAM1实质上共面。然而，本公开并非仅限于此。在一些替代实施例中，第一介电层530的顶表面T530可位于与第一对准标记AM1的顶表面TAM1不同的水平高度处。然而，高度差可为微小的而被忽略不计。在一些实施例中，在暴露出第一对准标记AM1的顶表面TAM1之后，对这些表面进行进一步研磨以形成平滑的轮廓。由于第一对准标记AM1具有平滑的顶表面TAM1且第一对准标记AM1的顶表面TAM1及与其相邻的第一介电层530的顶表面T530实质上共面，因此在暴露/对准工艺期间机器可获得第一对准标记AM1的更好的分辨率。由此，可将随后形成的元件准确地形成在指定位置上，从而提高集成扇出型封装30的可靠性。
参照图6F，将第一介电层530图案化以在有源区AR中形成多个开口OP2'。在一些实施例中，开口OP2'暴露出位于第一介电层530下的导电结构200以及管芯300的通孔350。换句话说，开口OP2'的位置对应于导电结构200及通孔350的位置。在一些实施例中，边界区BR不含有开口OP2'。在一些实施例中，可通过利用第一对准标记AM1作为对准工具来确保开口OP2'的位置的精确度。可通过光刻工艺及刻蚀工艺来将第一介电层530图案化。
参照图6G，在第一介电层530上形成多个第一布线图案RP1'。在一些实施例中，第一布线图案RP1'延伸到开口OP2'中以直接接触导电结构200及管芯300的通孔350。在一些实施例中，每一第一布线图案RP1'包括晶种层510c及导电图案520c。在一些实施例中，第一布线图案RP1'可通过以下方式形成。首先，可在第一介电层530上形成晶种材料层(图中未示出)。晶种材料层是以共形方式形成以使晶种材料层延伸到第一介电层530的开口OP2'中以覆盖开口OP2'的底表面及侧壁。晶种材料层可通过例如溅镀工艺、物理气相沉积(PVD)工艺等来形成。在一些实施例中，晶种材料层可包含例如铜、钛-铜合金或其他合适的材料选项。
之后，在晶种材料层上形成光刻胶图案层(图中未示出)。在一些实施例中，光刻胶图案层暴露出位于开口OP2'中的晶种材料层且暴露出位于第一介电层530上及位于开口OP2'周围的晶种材料层的至少一部分。接着，利用光刻胶图案层作为掩模将导电材料(图中未示出)沉积到暴露出的晶种材料层上以形成导电图案520c。在一些实施例中，导电材料可通过镀覆工艺形成。镀覆工艺为例如电镀、无电镀覆、浸镀等。在一些实施例中，导电材料包括例如铜、铜合金等。在形成导电图案520c之后，移除光刻胶图案层以暴露出晶种材料层未被导电图案520c覆盖的部分。接着移除晶种材料层未被导电图案520c覆盖的部分以获得第一布线图案RP1'的晶种层510c。如图6A至图6G所示，第一对准标记AM1形成在第一布线图案RP1'之前。
参照图6H，可重复进行与图1L至图1R中示出的步骤(只是未形成第一布线图案RP1及第二导通孔CV2)及图6A至图6G中示出的步骤相似的工艺以获得第二布线图案RP2'、第二对准标记AM2及第二介电层532。类似于第一布线图案RP1'，每一第二布线图案RP2'也包括晶种层514c及导电图案542c。在一些实施例中，可执行与图1S至图1U中示出的步骤(只是未形成第二布线图案RP2)相似的工艺以形成第三布线图案RP3、第三对准标记AM3及第三介电层534。在一些实施例中，每一第三布线图案RP3包括晶种层516a及导电图案544a。在一些实施例中，第一布线图案RP1'、第二布线图案RP2'及第三布线图案RP3彼此电连接。在一些实施例中，第一布线图案RP1'、第二布线图案RP2'及第三布线图案RP3也与导电结构200及管芯300的通孔350电连接。在一些实施例中，第二布线图案RP2'直接接触第一布线图案RP1'，且第三布线图案RP3直接接触第二布线图案RP2'。如图6H所示，一部分第一布线图案RP1'嵌置在第一介电层530中且另一部分第一布线图案RP1'嵌置在第二介电层532中。类似地，一部分第二布线图案RP2'嵌置在第二介电层532中且另一部分第二布线图案RP2'嵌置在第三介电层543中。
参照图6I，可执行与图1V至图1Y中示出的步骤类似的工艺以获得集成扇出型封装30。
根据本公开的一些实施例，一种集成扇出型(integrated fan-out，InFO)封装包括包封体、管芯、多个导电结构及重布线结构。所述管芯及所述导电结构被所述包封体包封。所述导电结构环绕所述管芯。所述重布线结构设置在所述包封体上。所述重布线结构包括多个布线图案、多个导通孔及多个对准标记。所述导通孔对所述布线图案进行内连。所述对准标记中的至少一者实体接触(physical contact)所述包封体。
根据本公开的一些实施例，所述多个对准标记中的每一者包括栅格图案(gridpattern)。
根据本公开的一些实施例，所述集成扇出型封装还包括位于所述重布线结构上的多个导电端子，且所述多个导电端子与所述重布线结构电连接。
根据本公开的一些实施例，所述多个对准标记是电浮动(electricallyfloating)的。
根据本公开的一些实施例，所述重布线结构还包括彼此堆叠的多个介电层，所述多个介电层中的至少一者包绕在对应的所述布线图案、对应的所述导通孔及对应的所述对准标记周围，且所述多个介电层中的所述至少一者的顶表面与对应的所述导通孔的顶表面及对应的所述对准标记的顶表面实质上共面。
根据本公开的一些实施例，所述重布线结构还包括彼此堆叠的多个介电层，所述多个对准标记中的至少一者嵌置在所述多个介电层中的至少一者中，且所述多个介电层中的所述至少一者的顶表面与所述多个对准标记中的所述至少一者的顶表面之间的距离小于0.6μm。
根据本公开的一些实施例，所述多个对准标记中的至少一者包括晶种层、第一导电图案及多个第二导电图案，且所述第一导电图案夹置在所述多个第二导电图案与所述晶种层之间。
根据本公开的一些实施例，一种集成扇出型(integrated fan-out，InFO)封装包括包封体、管芯、多个导电结构以及重布线结构。所述管芯及所述导电结构被所述包封体包封。所述导电结构环绕所述管芯。所述重布线结构设置在所述包封体上。所述重布线结构包括第一介电层、第二介电层、第一对准标记及第二对准标记。所述第二介电层堆叠在所述第一介电层上。所述第一对准标记嵌置在所述第一介电层中，且所述第二对准标记嵌置在所述第二介电层中。所述第一对准标记包括第一晶种层及多个第一导电图案。所述第一导电图案堆叠在所述第一晶种层上。所述第二对准标记包括第二晶种层、第二导电图案及多个第三导电图案。所述第二导电图案夹置在所述第二晶种层与所述第三导电图案之间。
根据本公开的一些实施例，所述第一对准标记的所述第一晶种层实体接触所述包封体。
根据本公开的一些实施例，所述第一晶种层包括多个第一晶种层图案，且所述多个第一晶种层图案中的每一者的侧壁对齐所述多个第一导电图案中的每一者的侧壁。
根据本公开的一些实施例，所述第一对准标记及所述第二对准标记是电浮动的。
根据本公开的一些实施例，所述重布线结构还包括多个第一导通孔、多个第二导通孔及多个第一布线图案，所述多个第一导通孔嵌置在所述第一介电层中，所述多个第一布线图案及所述多个第二导通孔嵌置在所述第二介电层中，所述多个第一布线图案夹置在所述多个第一导通孔与所述多个第二导通孔之间，且所述多个第二导通孔不含有晶种层。
根据本公开的一些实施例，所述多个第一导通孔及所述多个第一布线图案分别包括晶种层。
根据本公开的一些实施例，所述多个第一导通孔的顶表面与所述第一对准标记的所述多个第一导电图案的顶表面实质上共面，且所述多个第二导通孔的顶表面与所述第二对准标记的所述多个第三导电图案的顶表面实质上共面。
根据本公开的一些实施例，所述集成扇出型封装还包括位于所述重布线结构上的多个导电端子，且所述多个导电端子与所述重布线结构电连接。
根据本公开的一些实施例，一种集成扇出型(integrated fan-out，InFO)封装的制造方法包括至少以下步骤。提供载板。在所述载板上形成管芯及多个导电结构。所述导电结构环绕所述管芯。使用包封体包封所述管芯及所述导电结构。在所述包封体上形成重布线结构。所述重布线结构包括实体接触所述包封体的第一对准标记。
根据本公开的一些实施例，所述形成所述重布线结构的步骤包括在所述包封体、所述管芯及所述多个导电结构上形成第一子层。形成第一子层包括至少以下步骤。在所述包封体、所述管芯及所述多个导电结构上形成第一晶种材料层。在所述第一晶种材料层上形成第一光刻胶层，其中所述第一光刻胶层包括多个第一开口，所述多个第一开口暴露出所述第一晶种材料层的至少一部分。将第一导电材料填充到所述第一光刻胶层的所述多个第一开口中，以形成多个第一导电图案。移除所述第一光刻胶层及所述第一晶种材料层的位于所述第一光刻胶层下的部分，以形成多个第一导通孔及所述第一对准标记。在所述包封体、所述管芯及所述多个导电结构上形成第一介电材料层，以包封所述多个第一导通孔及所述第一对准标记。移除所述第一介电材料层的一部分，以形成暴露出所述多个第一导通孔的顶表面及所述第一对准标记的顶表面的第一介电层。
根据本公开的一些实施例，所述第一介电层的顶表面与所述多个第一导通孔的所述顶表面及所述第一对准标记的所述顶表面实质上共面。
根据本公开的一些实施例，所述形成所述重布线结构的步骤还包括在所述第一子层上形成第二子层。形成第二子层包括至少以下步骤。在所述第一子层上形成第二晶种材料层。在所述第二晶种材料层上形成第二光刻胶层，其中所述第二光刻胶层包括多个第二开口，所述多个第二开口暴露出所述第二晶种材料层的至少一部分。将第二导电材料填充到所述第二光刻胶层的所述多个第二开口中，以形成多个第二导电图案。移除所述第二光刻胶层。在所述第二晶种材料层及所述多个第二导电图案上形成第三光刻胶层，其中所述第三光刻胶层包括多个第三开口，所述多个第三开口暴露出所述多个第二导电图案的至少一部分。将第三导电材料填充到所述第三光刻胶层的所述多个第三开口中，以形成多个第三导电图案。移除所述第三光刻胶层及所述第二晶种材料层的被所述多个第二导电图案暴露出的部分，以形成多个布线图案、多个第二导通孔及第二对准标记，其中所述多个第二导通孔设置在所述多个布线图案上。在所述第一子层上形成第二介电材料层以包封所述多个布线图案、所述多个第二导通孔及所述第二对准标记。移除所述第二介电材料层的一部分以形成暴露出所述多个第二导通孔的顶表面及所述第二对准标记的顶表面的第二介电层。
根据本公开的一些实施例，所述第二介电层的顶表面与所述多个第二导通孔的所述顶表面及所述第二对准标记的所述顶表面实质上共面。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (19)

1.一种集成扇出型封装，其特征在于，包括：
包封体；
管芯及多个导电结构，被所述包封体包封，其中所述多个导电结构环绕所述管芯；以及
重布线结构，设置在所述包封体上，其中所述重布线结构包括多个布线图案、多个导通孔及多个对准标记，所述多个导通孔对所述多个布线图案进行内连，所述多个对准标记中的至少一者实体接触所述包封体，所述多个对准标记是电浮动的，所述多个导电结构与所述多个对准标记位于不同水平高度处，所述多个对准标记中的至少一者包括晶种层、第一导电图案及多个第二导电图案，且所述第一导电图案夹置在所述多个第二导电图案与所述晶种层之间。
2.根据权利要求1所述的集成扇出型封装，其特征在于，所述多个对准标记中的每一者包括栅格图案。
3.根据权利要求1所述的集成扇出型封装，其特征在于，还包括位于所述重布线结构上的多个导电端子，且所述多个导电端子与所述重布线结构电连接。
4.根据权利要求1所述的集成扇出型封装，其特征在于，所述重布线结构还包括彼此堆叠的多个介电层，所述多个介电层中的至少一者包绕在对应的所述布线图案、对应的所述导通孔及对应的所述对准标记周围，且所述多个介电层中的所述至少一者的顶表面与对应的所述导通孔的顶表面及对应的所述对准标记的顶表面共面。
5.根据权利要求1所述的集成扇出型封装，其特征在于，所述重布线结构还包括彼此堆叠的多个介电层，所述多个对准标记中的至少一者嵌置在所述多个介电层中的至少一者中，且所述多个介电层中的所述至少一者的顶表面与所述多个对准标记中的所述至少一者的顶表面之间的距离小于0.6μm。
6.根据权利要求1所述的集成扇出型封装，其特征在于，所述集成扇出型封装具有有源区以及环绕有源区的边界区，所述管芯、所述多个导电结构、所述多个布线图案及所述多个导通孔位于所述有源区中，且所述多个对准标记位于所述边界区中。
7.一种集成扇出型封装，其特征在于，包括：
包封体；
管芯及多个导电结构，被所述包封体包封，其中所述多个导电结构环绕所述管芯；以及
重布线结构，设置在所述包封体上，其中所述重布线结构包括：
第一介电层；
第二介电层，堆叠在所述第一介电层上；
第一对准标记，嵌置在所述第一介电层中，其中所述第一对准标记包括第一晶种层及多个第一导电图案，所述多个第一导电图案堆叠在所述第一晶种层上；以及
第二对准标记，嵌置在所述第二介电层中，其中所述第二对准标记包括第二晶种层、第二导电图案及多个第三导电图案，且所述第二导电图案夹置在所述第二晶种层与所述多个第三导电图案之间。
8.根据权利要求7所述的集成扇出型封装，其特征在于，所述第一对准标记的所述第一晶种层实体接触所述包封体。
9.根据权利要求7所述的集成扇出型封装，其特征在于，所述第一晶种层包括多个第一晶种层图案，且所述多个第一晶种层图案中的每一者的侧壁对齐所述多个第一导电图案中的每一者的侧壁。
10.根据权利要求7所述的集成扇出型封装，其特征在于，所述第一对准标记及所述第二对准标记是电浮动的。
11.根据权利要求7所述的集成扇出型封装，其特征在于，所述重布线结构还包括多个第一导通孔、多个第二导通孔及多个第一布线图案，所述多个第一导通孔嵌置在所述第一介电层中，所述多个第一布线图案及所述多个第二导通孔嵌置在所述第二介电层中，所述多个第一布线图案夹置在所述多个第一导通孔与所述多个第二导通孔之间，且所述多个第二导通孔不含有晶种层。
12.根据权利要求11所述的集成扇出型封装，其特征在于，所述多个第一导通孔及所述多个第一布线图案分别包括晶种层。
13.根据权利要求11所述的集成扇出型封装，其特征在于，所述多个第一导通孔的顶表面与所述第一对准标记的所述多个第一导电图案的顶表面共面，且所述多个第二导通孔的顶表面与所述第二对准标记的所述多个第三导电图案的顶表面共面。
14.根据权利要求7所述的集成扇出型封装，其特征在于，还包括位于所述重布线结构上的多个导电端子，且所述多个导电端子与所述重布线结构电连接。
15.一种集成扇出型封装的制造方法，其特征在于，包括：
提供载板；
在所述载板上形成管芯及多个导电结构，其中所述多个导电结构环绕所述管芯；
使用包封体包封所述管芯及所述多个导电结构；以及
在所述包封体上形成重布线结构，其中所述重布线结构包括实体接触所述包封体的第一对准标记，所述第一对准标记是电浮动的，且所述多个导电结构与所述第一对准标记位于不同水平高度处。
16.根据权利要求15所述的方法，其特征在于，所述形成所述重布线结构的步骤包括：
在所述包封体、所述管芯及所述多个导电结构上形成第一子层，包括：
在所述包封体、所述管芯及所述多个导电结构上形成第一晶种材料层；
在所述第一晶种材料层上形成第一光刻胶层，其中所述第一光刻胶层包括多个第一开口，所述多个第一开口暴露出所述第一晶种材料层的至少一部分；
将第一导电材料填充到所述第一光刻胶层的所述多个第一开口中，以形成多个第一导电图案；
移除所述第一光刻胶层及所述第一晶种材料层的位于所述第一光刻胶层下的部分，以形成多个第一导通孔及所述第一对准标记；
在所述包封体、所述管芯及所述多个导电结构上形成第一介电材料层，以包封所述多个第一导通孔及所述第一对准标记；以及
移除所述第一介电材料层的一部分，以形成暴露出所述多个第一导通孔的顶表面及所述第一对准标记的顶表面的第一介电层。
17.根据权利要求16所述的集成扇出型封装的制造方法，其特征在于，所述第一介电层的顶表面与所述多个第一导通孔的所述顶表面及所述第一对准标记的所述顶表面共面。
18.根据权利要求16所述的集成扇出型封装的制造方法，其特征在于，所述形成所述重布线结构的步骤还包括：
在所述第一子层上形成第二子层，包括：
在所述第一子层上形成第二晶种材料层；
在所述第二晶种材料层上形成第二光刻胶层，其中所述第二光刻胶层包括多个第二开口，所述多个第二开口暴露出所述第二晶种材料层的至少一部分；
将第二导电材料填充到所述第二光刻胶层的所述多个第二开口中，以形成多个第二导电图案；
移除所述第二光刻胶层；
在所述第二晶种材料层及所述多个第二导电图案上形成第三光刻胶层，其中所述第三光刻胶层包括多个第三开口，所述多个第三开口暴露出所述多个第二导电图案的至少一部分；
将第三导电材料填充到所述第三光刻胶层的所述多个第三开口中，以形成多个第三导电图案；
移除所述第三光刻胶层及所述第二晶种材料层的被所述多个第二导电图案暴露出的部分，以形成多个布线图案、多个第二导通孔及第二对准标记，其中所述多个第二导通孔设置在所述多个布线图案上；
在所述第一子层上形成第二介电材料层以包封所述多个布线图案、所述多个第二导通孔及所述第二对准标记；以及
移除所述第二介电材料层的一部分以形成暴露出所述多个第二导通孔的顶表面及所述第二对准标记的顶表面的第二介电层。
19.根据权利要求18所述的集成扇出型封装的制造方法，其特征在于，所述第二介电层的顶表面与所述多个第二导通孔的所述顶表面及所述第二对准标记的所述顶表面共面。
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