JP3503888B2 - アライメントマーク及びその形成方法 - Google Patents
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Description
造時において、基板に形成されて位置合わせに用いられ
るアライメントマーク及びその形成方法に関する。
時においては、通常、素子が形成される基板上に形成さ
れたアライメントマークを用いて位置合わせが行われ
る。かかる位置合わせを膜形成や不純物添加等の各種プ
ロセスの所定工程において実行することにより当該基板
上に素子が形成される。以下においては、半導体集積回
路の場合を例に説明する。
ンをシリコン(Si)基板1等のウエハ上にパターニン
グする際に、スクライブ領域等の素子が形成される領域
外に形成される。以下に、図1の断面図を参照しつつ説
明する。まず、第1のアライメントマーク形成位置に段
差を有するアライメントマーク2が形成される。アライ
メントマーク2は、例えば、一般的なフォトリソグラフ
ィ技術を用いて形成される。すなわち、シリコン基板1
上にレジストを塗布し、フォトマスクを用いて当該レジ
ストに所定マーク形状をパターニングした後、エッチン
グすることによって形成される。
の上層膜3が堆積される。この後、上記したのと同様な
工程を経て第1の上層膜3をエッチングすることによ
り、アライメントマーク2とは異なる位置に第2のアラ
イメントマーク4が形成される。上記した工程を繰り返
すことにより各堆積膜上にアライメントマークが順次形
成される。
た従来のアライメントマークの形成方法においては、ア
ライメントマークが形成されていない所に新たなアライ
メントマークを形成する必要がある。従って、ウエハプ
ロセスの工程数が増加するに従い、アライメントマーク
を配置するための領域が不足するという問題があった。
また、露光処理に使用するアライメントマークの位置と
重ね合せ精度測定に使用するアライメントマークの位置
が離れていくことによって、重ね合わせ精度が低下する
という問題も生じる。従って、多数のプロセス工程を有
する場合であっても当該プロセスに必要な数のアライメ
ントマークを高精度に形成可能であることが要求されて
いる。
あり、その目的とするところは、配置領域を削減するこ
とが可能で高精度なアライメントが可能なアライメント
マーク及びその形成方法を提供することにある。
トマーク形成方法は、基板上に素子を形成するためにア
ライメント光によって検知され得るアライメントマーク
を形成する方法であって、基板上のアライメントマーク
形成領域に第1のアライメントマークを形成するステッ
プと、第1のアライメントマークが形成されたアライメ
ントマーク形成領域上に、アライメント光に対して不透
明な不透明層を形成するステップと、不透明層の表面を
実質的に平坦化するステップと、当該平坦化された不透
明層に関してアライメント光の入射側に第2のアライメ
ントマークを形成するステップと、を有することを特徴
としている。
成方法は、基板上に素子を形成するためにアライメント
光によって検知され得るアライメントマークを形成する
方法であって、基板上のアライメントマーク形成領域に
第1のアライメントマークを形成するステップと、第1
のアライメントマークが形成されたアライメントマーク
形成領域上に、少なくとも1つの層を形成するステップ
と、少なくとも1つの層の表面を実質的に平坦化するス
テップと、当該平坦化された少なくとも1つの層上に第
2のアライメントマークを形成するステップと、を有
し、第2のアライメントマークは、第1のアライメント
マークからのアライメント反射光を遮る形状を有するこ
とを特徴としている。
上に素子を形成するためにアライメント光によって検知
され得るアライメントマークであって、基板上のアライ
メントマーク形成領域に形成された第1のアライメント
マークと、第1のアライメントマーク上に形成された、
表面が実質的に平坦化された不透明層と、当該平坦化さ
れた不透明層に関してアライメント光の入射側に形成さ
れた第2のアライメントマークと、を有することを特徴
としている。
は、基板上に素子を形成するためにアライメント光によ
って検知され得るアライメントマークであって、基板上
のアライメントマーク形成領域に形成された第1のアラ
イメントマークと、第1のアライメントマーク上に形成
され、表面が実質的に平坦化された少なくとも1つの層
と、当該平坦化された少なくとも1つの層上に形成され
た第2のアライメントマークと、を有し、第2のアライ
メントマークは、第1のアライメントマークからのアラ
イメント反射光を遮る形状を有することを特徴としてい
る。
つ詳細に説明する。 [第1の実施例]図2は、本発明の第1の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。シリコン(Si)基板10のウエハ上に段差状に第
1のアライメントマーク11が形成されている。第1の
アライメントマーク11上には、第1の上層膜13及び
第2の上層膜15が形成されている。第2の上層膜15
は、後述するように、ウエハプロセスにおいてアライメ
ントに用いられるアライメント光に対して不透明な材料
からなっている。なお、一般に、アライメント光として
は、He−Ne等のレーザ光や白色光等が用いられる。
あり、第2の上層膜15上には第3の上層膜17からな
る第2のアライメントマーク18が形成されている。さ
らに、第2のアライメントマーク18上には、第4の上
層膜19が堆積されている。次に、図3及び図4を参照
して、上記した第1及び第2のアライメントマーク1
1,18の形成方法について説明する。これらのアライ
メントマークは、一般的なフォトリソグラフィ技術を用
いて形成される。まず、基板10上にレジストを塗布
し、フォトマスクを用いて当該レジストに所定のアライ
メントマーク形状をパターニングする。その後、エッチ
ングすることによって段差状の第1のアライメントマー
ク11が形成される。また、このプロセスにおいて、第
1のアライメントマーク11よりも深い段差を有する研
磨用マーク20を形成しておく(図3の)。
用いて種々のウエハプロセスにおける位置合わせが行わ
れる。このようなウエハプロセスにおいて、例えば、第
1の上層膜13である酸化膜(SiO2)がCVD法
(化学蒸着法)等の膜形成法により堆積される()。
このSiO2膜は、例えば、半導体素子を形成する際の
絶縁膜が用いられる。この後、第2の上層膜15とし
て、アライメント光に対して不透明な不透明層、例え
ば、ゲート電極として用いられるポリシリコン(Pol
y−Si)膜が形成される()。
て、第2の上層膜15の表面を実質的に平坦になるよう
に研磨する平坦化処理が施される()。なお、この
際、平坦化処理によって第1のアライメントマーク11
は消失するが、研磨用マーク20は段差が深いため消失
しない。図4は、上記した平坦化処理後、第2のアライ
メントマーク17を形成するプロセスを示す断面図であ
る。第1のアライメントマーク11が形成された領域の
上に第3の上層膜17であるSiO2膜が堆積される。
上記した第1のアライメントマーク11の場合と同様
に、SiO2膜17を研磨用マーク20に合わせてパタ
ーニングすることによって第2のアライメントマーク1
8が形成される(図4の)。第2のアライメントマー
ク18を第1のアライメントマーク11が形成された領
域の上方に形成することによって、アライメントマーク
の配置領域を削減することが可能になる。
ターンは、第1のアライメントマーク11と同一でなく
ともよい。また、その大きさも同一である必要はない。
さらに、第2のアライメントマーク18の位置は第1の
アライメントマーク11の直上である必要はなく、一部
が第1のアライメントマーク11の配置領域の上方にあ
れば配置領域を削減することが可能である。なお、研磨
用マーク20を設けず、基板上にあって位置合わせに用
いることが可能な他のマーク等をアライメントマークに
用いて第2のアライメントマーク18を形成してもよ
い。
々のプロセスにおけるアライメントが行われる。次に、
第2のアライメントマーク18を用いたウエハプロセス
において、第4の上層膜19として、例えば、配線電極
であるアルミニウム(Al)膜が形成される()。上
記したように、第2のアライメントマーク18の下方に
形成され、平坦化処理が施された第2の上層膜15は、
アライメント光に対して不透明な不透明層である。従っ
て、第1のアライメントマーク11により反射されたア
ライメント光がアライメントに悪影響を及ぼすというこ
とは起こらない。また、第2のアライメントマーク18
は平坦な面の上に形成されているので高精度な形状を有
している。従って、第2のアライメントマーク18を用
いて高精度なアライメントプロセスを行うことができ
る。
下に説明する。図5に示すように、第1のアライメント
マーク11上に堆積する第1の上層膜13Aとしてアラ
イメント光に対して不透明な不透明層を用い、不透明層
13Aを平坦化してもよい。この場合、不透明層13A
上に堆積される第2の上層膜16、例えば、SiO2膜
を実質的に平坦になるように堆積して、この上に第2の
アライメントマーク18を形成するようにしてもよい。
3Cを上層膜として形成し、不透明層13Cを平坦化し
てもよい。すなわち、第1のアライメントマーク11上
にその表面(上面)が実質的に平坦な不透明層が含まれ
ていればよい。上記したように、本発明によれば、配置
領域を削減することが可能で高精度なアライメントが可
能なアライメントマークを実現できる。 [第2の実施例]図7は、本発明の第2の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板10上に中間絶縁膜(SiO2
膜)12が堆積される。次に、中間絶縁膜12をパター
ニングすることによって第1のアライメントマーク11
が形成される。
1の層間膜であるSiO2膜13が形成される。本実施
例においては、SiO2膜13上に配線金属であるアル
ミニウム膜15が形成され、この金属膜15がCMPに
よる平坦化処理がなされてその表面が実質的に平坦化さ
れている。平坦化された金属膜15上には、第2の層間
膜であるSiO2膜17が堆積され、第2のアライメン
トマーク18が形成される。その後、配線金属であるア
ルミニウム膜19が堆積される。金属膜15はアライメ
ント光に対して不透明であるため、第2のアライメント
マーク18を用いたアライメント時において下層の影響
を受けることなく高精度なアライメントプロセスを行う
ことが可能である。また、金属膜形成工程を複数含むプ
ロセス、例えば、DRAM(Dynamic RandomAccess Mem
ory)やASIC(Application-Specific Integrated C
ircuit:特定用途向けIC)等の半導体集積回路のウエハ
プロセスに特に適している。 [第3の実施例]図8は、本発明の第3の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板10に段差が形成され、段差の
凹部には絶縁体(SiO2)21が埋込まれ、第1のア
ライメントマーク11が形成されている。また、シリコ
ン基板10の平坦部上にはゲート酸化膜22が形成され
ている。第1のアライメントマーク11を用いて、一連
のプロセスが実行される。例えば、フォトリソグラフィ
によるレジストのパターニング、イオン注入、あるいは
エッチングなどのプロセスが行われる。
透明層、例えば、ゲート電極として用いられるポリシリ
コン(Poly−Si)膜15が堆積される。その後、
ポリシリコン膜15はCMPプロセスにより表面が実質
的に平坦になるように平坦化処理が施される。平坦化さ
れたポリシリコン膜15上には、中間絶縁層であるSi
O2膜17が堆積され、第2のアライメントマーク18
が形成される。その後、上層酸化膜(SiO2膜)19
が堆積される。ポリシリコン膜15はアライメント光に
対して不透明であるため、第2のアライメントマーク1
8を用いたアライメント時において下層の影響を受ける
ことなく高精度なアライメントプロセスを行うことが可
能である。 [第4の実施例]図9は、本発明の第4の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板10に段差状に第1のアライメ
ントマーク11が形成されている。第1のアライメント
マーク11上には、上層膜16が形成されている。上層
膜16は、アライメントに用いられるアライメント光に
対して透明な材料、例えば、SiO2からなっている。
理がなされてその表面が実質的に平坦化されている。平
坦化されたSiO2膜16上には、アライメント光に対
して不透明な不透明層25が堆積され、第2のアライメ
ントマーク24が形成される。第2のアライメントマー
ク24は、第1のアライメントマーク11と異なるマー
クパターンに形成されている。具体的には、複数の第1
のアライメントマーク11によってシリコン基板10に
形成される凹部を覆うように第2のアライメントマーク
24が形成される。すなわち、図10に示すように、第
2のアライメントマーク24は、第1のアライメントマ
ークからの反射光(図中、矢印)を遮る形状を有してい
る。このように、第1及び第2のアライメントマーク1
1,24を配置することでアライメントマークからの反
射光が第1及び第2のアライメントマークとで異なる。
このため、この反射光の違いにより各反射光を区別し、
必要に応じて適宜第1若しくは第2のアライメントマー
クを使用することが可能となる。なお、第2のアライメ
ントマーク24を形成するための層25は不透明層に限
らない。透明な層であっても、第1のアライメントマー
クからの反射光と第2のアライメントマーク24からの
反射光とを区別できるように第1のアライメントマーク
とマークパターンが異なればよい。
て以下に説明する。図に示すように、第2のアライメン
トマーク24を形成するための層25は複数の層25
A、25B、25Cからなり、これらのうちの1層、例
えば、層25Bが不透明層であってもよい。かかる構成
により、第2のアライメントマーク18を用いたアライ
メント時において下層の影響を受けることなく高精度な
アライメントプロセスを行うことが可能である。
ば、配置領域を削減することが可能で高精度なアライメ
ントが可能なアライメントマークを実現できる。なお、
本実施例では、平坦化処理としてCMP処理を用いた場
合を例に説明したが、平坦化の方法はこれに限られず、
表面を実質的に平坦化する方法であればよい。例えば、
エッチバック法を用いることができる。あるいは、膜堆
積プロセスにおいて、表面が実質的に平坦化されるプロ
セス方法を用いてもよい。例えば、CVD法における温
度や圧力条件等の調整によって、又はスパッタ法におけ
る圧力条件や基板の温度等の調整によって表面が実質的
に平坦な膜を形成する方法を用いてもよい。
り、用いられるプロセス工程等に応じて適宜改変して、
または組み合わせて適用することができる。
明によれば、多数のプロセス工程を有する場合であって
も当該プロセスに必要な数のアライメントマークを高精
度に形成可能なアライメントマークの形成方法及び当該
アライメントマークを実現できる。
である。
クを有する半導体ウエハの断面図である。
1のアライメントマーク形成後、表面平坦化処理までの
工程を示す断面図である。
坦化処理を行った表面上に第2のアライメントマークを
形成する工程を示す断面図である。
クを示す半導体ウエハの断面図である。
ントマークを示す半導体ウエハの断面図である。
クを示す断面図である。
クを示す断面図である。
クを示す断面図である。
第2のアライメントマークが第1のアライメントマーク
からの反射光(図中、矢印)を遮ることを示す断面図で
ある。
メントマークを示す半導体ウエハの断面図である。
Claims (13)
- 【請求項1】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークを形成
する方法であって、 前記基板上のアライメントマーク形成領域に第1のアラ
イメントマークを形成するステップと、 前記第1のアライメントマークが形成されたアライメン
トマーク形成領域上に、前記アライメント光に対して不
透明な不透明層を形成するステップと、 前記不透明層の表面を実質的に平坦化するステップと、 当該平坦化された不透明層に関して前記アライメント光
の入射側に第2のアライメントマークを形成するステッ
プと、を有することを特徴とする方法。 - 【請求項2】 前記第1のアライメントマークを形成す
るステップは、前記アライメントマーク形成領域外に第
3のアライメントマークを形成するステップを含み、前
記第2のアライメントマークを形成するステップは前記
第3のアライメントマークに基づいて実行されることを
特徴とする請求項1に記載の方法。 - 【請求項3】 前記不透明層は金属層であることを特徴
とする請求項1又は2に記載の方法。 - 【請求項4】 前記不透明層は半導体層であることを特
徴とする請求項1又は2に記載の方法。 - 【請求項5】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークを形成
する方法であって、 前記基板上のアライメントマーク形成領域に第1のアラ
イメントマークを形成するステップと、 前記第1のアライメントマークが形成されたアライメン
トマーク形成領域上に、前記アライメント光に対して不
透明な不透明層を含む少なくとも1つの層を形成するス
テップと、 前記少なくとも1つの層の表面を実質的に平坦化するス
テップと、 当該平坦化された少なくとも1つの層上に第2のアライ
メントマークを形成するステップと、を有することを特
徴とする方法。 - 【請求項6】 前記少なくとも1つの層を形成するステ
ップは、前記不透明層 を実質的に平坦化するステップを
含むことを特徴とする請求項5に記載のアライメントマ
ーク。 - 【請求項7】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークであっ
て、 前記基板上のアライメントマーク形成領域に形成された
第1のアライメントマークと、 前記第1のアライメントマーク上に形成された、前記ア
ライメント光に対して不透明であって表面が実質的に平
坦化された不透明層と、 当該平坦化された不透明層に関して前記アライメント光
の入射側に形成された第2のアライメントマークと、を
有することを特徴とするアライメントマーク。 - 【請求項8】 前記アライメントマーク形成領域外に形
成された第3のアライメントマークをさらに有し、前記
第2のアライメントマークは前記第3のアライメントマ
ークに基づいて位置合わせされたことを特徴とする請求
項7に記載のアライメントマーク。 - 【請求項9】 前記不透明層は金属層であることを特徴
とする請求項7又は8に記載のアライメントマーク。 - 【請求項10】 前記不透明層は半導体層であることを
特徴とする請求項7又は8に記載のアライメントマー
ク。 - 【請求項11】 基板上に素子を形成するためにアライ
メント光によって検知され得るアライメントマークであ
って、 前記基板上のアライメントマーク形成領域に形成された
第1のアライメントマークと、 前記第1のアライメントマーク上に形成され、表面が実
質的に平坦化された少なくとも1つの層と、 当該平坦化された少なくとも1つの層上に形成された第
2のアライメントマークと、を有し、 前記少なくとも1つの層は、前記アライメント光に対し
て不透明な不透明層を含むことを特徴とするアライメン
トマーク。 - 【請求項12】 前記不透明層の前記アライメント光の
入射側表面は実質的に 平坦化されていることを特徴とす
る請求項11に記載のアライメントマーク。 - 【請求項13】 前記第1のアライメントマークは凹部
を有しており、前記第2のアライメントマークは前記凹
部を覆うように形成されていることを特徴とする請求項
11に記載のアライメントマーク。
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US6825058B2 (en) * | 2001-06-28 | 2004-11-30 | Sharp Laboratories Of America, Inc. | Methods of fabricating trench isolated cross-point memory array |
US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
FR2848725B1 (fr) * | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
TWI288428B (en) | 2004-01-21 | 2007-10-11 | Seiko Epson Corp | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
US7583834B2 (en) * | 2005-03-04 | 2009-09-01 | Eastman Kodak Company | Laser etched fiducials in roll-roll display |
ITMO20050056A1 (it) * | 2005-03-15 | 2006-09-16 | Biofer Spa | Processo per la preparazione di complessi del ferro trivalente con zuccheri mono-, di- e polisaccaridi. |
US7687209B2 (en) | 2006-03-21 | 2010-03-30 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method with double exposure overlay control |
US8722179B2 (en) | 2006-12-12 | 2014-05-13 | Asml Netherlands B.V. | Substrate comprising a mark |
US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
JP2009146919A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | 露光位置決定方法 |
US8466569B2 (en) * | 2008-04-01 | 2013-06-18 | Texas Instruments Incorporated | Increasing exposure tool alignment signal strength for a ferroelectric capacitor layer |
KR101385141B1 (ko) * | 2008-04-21 | 2014-04-15 | 삼성디스플레이 주식회사 | 표시기판 및 이의 제조방법 |
NL2004531A (nl) * | 2009-05-29 | 2010-11-30 | Asml Netherlands Bv | Apparatus and method for providing resist alignment marks in a double patterning lithographic process. |
US8164753B2 (en) * | 2009-06-05 | 2012-04-24 | Nanya Technology Corp. | Alignment mark arrangement and alignment mark structure |
US11114407B2 (en) * | 2018-06-15 | 2021-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package and manufacturing method thereof |
CN112420672A (zh) * | 2020-11-18 | 2021-02-26 | 华虹半导体(无锡)有限公司 | 后端工序中光刻对准图形的形成方法 |
CN112908916A (zh) * | 2021-01-20 | 2021-06-04 | 华虹半导体(无锡)有限公司 | 埋层对准标记及其制作方法 |
CN112908966A (zh) * | 2021-01-20 | 2021-06-04 | 华虹半导体(无锡)有限公司 | 埋层对准标识及其制作方法、半导体器件及其制作方法 |
CN113571527B (zh) * | 2021-07-26 | 2023-07-21 | 长江存储科技有限责任公司 | 沟道孔的制作方法、存储器、其制作方法及存储系统 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3239976B2 (ja) * | 1994-09-30 | 2001-12-17 | 株式会社東芝 | アライメントマーク、半導体装置の製造方法および半導体装置 |
US6501188B1 (en) * | 1997-07-03 | 2002-12-31 | Micron Technology, Inc. | Method for improving a stepper signal in a planarized surface over alignment topography |
JPH11354415A (ja) | 1998-06-10 | 1999-12-24 | Matsushita Electron Corp | アライメントマークの形成方法、アライメント方法、半導体装置の製造方法及び露光装置 |
US6207966B1 (en) * | 1998-12-04 | 2001-03-27 | Advanced Micro Devices, Inc | Mark protection with transparent film |
-
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