JP2002075846A - アライメントマーク及びその形成方法 - Google Patents
アライメントマーク及びその形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 51
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 配置領域を削減することが可能で高精度なア
ライメントが可能なアライメントマークを提供する。 【解決手段】 基板上のアライメントマーク形成領域に
第１のアライメントマークを形成するステップと、第１
のアライメントマークが形成されたアライメントマーク
形成領域上に、アライメント光に対して不透明な不透明
層を形成するステップと、不透明層の表面を実質的に平
坦化するステップと、当該平坦化された不透明層に関し
てアライメント光の入射側に第２のアライメントマーク
を形成するステップと、を有する。
ライメントが可能なアライメントマークを提供する。 【解決手段】 基板上のアライメントマーク形成領域に
第１のアライメントマークを形成するステップと、第１
のアライメントマークが形成されたアライメントマーク
形成領域上に、アライメント光に対して不透明な不透明
層を形成するステップと、不透明層の表面を実質的に平
坦化するステップと、当該平坦化された不透明層に関し
てアライメント光の入射側に第２のアライメントマーク
を形成するステップと、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置等の製
造時において、基板に形成されて位置合わせに用いられ
るアライメントマーク及びその形成方法に関する。
造時において、基板に形成されて位置合わせに用いられ
るアライメントマーク及びその形成方法に関する。
【０００２】
【従来の技術】半導体装置や液晶ディスプレイ等の製造
時においては、通常、素子が形成される基板上に形成さ
れたアライメントマークを用いて位置合わせが行われ
る。かかる位置合わせを膜形成や不純物添加等の各種プ
ロセスの所定工程において実行することにより当該基板
上に素子が形成される。以下においては、半導体集積回
路の場合を例に説明する。
時においては、通常、素子が形成される基板上に形成さ
れたアライメントマークを用いて位置合わせが行われ
る。かかる位置合わせを膜形成や不純物添加等の各種プ
ロセスの所定工程において実行することにより当該基板
上に素子が形成される。以下においては、半導体集積回
路の場合を例に説明する。
【０００３】従来、アライメントマークは、回路パター
ンをシリコン（Ｓｉ）基板１等のウエハ上にパターニン
グする際に、スクライブ領域等の素子が形成される領域
外に形成される。以下に、図１の断面図を参照しつつ説
明する。まず、第１のアライメントマーク形成位置に段
差を有するアライメントマーク２が形成される。アライ
メントマーク２は、例えば、一般的なフォトリソグラフ
ィ技術を用いて形成される。すなわち、シリコン基板１
上にレジストを塗布し、フォトマスクを用いて当該レジ
ストに所定マーク形状をパターニングした後、エッチン
グすることによって形成される。
ンをシリコン（Ｓｉ）基板１等のウエハ上にパターニン
グする際に、スクライブ領域等の素子が形成される領域
外に形成される。以下に、図１の断面図を参照しつつ説
明する。まず、第１のアライメントマーク形成位置に段
差を有するアライメントマーク２が形成される。アライ
メントマーク２は、例えば、一般的なフォトリソグラフ
ィ技術を用いて形成される。すなわち、シリコン基板１
上にレジストを塗布し、フォトマスクを用いて当該レジ
ストに所定マーク形状をパターニングした後、エッチン
グすることによって形成される。
【０００４】次に、当該アライメントマーク２上に第１
の上層膜３が堆積される。この後、上記したのと同様な
工程を経て第１の上層膜３をエッチングすることによ
り、アライメントマーク２とは異なる位置に第２のアラ
イメントマーク４が形成される。上記した工程を繰り返
すことにより各堆積膜上にアライメントマークが順次形
成される。
の上層膜３が堆積される。この後、上記したのと同様な
工程を経て第１の上層膜３をエッチングすることによ
り、アライメントマーク２とは異なる位置に第２のアラ
イメントマーク４が形成される。上記した工程を繰り返
すことにより各堆積膜上にアライメントマークが順次形
成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のアライメントマークの形成方法においては、ア
ライメントマークが形成されていない所に新たなアライ
メントマークを形成する必要がある。従って、ウエハプ
ロセスの工程数が増加するに従い、アライメントマーク
を配置するための領域が不足するという問題があった。
また、露光処理に使用するアライメントマークの位置と
重ね合せ精度測定に使用するアライメントマークの位置
が離れていくことによって、重ね合わせ精度が低下する
という問題も生じる。従って、多数のプロセス工程を有
する場合であっても当該プロセスに必要な数のアライメ
ントマークを高精度に形成可能であることが要求されて
いる。
た従来のアライメントマークの形成方法においては、ア
ライメントマークが形成されていない所に新たなアライ
メントマークを形成する必要がある。従って、ウエハプ
ロセスの工程数が増加するに従い、アライメントマーク
を配置するための領域が不足するという問題があった。
また、露光処理に使用するアライメントマークの位置と
重ね合せ精度測定に使用するアライメントマークの位置
が離れていくことによって、重ね合わせ精度が低下する
という問題も生じる。従って、多数のプロセス工程を有
する場合であっても当該プロセスに必要な数のアライメ
ントマークを高精度に形成可能であることが要求されて
いる。
【０００６】本発明はかかる点に鑑みてなされたもので
あり、その目的とするところは、配置領域を削減するこ
とが可能で高精度なアライメントが可能なアライメント
マーク及びその形成方法を提供することにある。
あり、その目的とするところは、配置領域を削減するこ
とが可能で高精度なアライメントが可能なアライメント
マーク及びその形成方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるアライメン
トマーク形成方法は、基板上に素子を形成するためにア
ライメント光によって検知され得るアライメントマーク
を形成する方法であって、基板上のアライメントマーク
形成領域に第１のアライメントマークを形成するステッ
プと、第１のアライメントマークが形成されたアライメ
ントマーク形成領域上に、アライメント光に対して不透
明な不透明層を形成するステップと、不透明層の表面を
実質的に平坦化するステップと、当該平坦化された不透
明層に関してアライメント光の入射側に第２のアライメ
ントマークを形成するステップと、を有することを特徴
としている。
トマーク形成方法は、基板上に素子を形成するためにア
ライメント光によって検知され得るアライメントマーク
を形成する方法であって、基板上のアライメントマーク
形成領域に第１のアライメントマークを形成するステッ
プと、第１のアライメントマークが形成されたアライメ
ントマーク形成領域上に、アライメント光に対して不透
明な不透明層を形成するステップと、不透明層の表面を
実質的に平坦化するステップと、当該平坦化された不透
明層に関してアライメント光の入射側に第２のアライメ
ントマークを形成するステップと、を有することを特徴
としている。
【０００８】また、本発明によるアライメントマーク形
成方法は、基板上に素子を形成するためにアライメント
光によって検知され得るアライメントマークを形成する
方法であって、基板上のアライメントマーク形成領域に
第１のアライメントマークを形成するステップと、第１
のアライメントマークが形成されたアライメントマーク
形成領域上に、少なくとも１つの層を形成するステップ
と、少なくとも１つの層の表面を実質的に平坦化するス
テップと、当該平坦化された少なくとも１つの層上に第
２のアライメントマークを形成するステップと、を有
し、第２のアライメントマークは、第１のアライメント
マークからのアライメント反射光を遮る形状を有するこ
とを特徴としている。
成方法は、基板上に素子を形成するためにアライメント
光によって検知され得るアライメントマークを形成する
方法であって、基板上のアライメントマーク形成領域に
第１のアライメントマークを形成するステップと、第１
のアライメントマークが形成されたアライメントマーク
形成領域上に、少なくとも１つの層を形成するステップ
と、少なくとも１つの層の表面を実質的に平坦化するス
テップと、当該平坦化された少なくとも１つの層上に第
２のアライメントマークを形成するステップと、を有
し、第２のアライメントマークは、第１のアライメント
マークからのアライメント反射光を遮る形状を有するこ
とを特徴としている。
【０００９】本発明によるアライメントマークは、基板
上に素子を形成するためにアライメント光によって検知
され得るアライメントマークであって、基板上のアライ
メントマーク形成領域に形成された第１のアライメント
マークと、第１のアライメントマーク上に形成された、
表面が実質的に平坦化された不透明層と、当該平坦化さ
れた不透明層に関してアライメント光の入射側に形成さ
れた第２のアライメントマークと、を有することを特徴
としている。
上に素子を形成するためにアライメント光によって検知
され得るアライメントマークであって、基板上のアライ
メントマーク形成領域に形成された第１のアライメント
マークと、第１のアライメントマーク上に形成された、
表面が実質的に平坦化された不透明層と、当該平坦化さ
れた不透明層に関してアライメント光の入射側に形成さ
れた第２のアライメントマークと、を有することを特徴
としている。
【００１０】また、本発明によるアライメントマーク
は、基板上に素子を形成するためにアライメント光によ
って検知され得るアライメントマークであって、基板上
のアライメントマーク形成領域に形成された第１のアラ
イメントマークと、第１のアライメントマーク上に形成
され、表面が実質的に平坦化された少なくとも１つの層
と、当該平坦化された少なくとも１つの層上に形成され
た第２のアライメントマークと、を有し、第２のアライ
メントマークは、第１のアライメントマークからのアラ
イメント反射光を遮る形状を有することを特徴としてい
る。
は、基板上に素子を形成するためにアライメント光によ
って検知され得るアライメントマークであって、基板上
のアライメントマーク形成領域に形成された第１のアラ
イメントマークと、第１のアライメントマーク上に形成
され、表面が実質的に平坦化された少なくとも１つの層
と、当該平坦化された少なくとも１つの層上に形成され
た第２のアライメントマークと、を有し、第２のアライ
メントマークは、第１のアライメントマークからのアラ
イメント反射光を遮る形状を有することを特徴としてい
る。
【００１１】
【発明の実施の形態】本発明の実施例を図面を参照しつ
つ詳細に説明する。 ［第１の実施例］図２は、本発明の第１の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。シリコン（Ｓｉ）基板１０のウエハ上に段差状に第
１のアライメントマーク１１が形成されている。第１の
アライメントマーク１１上には、第１の上層膜１３及び
第２の上層膜１５が形成されている。第２の上層膜１５
は、後述するように、ウエハプロセスにおいてアライメ
ントに用いられるアライメント光に対して不透明な材料
からなっている。なお、一般に、アライメント光として
は、Ｈｅ−Ｎｅ等のレーザ光や白色光等が用いられる。
つ詳細に説明する。 ［第１の実施例］図２は、本発明の第１の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。シリコン（Ｓｉ）基板１０のウエハ上に段差状に第
１のアライメントマーク１１が形成されている。第１の
アライメントマーク１１上には、第１の上層膜１３及び
第２の上層膜１５が形成されている。第２の上層膜１５
は、後述するように、ウエハプロセスにおいてアライメ
ントに用いられるアライメント光に対して不透明な材料
からなっている。なお、一般に、アライメント光として
は、Ｈｅ−Ｎｅ等のレーザ光や白色光等が用いられる。
【００１２】第２の上層膜１５の上面は実質的に平坦で
あり、第２の上層膜１５上には第３の上層膜１７からな
る第２のアライメントマーク１８が形成されている。さ
らに、第２のアライメントマーク１８上には、第４の上
層膜１９が堆積されている。次に、図３及び図４を参照
して、上記した第１及び第２のアライメントマーク１
１，１８の形成方法について説明する。これらのアライ
メントマークは、一般的なフォトリソグラフィ技術を用
いて形成される。まず、基板１０上にレジストを塗布
し、フォトマスクを用いて当該レジストに所定のアライ
メントマーク形状をパターニングする。その後、エッチ
ングすることによって段差状の第１のアライメントマー
ク１１が形成される。また、このプロセスにおいて、第
１のアライメントマーク１１よりも深い段差を有する研
磨用マーク２０を形成しておく（図３の）。
あり、第２の上層膜１５上には第３の上層膜１７からな
る第２のアライメントマーク１８が形成されている。さ
らに、第２のアライメントマーク１８上には、第４の上
層膜１９が堆積されている。次に、図３及び図４を参照
して、上記した第１及び第２のアライメントマーク１
１，１８の形成方法について説明する。これらのアライ
メントマークは、一般的なフォトリソグラフィ技術を用
いて形成される。まず、基板１０上にレジストを塗布
し、フォトマスクを用いて当該レジストに所定のアライ
メントマーク形状をパターニングする。その後、エッチ
ングすることによって段差状の第１のアライメントマー
ク１１が形成される。また、このプロセスにおいて、第
１のアライメントマーク１１よりも深い段差を有する研
磨用マーク２０を形成しておく（図３の）。
【００１３】上記した第１のアライメントマーク１１を
用いて種々のウエハプロセスにおける位置合わせが行わ
れる。このようなウエハプロセスにおいて、例えば、第
１の上層膜１３である酸化膜（ＳｉＯ2）がＣＶＤ法
（化学蒸着法）等の膜形成法により堆積される（）。
このＳｉＯ2膜は、例えば、半導体素子を形成する際の
絶縁膜が用いられる。この後、第２の上層膜１５とし
て、アライメント光に対して不透明な不透明層、例え
ば、ゲート電極として用いられるポリシリコン（Ｐｏｌ
ｙ−Ｓｉ）膜が形成される（）。
用いて種々のウエハプロセスにおける位置合わせが行わ
れる。このようなウエハプロセスにおいて、例えば、第
１の上層膜１３である酸化膜（ＳｉＯ2）がＣＶＤ法
（化学蒸着法）等の膜形成法により堆積される（）。
このＳｉＯ2膜は、例えば、半導体素子を形成する際の
絶縁膜が用いられる。この後、第２の上層膜１５とし
て、アライメント光に対して不透明な不透明層、例え
ば、ゲート電極として用いられるポリシリコン（Ｐｏｌ
ｙ−Ｓｉ）膜が形成される（）。
【００１４】次に、機械研磨（ＣＭＰ）プロセスにおい
て、第２の上層膜１５の表面を実質的に平坦になるよう
に研磨する平坦化処理が施される（）。なお、この
際、平坦化処理によって第１のアライメントマーク１１
は消失するが、研磨用マーク２０は段差が深いため消失
しない。図４は、上記した平坦化処理後、第２のアライ
メントマーク１７を形成するプロセスを示す断面図であ
る。第１のアライメントマーク１１が形成された領域の
上に第３の上層膜１７であるＳｉＯ2膜が堆積される。
上記した第１のアライメントマーク１１の場合と同様
に、ＳｉＯ2膜１７を研磨用マーク２０に合わせてパタ
ーニングすることによって第２のアライメントマーク１
８が形成される（図４の）。第２のアライメントマー
ク１８を第１のアライメントマーク１１が形成された領
域の上方に形成することによって、アライメントマーク
の配置領域を削減することが可能になる。
て、第２の上層膜１５の表面を実質的に平坦になるよう
に研磨する平坦化処理が施される（）。なお、この
際、平坦化処理によって第１のアライメントマーク１１
は消失するが、研磨用マーク２０は段差が深いため消失
しない。図４は、上記した平坦化処理後、第２のアライ
メントマーク１７を形成するプロセスを示す断面図であ
る。第１のアライメントマーク１１が形成された領域の
上に第３の上層膜１７であるＳｉＯ2膜が堆積される。
上記した第１のアライメントマーク１１の場合と同様
に、ＳｉＯ2膜１７を研磨用マーク２０に合わせてパタ
ーニングすることによって第２のアライメントマーク１
８が形成される（図４の）。第２のアライメントマー
ク１８を第１のアライメントマーク１１が形成された領
域の上方に形成することによって、アライメントマーク
の配置領域を削減することが可能になる。
【００１５】なお、第２のアライメントマーク１８のパ
ターンは、第１のアライメントマーク１１と同一でなく
ともよい。また、その大きさも同一である必要はない。
さらに、第２のアライメントマーク１８の位置は第１の
アライメントマーク１１の直上である必要はなく、一部
が第１のアライメントマーク１１の配置領域の上方にあ
れば配置領域を削減することが可能である。なお、研磨
用マーク２０を設けず、基板上にあって位置合わせに用
いることが可能な他のマーク等をアライメントマークに
用いて第２のアライメントマーク１８を形成してもよ
い。
ターンは、第１のアライメントマーク１１と同一でなく
ともよい。また、その大きさも同一である必要はない。
さらに、第２のアライメントマーク１８の位置は第１の
アライメントマーク１１の直上である必要はなく、一部
が第１のアライメントマーク１１の配置領域の上方にあ
れば配置領域を削減することが可能である。なお、研磨
用マーク２０を設けず、基板上にあって位置合わせに用
いることが可能な他のマーク等をアライメントマークに
用いて第２のアライメントマーク１８を形成してもよ
い。
【００１６】第２のアライメントマーク１８を用いて種
々のプロセスにおけるアライメントが行われる。次に、
第２のアライメントマーク１８を用いたウエハプロセス
において、第４の上層膜１９として、例えば、配線電極
であるアルミニウム（Ａｌ）膜が形成される（）。上
記したように、第２のアライメントマーク１８の下方に
形成され、平坦化処理が施された第２の上層膜１５は、
アライメント光に対して不透明な不透明層である。従っ
て、第１のアライメントマーク１１により反射されたア
ライメント光がアライメントに悪影響を及ぼすというこ
とは起こらない。また、第２のアライメントマーク１８
は平坦な面の上に形成されているので高精度な形状を有
している。従って、第２のアライメントマーク１８を用
いて高精度なアライメントプロセスを行うことができ
る。
々のプロセスにおけるアライメントが行われる。次に、
第２のアライメントマーク１８を用いたウエハプロセス
において、第４の上層膜１９として、例えば、配線電極
であるアルミニウム（Ａｌ）膜が形成される（）。上
記したように、第２のアライメントマーク１８の下方に
形成され、平坦化処理が施された第２の上層膜１５は、
アライメント光に対して不透明な不透明層である。従っ
て、第１のアライメントマーク１１により反射されたア
ライメント光がアライメントに悪影響を及ぼすというこ
とは起こらない。また、第２のアライメントマーク１８
は平坦な面の上に形成されているので高精度な形状を有
している。従って、第２のアライメントマーク１８を用
いて高精度なアライメントプロセスを行うことができ
る。
【００１７】本実施例の改変例について図を参照して以
下に説明する。図５に示すように、第１のアライメント
マーク１１上に堆積する第１の上層膜１３Ａとしてアラ
イメント光に対して不透明な不透明層を用い、不透明層
１３Ａを平坦化してもよい。この場合、不透明層１３Ａ
上に堆積される第２の上層膜１６、例えば、ＳｉＯ2膜
を実質的に平坦になるように堆積して、この上に第２の
アライメントマーク１８を形成するようにしてもよい。
下に説明する。図５に示すように、第１のアライメント
マーク１１上に堆積する第１の上層膜１３Ａとしてアラ
イメント光に対して不透明な不透明層を用い、不透明層
１３Ａを平坦化してもよい。この場合、不透明層１３Ａ
上に堆積される第２の上層膜１６、例えば、ＳｉＯ2膜
を実質的に平坦になるように堆積して、この上に第２の
アライメントマーク１８を形成するようにしてもよい。
【００１８】あるいは、図６に示すように、不透明層１
３Ｃを上層膜として形成し、不透明層１３Ｃを平坦化し
てもよい。すなわち、第１のアライメントマーク１１上
にその表面（上面）が実質的に平坦な不透明層が含まれ
ていればよい。上記したように、本発明によれば、配置
領域を削減することが可能で高精度なアライメントが可
能なアライメントマークを実現できる。 ［第２の実施例］図７は、本発明の第２の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０上に中間絶縁膜（ＳｉＯ2
膜）１２が堆積される。次に、中間絶縁膜１２をパター
ニングすることによって第１のアライメントマーク１１
が形成される。
３Ｃを上層膜として形成し、不透明層１３Ｃを平坦化し
てもよい。すなわち、第１のアライメントマーク１１上
にその表面（上面）が実質的に平坦な不透明層が含まれ
ていればよい。上記したように、本発明によれば、配置
領域を削減することが可能で高精度なアライメントが可
能なアライメントマークを実現できる。 ［第２の実施例］図７は、本発明の第２の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０上に中間絶縁膜（ＳｉＯ2
膜）１２が堆積される。次に、中間絶縁膜１２をパター
ニングすることによって第１のアライメントマーク１１
が形成される。
【００１９】第１のアライメントマーク１１上には、第
１の層間膜であるＳｉＯ2膜１３が形成される。本実施
例においては、ＳｉＯ2膜１３上に配線金属であるアル
ミニウム膜１５が形成され、この金属膜１５がＣＭＰに
よる平坦化処理がなされてその表面が実質的に平坦化さ
れている。平坦化された金属膜１５上には、第２の層間
膜であるＳｉＯ2膜１７が堆積され、第２のアライメン
トマーク１８が形成される。その後、配線金属であるア
ルミニウム膜１９が堆積される。金属膜１５はアライメ
ント光に対して不透明であるため、第２のアライメント
マーク１８を用いたアライメント時において下層の影響
を受けることなく高精度なアライメントプロセスを行う
ことが可能である。また、金属膜形成工程を複数含むプ
ロセス、例えば、ＤＲＡＭ（Dynamic RandomAccess Mem
ory）やＡＳＩＣ（Application-Specific Integrated C
ircuit：特定用途向けIC）等の半導体集積回路のウエハ
プロセスに特に適している。 ［第３の実施例］図８は、本発明の第３の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０に段差が形成され、段差の
凹部には絶縁体（ＳｉＯ2）２１が埋込まれ、第１のア
ライメントマーク１１が形成されている。また、シリコ
ン基板１０の平坦部上にはゲート酸化膜２２が形成され
ている。第１のアライメントマーク１１を用いて、一連
のプロセスが実行される。例えば、フォトリソグラフィ
によるレジストのパターニング、イオン注入、あるいは
エッチングなどのプロセスが行われる。
１の層間膜であるＳｉＯ2膜１３が形成される。本実施
例においては、ＳｉＯ2膜１３上に配線金属であるアル
ミニウム膜１５が形成され、この金属膜１５がＣＭＰに
よる平坦化処理がなされてその表面が実質的に平坦化さ
れている。平坦化された金属膜１５上には、第２の層間
膜であるＳｉＯ2膜１７が堆積され、第２のアライメン
トマーク１８が形成される。その後、配線金属であるア
ルミニウム膜１９が堆積される。金属膜１５はアライメ
ント光に対して不透明であるため、第２のアライメント
マーク１８を用いたアライメント時において下層の影響
を受けることなく高精度なアライメントプロセスを行う
ことが可能である。また、金属膜形成工程を複数含むプ
ロセス、例えば、ＤＲＡＭ（Dynamic RandomAccess Mem
ory）やＡＳＩＣ（Application-Specific Integrated C
ircuit：特定用途向けIC）等の半導体集積回路のウエハ
プロセスに特に適している。 ［第３の実施例］図８は、本発明の第３の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０に段差が形成され、段差の
凹部には絶縁体（ＳｉＯ2）２１が埋込まれ、第１のア
ライメントマーク１１が形成されている。また、シリコ
ン基板１０の平坦部上にはゲート酸化膜２２が形成され
ている。第１のアライメントマーク１１を用いて、一連
のプロセスが実行される。例えば、フォトリソグラフィ
によるレジストのパターニング、イオン注入、あるいは
エッチングなどのプロセスが行われる。
【００２０】次に、アライメント光に対して不透明な不
透明層、例えば、ゲート電極として用いられるポリシリ
コン（Ｐｏｌｙ−Ｓｉ）膜１５が堆積される。その後、
ポリシリコン膜１５はＣＭＰプロセスにより表面が実質
的に平坦になるように平坦化処理が施される。平坦化さ
れたポリシリコン膜１５上には、中間絶縁層であるＳｉ
Ｏ2膜１７が堆積され、第２のアライメントマーク１８
が形成される。その後、上層酸化膜（ＳｉＯ2膜）１９
が堆積される。ポリシリコン膜１５はアライメント光に
対して不透明であるため、第２のアライメントマーク１
８を用いたアライメント時において下層の影響を受ける
ことなく高精度なアライメントプロセスを行うことが可
能である。 ［第４の実施例］図９は、本発明の第４の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０に段差状に第１のアライメ
ントマーク１１が形成されている。第１のアライメント
マーク１１上には、上層膜１６が形成されている。上層
膜１６は、アライメントに用いられるアライメント光に
対して透明な材料、例えば、ＳｉＯ2からなっている。
透明層、例えば、ゲート電極として用いられるポリシリ
コン（Ｐｏｌｙ−Ｓｉ）膜１５が堆積される。その後、
ポリシリコン膜１５はＣＭＰプロセスにより表面が実質
的に平坦になるように平坦化処理が施される。平坦化さ
れたポリシリコン膜１５上には、中間絶縁層であるＳｉ
Ｏ2膜１７が堆積され、第２のアライメントマーク１８
が形成される。その後、上層酸化膜（ＳｉＯ2膜）１９
が堆積される。ポリシリコン膜１５はアライメント光に
対して不透明であるため、第２のアライメントマーク１
８を用いたアライメント時において下層の影響を受ける
ことなく高精度なアライメントプロセスを行うことが可
能である。 ［第４の実施例］図９は、本発明の第４の実施例である
アライメントマークを有する半導体ウエハの断面図であ
る。まず、シリコン基板１０に段差状に第１のアライメ
ントマーク１１が形成されている。第１のアライメント
マーク１１上には、上層膜１６が形成されている。上層
膜１６は、アライメントに用いられるアライメント光に
対して透明な材料、例えば、ＳｉＯ2からなっている。
【００２１】ＳｉＯ2膜１６は、ＣＭＰによる平坦化処
理がなされてその表面が実質的に平坦化されている。平
坦化されたＳｉＯ2膜１６上には、アライメント光に対
して不透明な不透明層２５が堆積され、第２のアライメ
ントマーク２４が形成される。第２のアライメントマー
ク２４は、第１のアライメントマーク１１と異なるマー
クパターンに形成されている。具体的には、複数の第１
のアライメントマーク１１によってシリコン基板１０に
形成される凹部を覆うように第２のアライメントマーク
２４が形成される。すなわち、図１０に示すように、第
２のアライメントマーク２４は、第１のアライメントマ
ークからの反射光（図中、矢印）を遮る形状を有してい
る。このように、第１及び第２のアライメントマーク１
１，２４を配置することでアライメントマークからの反
射光が第１及び第２のアライメントマークとで異なる。
このため、この反射光の違いにより各反射光を区別し、
必要に応じて適宜第１若しくは第２のアライメントマー
クを使用することが可能となる。なお、第２のアライメ
ントマーク２４を形成するための層２５は不透明層に限
らない。透明な層であっても、第１のアライメントマー
クからの反射光と第２のアライメントマーク２４からの
反射光とを区別できるように第１のアライメントマーク
とマークパターンが異なればよい。
理がなされてその表面が実質的に平坦化されている。平
坦化されたＳｉＯ2膜１６上には、アライメント光に対
して不透明な不透明層２５が堆積され、第２のアライメ
ントマーク２４が形成される。第２のアライメントマー
ク２４は、第１のアライメントマーク１１と異なるマー
クパターンに形成されている。具体的には、複数の第１
のアライメントマーク１１によってシリコン基板１０に
形成される凹部を覆うように第２のアライメントマーク
２４が形成される。すなわち、図１０に示すように、第
２のアライメントマーク２４は、第１のアライメントマ
ークからの反射光（図中、矢印）を遮る形状を有してい
る。このように、第１及び第２のアライメントマーク１
１，２４を配置することでアライメントマークからの反
射光が第１及び第２のアライメントマークとで異なる。
このため、この反射光の違いにより各反射光を区別し、
必要に応じて適宜第１若しくは第２のアライメントマー
クを使用することが可能となる。なお、第２のアライメ
ントマーク２４を形成するための層２５は不透明層に限
らない。透明な層であっても、第１のアライメントマー
クからの反射光と第２のアライメントマーク２４からの
反射光とを区別できるように第１のアライメントマーク
とマークパターンが異なればよい。
【００２２】本実施例の改変例について図１１を参照し
て以下に説明する。図に示すように、第２のアライメン
トマーク２４を形成するための層２５は複数の層２５
Ａ、２５Ｂ、２５Ｃからなり、これらのうちの１層、例
えば、層２５Ｂが不透明層であってもよい。かかる構成
により、第２のアライメントマーク１８を用いたアライ
メント時において下層の影響を受けることなく高精度な
アライメントプロセスを行うことが可能である。
て以下に説明する。図に示すように、第２のアライメン
トマーク２４を形成するための層２５は複数の層２５
Ａ、２５Ｂ、２５Ｃからなり、これらのうちの１層、例
えば、層２５Ｂが不透明層であってもよい。かかる構成
により、第２のアライメントマーク１８を用いたアライ
メント時において下層の影響を受けることなく高精度な
アライメントプロセスを行うことが可能である。
【００２３】以上詳細に説明したように、本発明によれ
ば、配置領域を削減することが可能で高精度なアライメ
ントが可能なアライメントマークを実現できる。なお、
本実施例では、平坦化処理としてＣＭＰ処理を用いた場
合を例に説明したが、平坦化の方法はこれに限られず、
表面を実質的に平坦化する方法であればよい。例えば、
エッチバック法を用いることができる。あるいは、膜堆
積プロセスにおいて、表面が実質的に平坦化されるプロ
セス方法を用いてもよい。例えば、ＣＶＤ法における温
度や圧力条件等の調整によって、又はスパッタ法におけ
る圧力条件や基板の温度等の調整によって表面が実質的
に平坦な膜を形成する方法を用いてもよい。
ば、配置領域を削減することが可能で高精度なアライメ
ントが可能なアライメントマークを実現できる。なお、
本実施例では、平坦化処理としてＣＭＰ処理を用いた場
合を例に説明したが、平坦化の方法はこれに限られず、
表面を実質的に平坦化する方法であればよい。例えば、
エッチバック法を用いることができる。あるいは、膜堆
積プロセスにおいて、表面が実質的に平坦化されるプロ
セス方法を用いてもよい。例えば、ＣＶＤ法における温
度や圧力条件等の調整によって、又はスパッタ法におけ
る圧力条件や基板の温度等の調整によって表面が実質的
に平坦な膜を形成する方法を用いてもよい。
【００２４】また、上記した種々の実施例は例示であ
り、用いられるプロセス工程等に応じて適宜改変して、
または組み合わせて適用することができる。
り、用いられるプロセス工程等に応じて適宜改変して、
または組み合わせて適用することができる。
【００２５】
【発明の効果】上記したことから明らかなように、本発
明によれば、多数のプロセス工程を有する場合であって
も当該プロセスに必要な数のアライメントマークを高精
度に形成可能なアライメントマークの形成方法及び当該
アライメントマークを実現できる。
明によれば、多数のプロセス工程を有する場合であって
も当該プロセスに必要な数のアライメントマークを高精
度に形成可能なアライメントマークの形成方法及び当該
アライメントマークを実現できる。
【図１】従来のアライメントマークの構造を示す断面図
である。
である。
【図２】本発明の第１の実施例であるアライメントマー
クを有する半導体ウエハの断面図である。
クを有する半導体ウエハの断面図である。
【図３】図２に示す本発明の第１の実施例において、第
１のアライメントマーク形成後、表面平坦化処理までの
工程を示す断面図である。
１のアライメントマーク形成後、表面平坦化処理までの
工程を示す断面図である。
【図４】図２に示す本発明の第１の実施例において、平
坦化処理を行った表面上に第２のアライメントマークを
形成する工程を示す断面図である。
坦化処理を行った表面上に第２のアライメントマークを
形成する工程を示す断面図である。
【図５】第１の実施例の改変例であるアライメントマー
クを示す半導体ウエハの断面図である。
クを示す半導体ウエハの断面図である。
【図６】本発明の第１の実施例の改変例であるアライメ
ントマークを示す半導体ウエハの断面図である。
ントマークを示す半導体ウエハの断面図である。
【図７】本発明の第２の実施例であるアライメントマー
クを示す断面図である。
クを示す断面図である。
【図８】本発明の第３の実施例であるアライメントマー
クを示す断面図である。
クを示す断面図である。
【図９】本発明の第４の実施例であるアライメントマー
クを示す断面図である。
クを示す断面図である。
【図１０】図９に示す本発明の第４の実施例において、
第２のアライメントマークが第１のアライメントマーク
からの反射光（図中、矢印）を遮ることを示す断面図で
ある。
第２のアライメントマークが第１のアライメントマーク
からの反射光（図中、矢印）を遮ることを示す断面図で
ある。
【図１１】本発明の第４の実施例の改変例であるアライ
メントマークを示す半導体ウエハの断面図である。
メントマークを示す半導体ウエハの断面図である。
１０ 基板 １１ 第１のアライメントマーク １３ 第１の上層膜 １５ 第２の上層膜 １７ 第３の上層膜 １８，２４ 第２のアライメントマーク １９ 第４の上層膜 ２０ 研磨用マーク ２５，２５Ｂ 不透明層
Claims (13)
- 【請求項１】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークを形成
する方法であって、 前記基板上のアライメントマーク形成領域に第１のアラ
イメントマークを形成するステップと、 前記第１のアライメントマークが形成されたアライメン
トマーク形成領域上に、前記アライメント光に対して不
透明な不透明層を形成するステップと、 前記不透明層の表面を実質的に平坦化するステップと、 当該平坦化された不透明層に関して前記アライメント光
の入射側に第２のアライメントマークを形成するステッ
プと、を有することを特徴とする方法。 - 【請求項２】 前記第１のアライメントマークを形成す
るステップは、前記アライメントマーク形成領域外に第
３のアライメントマークを形成するステップを含み、前
記第２のアライメントマークを形成するステップは前記
第３のアライメントマークに基づいて実行されることを
特徴とする請求項１に記載の方法。 - 【請求項３】 前記不透明層は金属層であることを特徴
とする請求項１又は２に記載の方法。 - 【請求項４】 前記不透明層は半導体層であることを特
徴とする請求項１又は２に記載の方法。 - 【請求項５】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークを形成
する方法であって、 前記基板上のアライメントマーク形成領域に第１のアラ
イメントマークを形成するステップと、 前記第１のアライメントマークが形成されたアライメン
トマーク形成領域上に、少なくとも１つの層を形成する
ステップと、 前記少なくとも１つの層の表面を実質的に平坦化するス
テップと、 当該平坦化された少なくとも１つの層上に第２のアライ
メントマークを形成するステップと、を有し、 前記第２のアライメントマークは、前記第１のアライメ
ントマークからのアライメント反射光を遮る形状を有す
ることを特徴とする方法。 - 【請求項６】 前記第２のアライメントマークを形成す
るステップは、前記アライメント光に対して不透明な不
透明層を形成するステップを含むことを特徴とする請求
項５に記載の方法。 - 【請求項７】 基板上に素子を形成するためにアライメ
ント光によって検知され得るアライメントマークであっ
て、 前記基板上のアライメントマーク形成領域に形成された
第１のアライメントマークと、 前記第１のアライメントマーク上に形成された、表面が
実質的に平坦化された不透明層と、 当該平坦化された不透明層に関して前記アライメント光
の入射側に形成された第２のアライメントマークと、を
有することを特徴とするアライメントマーク。 - 【請求項８】 前記アライメントマーク形成領域外に形
成された第３のアライメントマークをさらに有し、前記
第２のアライメントマークは前記第３のアライメントマ
ークに基づいて位置合わせされたことを特徴とする請求
項７に記載のアライメントマーク。 - 【請求項９】 前記不透明層は金属層であることを特徴
とする請求項７又は８に記載のアライメントマーク。 - 【請求項１０】 前記不透明層は半導体層であることを
特徴とする請求項７又は８に記載のアライメントマー
ク。 - 【請求項１１】 基板上に素子を形成するためにアライ
メント光によって検知され得るアライメントマークであ
って、 前記基板上のアライメントマーク形成領域に形成された
第１のアライメントマークと、 前記第１のアライメントマーク上に形成され、表面が実
質的に平坦化された少なくとも１つの層と、 当該平坦化された少なくとも１つの層上に形成された第
２のアライメントマークと、を有し、 前記第２のアライメントマークは、前記第１のアライメ
ントマークからのアライメント反射光を遮る形状を有す
ることを特徴とするアライメントマーク。 - 【請求項１２】 前記第２のアライメントマークは、前
記アライメント光に対して不透明な不透明層を含むこと
を特徴とする請求項１１に記載のアライメントマーク。 - 【請求項１３】 前記第１のアライメントマークは凹部
を有しており、前記第２のアライメントマークは前記凹
部を覆うように形成されていることを特徴とする請求項
１１に記載のアライメントマーク。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265492A JP3503888B2 (ja) | 2000-09-01 | 2000-09-01 | アライメントマーク及びその形成方法 |
| US09/769,448 US6566157B2 (en) | 2000-09-01 | 2001-01-26 | Alignment marks and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265492A JP3503888B2 (ja) | 2000-09-01 | 2000-09-01 | アライメントマーク及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002075846A true JP2002075846A (ja) | 2002-03-15 |
| JP3503888B2 JP3503888B2 (ja) | 2004-03-08 |
Family
ID=18752748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000265492A Expired - Fee Related JP3503888B2 (ja) | 2000-09-01 | 2000-09-01 | アライメントマーク及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6566157B2 (ja) |
| JP (1) | JP3503888B2 (ja) |
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| KR100675076B1 (ko) | 2004-01-21 | 2007-01-29 | 세이코 엡슨 가부시키가이샤 | 얼라인먼트 방법 및 반도체 장치의 제조 방법 |
| JP2009146919A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | 露光位置決定方法 |
| JP2010283321A (ja) * | 2009-06-05 | 2010-12-16 | Nanya Technology Corp | アラインメントマーク配置及びアラインメントマーク構造 |
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| US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| FR2848725B1 (fr) * | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
| US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
| US7583834B2 (en) * | 2005-03-04 | 2009-09-01 | Eastman Kodak Company | Laser etched fiducials in roll-roll display |
| ITMO20050056A1 (it) * | 2005-03-15 | 2006-09-16 | Biofer Spa | Processo per la preparazione di complessi del ferro trivalente con zuccheri mono-, di- e polisaccaridi. |
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| US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
| US8466569B2 (en) * | 2008-04-01 | 2013-06-18 | Texas Instruments Incorporated | Increasing exposure tool alignment signal strength for a ferroelectric capacitor layer |
| KR101385141B1 (ko) * | 2008-04-21 | 2014-04-15 | 삼성디스플레이 주식회사 | 표시기판 및 이의 제조방법 |
| NL2004531A (nl) * | 2009-05-29 | 2010-11-30 | Asml Netherlands Bv | Apparatus and method for providing resist alignment marks in a double patterning lithographic process. |
| US11114407B2 (en) * | 2018-06-15 | 2021-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package and manufacturing method thereof |
| CN112420672A (zh) * | 2020-11-18 | 2021-02-26 | 华虹半导体(无锡)有限公司 | 后端工序中光刻对准图形的形成方法 |
| CN112908916A (zh) * | 2021-01-20 | 2021-06-04 | 华虹半导体(无锡)有限公司 | 埋层对准标记及其制作方法 |
| CN112908966A (zh) * | 2021-01-20 | 2021-06-04 | 华虹半导体(无锡)有限公司 | 埋层对准标识及其制作方法、半导体器件及其制作方法 |
| CN113571527B (zh) * | 2021-07-26 | 2023-07-21 | 长江存储科技有限责任公司 | 沟道孔的制作方法、存储器、其制作方法及存储系统 |
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|---|---|---|---|---|
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| US6501188B1 (en) * | 1997-07-03 | 2002-12-31 | Micron Technology, Inc. | Method for improving a stepper signal in a planarized surface over alignment topography |
| JPH11354415A (ja) | 1998-06-10 | 1999-12-24 | Matsushita Electron Corp | アライメントマークの形成方法、アライメント方法、半導体装置の製造方法及び露光装置 |
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-
2000
- 2000-09-01 JP JP2000265492A patent/JP3503888B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-26 US US09/769,448 patent/US6566157B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP3503888B2 (ja) | 2004-03-08 |
| US6566157B2 (en) | 2003-05-20 |
| US20020028528A1 (en) | 2002-03-07 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| S111 | Request for change of ownership or part of ownership |
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| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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