JP2743895B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に多層配線を有する半導体装置に好適な
製造方法に関するものである。
方法に関し、特に多層配線を有する半導体装置に好適な
製造方法に関するものである。
【０００２】
【従来の技術】半導体製造分野において、多層配線技術
は集積回路における配線を多層化することにより、基板
内に配置された各素子間の結合に自由度を与え、高密度
のデバイスを形成する、という点で非常に重要な技術で
ある。また、多層配線を適用する際の技術課題の一つ
は、各配線間の層間絶縁膜表面の平坦性の向上、であ
り、その手段としては、下地の凹凸により生じる配線の
段差を厚い層間絶縁膜で埋め込んだ後、化学的機械的研
磨（Chemical Mechanical Polishing , 以下、ＣＭＰと
記す）技術を用いて層間絶縁膜の表面を平坦化する、と
いう方法がある。
は集積回路における配線を多層化することにより、基板
内に配置された各素子間の結合に自由度を与え、高密度
のデバイスを形成する、という点で非常に重要な技術で
ある。また、多層配線を適用する際の技術課題の一つ
は、各配線間の層間絶縁膜表面の平坦性の向上、であ
り、その手段としては、下地の凹凸により生じる配線の
段差を厚い層間絶縁膜で埋め込んだ後、化学的機械的研
磨（Chemical Mechanical Polishing , 以下、ＣＭＰと
記す）技術を用いて層間絶縁膜の表面を平坦化する、と
いう方法がある。
【０００３】
【発明が解決しようとする課題】ところで、多層配線プ
ロセスにおいては、従来、図８（ａ）に示すように、第
（Ｎ＋１）層目の配線の目合わせのために、第（Ｎ＋
１）層目配線形成時のフォトリソグラフィー工程に必要
な目合わせマーク１を第Ｎ層目の配線２と同時に形成し
ていた。しかしながら、ＣＭＰによる層間絶縁膜の平坦
化技術を用いた場合、配線間の層間絶縁膜３が完全に平
坦化されてしまうため、図８（ｂ）に示すように、第
（Ｎ＋１）配線層４を成膜した後では目合わせマーク１
のパターンが表面に現れなくなり、第（Ｎ＋１）層目の
配線を形成するフォトリソグラフィー工程で目合わせマ
ークが検出できない、という問題が生じた。
ロセスにおいては、従来、図８（ａ）に示すように、第
（Ｎ＋１）層目の配線の目合わせのために、第（Ｎ＋
１）層目配線形成時のフォトリソグラフィー工程に必要
な目合わせマーク１を第Ｎ層目の配線２と同時に形成し
ていた。しかしながら、ＣＭＰによる層間絶縁膜の平坦
化技術を用いた場合、配線間の層間絶縁膜３が完全に平
坦化されてしまうため、図８（ｂ）に示すように、第
（Ｎ＋１）配線層４を成膜した後では目合わせマーク１
のパターンが表面に現れなくなり、第（Ｎ＋１）層目の
配線を形成するフォトリソグラフィー工程で目合わせマ
ークが検出できない、という問題が生じた。
【０００４】そこで、この問題を解決するために、層間
絶縁膜３を成膜した後、第Ｎ層目配線〜第（Ｎ＋１）層
目配線間のスルーホールを形成する際に、第（Ｎ＋１）
層目配線用の目合わせマークを同時に形成することが考
えられた。その場合、スルーホール形成用のフォトマス
クに目合わせマークのパターンを形成しなければならな
いが、チップ周辺に新たな目合わせマークのパターンを
作らなければならず、昨今、チップの縮小化が進められ
ている折から、目合わせマークのためのスペースの確保
も難しいことがある。
絶縁膜３を成膜した後、第Ｎ層目配線〜第（Ｎ＋１）層
目配線間のスルーホールを形成する際に、第（Ｎ＋１）
層目配線用の目合わせマークを同時に形成することが考
えられた。その場合、スルーホール形成用のフォトマス
クに目合わせマークのパターンを形成しなければならな
いが、チップ周辺に新たな目合わせマークのパターンを
作らなければならず、昨今、チップの縮小化が進められ
ている折から、目合わせマークのためのスペースの確保
も難しいことがある。
【０００５】また、スルーホール形成時に目合わせマー
クを形成した場合には、さらに上層の層間絶縁膜をＣＭ
Ｐ法により平坦化した後にマークの穴が残ってしまい、
洗浄後もＣＭＰで発生したスラリーが残留する、という
不具合がある。
クを形成した場合には、さらに上層の層間絶縁膜をＣＭ
Ｐ法により平坦化した後にマークの穴が残ってしまい、
洗浄後もＣＭＰで発生したスラリーが残留する、という
不具合がある。
【０００６】本発明は、上記の課題を解決するためにな
されたものであって、スルーホール形成工程で目合わせ
マークを形成することなく、上層配線形成用の目合わせ
マークを確実に形成することができる半導体装置の製造
方法を提供することを目的とする。
されたものであって、スルーホール形成工程で目合わせ
マークを形成することなく、上層配線形成用の目合わせ
マークを確実に形成することができる半導体装置の製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、素子を形成し
た半導体基板の上方に、上層側の第２の配線層形成時の
フォトリソグラフィー工程で使用する目合わせマークを
有する第１の配線層を形成する工程と、第１の配線層上
にウェットエッチングのエッチングレートが異なる複数
の膜からなる積層構造の層間絶縁膜を形成する工程と、
ＣＭＰ法を用いてエッチングレートの異なる各膜が表面
に現れるまで層間絶縁膜を研磨して平坦化する工程と、
平坦化された層間絶縁膜の表面をウェットエッチングす
る工程と、層間絶縁膜上に第２の配線層を形成する工程
とを有することを特徴とするものである。
めに、本発明の半導体装置の製造方法は、素子を形成し
た半導体基板の上方に、上層側の第２の配線層形成時の
フォトリソグラフィー工程で使用する目合わせマークを
有する第１の配線層を形成する工程と、第１の配線層上
にウェットエッチングのエッチングレートが異なる複数
の膜からなる積層構造の層間絶縁膜を形成する工程と、
ＣＭＰ法を用いてエッチングレートの異なる各膜が表面
に現れるまで層間絶縁膜を研磨して平坦化する工程と、
平坦化された層間絶縁膜の表面をウェットエッチングす
る工程と、層間絶縁膜上に第２の配線層を形成する工程
とを有することを特徴とするものである。
【０００８】また、前記層間絶縁膜をマルチチャンバー
方式のＣＶＤ装置で形成することができる。さらに、Ｃ
ＭＰの後洗浄として酸洗浄を用いることにより層間絶縁
膜表面のウェットエッチングを行うことも可能である。
方式のＣＶＤ装置で形成することができる。さらに、Ｃ
ＭＰの後洗浄として酸洗浄を用いることにより層間絶縁
膜表面のウェットエッチングを行うことも可能である。
【０００９】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図４を参照して説明する。図１および図２は本
実施の形態の半導体装置の製造方法を工程を追って示す
図である。まず、図１（ａ）に示すように、シリコン基
板６（半導体基板）上に周知の技術を用いて素子７を形
成する。本実施の形態では、例えばソース、ドレイン拡
散層、ゲート電極を有するＭＯＳトランジスタを形成す
る。
を図１〜図４を参照して説明する。図１および図２は本
実施の形態の半導体装置の製造方法を工程を追って示す
図である。まず、図１（ａ）に示すように、シリコン基
板６（半導体基板）上に周知の技術を用いて素子７を形
成する。本実施の形態では、例えばソース、ドレイン拡
散層、ゲート電極を有するＭＯＳトランジスタを形成す
る。
【００１０】次に、層間絶縁膜としてシリコン酸化膜８
を全面に形成した後、ＣＭＰ法を用いてその表面を平坦
化する。そして、このシリコン酸化膜８にＭＯＳトラン
ジスタ７（この図においてはソース、ドレイン拡散層）
と導通を取るためのコンタクトホール９を周知の技術を
用いて形成する。その後、コンタクトホール９内に周知
の技術を用いて金属１０を埋め込む。
を全面に形成した後、ＣＭＰ法を用いてその表面を平坦
化する。そして、このシリコン酸化膜８にＭＯＳトラン
ジスタ７（この図においてはソース、ドレイン拡散層）
と導通を取るためのコンタクトホール９を周知の技術を
用いて形成する。その後、コンタクトホール９内に周知
の技術を用いて金属１０を埋め込む。
【００１１】その後、第１の配線層としてのＡｌ膜１１
をスパッタ等の周知の技術を用いてウェハー全面に形成
する。なお、この第１の配線層としてはＡｌのみでな
く、ＡｌとＳｉ、Ｃｕ等との合金、もしくはＴｉ等の高
融点金属との積層構造の膜を用いてもよい。そして、周
知のフォトリソグラフィー技術、エッチング技術等を用
いてＡｌ膜１１をパターニングして第１層目配線１２と
する。また、このパターニングの際、後の第２層目配線
形成時のフォトリソグラフィー工程に用いる目合わせマ
ーク１３も同時に形成される。
をスパッタ等の周知の技術を用いてウェハー全面に形成
する。なお、この第１の配線層としてはＡｌのみでな
く、ＡｌとＳｉ、Ｃｕ等との合金、もしくはＴｉ等の高
融点金属との積層構造の膜を用いてもよい。そして、周
知のフォトリソグラフィー技術、エッチング技術等を用
いてＡｌ膜１１をパターニングして第１層目配線１２と
する。また、このパターニングの際、後の第２層目配線
形成時のフォトリソグラフィー工程に用いる目合わせマ
ーク１３も同時に形成される。
【００１２】次に、図１（ｂ）に示すように、ＣＶＤ法
を用いて第１層目配線１２上に層間絶縁膜としてシリコ
ン酸化膜１４を形成する。この際、本実施の形態ではマ
ルチチャンバー方式のプラズマＣＶＤ装置を用いてシリ
コン酸化膜１４を形成する。また、層間絶縁膜は全体が
必ずしも１層の膜である必要はなく、他の酸化膜との積
層構造としてもよい。ただし、その場合でも、最上層
（後でＣＭＰにより平坦化される部分）はマルチチャン
バー方式のＣＶＤ装置を用いて形成したものとする。
を用いて第１層目配線１２上に層間絶縁膜としてシリコ
ン酸化膜１４を形成する。この際、本実施の形態ではマ
ルチチャンバー方式のプラズマＣＶＤ装置を用いてシリ
コン酸化膜１４を形成する。また、層間絶縁膜は全体が
必ずしも１層の膜である必要はなく、他の酸化膜との積
層構造としてもよい。ただし、その場合でも、最上層
（後でＣＭＰにより平坦化される部分）はマルチチャン
バー方式のＣＶＤ装置を用いて形成したものとする。
【００１３】ここで、マルチチャンバー方式のＣＶＤ装
置とは、図３に示すように、ＣＶＤ装置１５が複数のチ
ャンバー１６を持っており、１枚のウェハー１７を複数
のチャンバー１６にわたって順次移動させながら所定の
膜を形成する方式の装置である。プラズマＣＶＤで酸化
膜を形成する場合、その初期状態の膜は比較的「粗」な
膜になる、という性質がある。そして、マルチチャンバ
ー方式の装置１５ではウェハー１７がチャンバー１６間
を移動する際に、チャンバー１６が変わると必然的にＣ
ＶＤの条件が微妙に変化するため、最終的に形成される
１層の膜の中にチャンバーの数だけの初期状態の膜が形
成され、図４の上側に示すように、「粗」、「密」の膜
が交互に積層されたような状態となる。
置とは、図３に示すように、ＣＶＤ装置１５が複数のチ
ャンバー１６を持っており、１枚のウェハー１７を複数
のチャンバー１６にわたって順次移動させながら所定の
膜を形成する方式の装置である。プラズマＣＶＤで酸化
膜を形成する場合、その初期状態の膜は比較的「粗」な
膜になる、という性質がある。そして、マルチチャンバ
ー方式の装置１５ではウェハー１７がチャンバー１６間
を移動する際に、チャンバー１６が変わると必然的にＣ
ＶＤの条件が微妙に変化するため、最終的に形成される
１層の膜の中にチャンバーの数だけの初期状態の膜が形
成され、図４の上側に示すように、「粗」、「密」の膜
が交互に積層されたような状態となる。
【００１４】そして、図１（ｃ）に示すように、ＣＭＰ
技術を用いてシリコン酸化膜１４の表面を平坦化する。
ついで、ウェハーを酸等の薬液に浸漬させ、ウェットエ
ッチングを行う。その条件として、例えば１％の希弗酸
に３０秒間浸漬させると、図２（ｄ）に示すように、第
１層目配線１２および目合わせマーク１３の縁に沿って
深さ２０〜３０ｎｍ程度の溝１８、１８、…が形成され
る。なお、この溝１８の深さは、次工程の処理上支障が
出ない程度のものであり、かつ、この溝１８の影響で次
に形成される第２の配線層の表面に同様の溝が形成され
る程度のものである。
技術を用いてシリコン酸化膜１４の表面を平坦化する。
ついで、ウェハーを酸等の薬液に浸漬させ、ウェットエ
ッチングを行う。その条件として、例えば１％の希弗酸
に３０秒間浸漬させると、図２（ｄ）に示すように、第
１層目配線１２および目合わせマーク１３の縁に沿って
深さ２０〜３０ｎｍ程度の溝１８、１８、…が形成され
る。なお、この溝１８の深さは、次工程の処理上支障が
出ない程度のものであり、かつ、この溝１８の影響で次
に形成される第２の配線層の表面に同様の溝が形成され
る程度のものである。
【００１５】ここで、ウェットエッチングにより溝１８
が形成される理由を説明すると、まず、前述したよう
に、シリコン酸化膜１４は粗密の積層構造の膜となって
いる。この状態でＣＭＰによる平坦化を行うと、図４の
下側に示すように、「粗」な層が研磨した表面に現れた
部分と「密」な層が表面に現れた部分ができる。ところ
が、「粗」な層と「密」な層ではエッチングレートが異
なるため、ウェットエッチングを行うことにより、
「粗」な層と「密」な層の間に溝１８が形成されるので
ある。
が形成される理由を説明すると、まず、前述したよう
に、シリコン酸化膜１４は粗密の積層構造の膜となって
いる。この状態でＣＭＰによる平坦化を行うと、図４の
下側に示すように、「粗」な層が研磨した表面に現れた
部分と「密」な層が表面に現れた部分ができる。ところ
が、「粗」な層と「密」な層ではエッチングレートが異
なるため、ウェットエッチングを行うことにより、
「粗」な層と「密」な層の間に溝１８が形成されるので
ある。
【００１６】また、溝１８を形成する際には、ＣＭＰ工
程後に別個にウェットエッチング工程を追加してもよい
し、ＣＭＰの後洗浄に上記と同様の酸を用いることと
し、ＣＭＰの後洗浄と溝形成のためのウェットエッチン
グを兼用してもよい。後者のようにすると、溝１８を形
成するために工程数を増やす必要がなく、有利である。
程後に別個にウェットエッチング工程を追加してもよい
し、ＣＭＰの後洗浄に上記と同様の酸を用いることと
し、ＣＭＰの後洗浄と溝形成のためのウェットエッチン
グを兼用してもよい。後者のようにすると、溝１８を形
成するために工程数を増やす必要がなく、有利である。
【００１７】次に、図２（ｅ）に示すように、第２の配
線層としてのＡｌ膜１９をスパッタ等の周知の技術を用
いてウェハー全面に形成する。この際も第１の配線層の
場合と同様、Ａｌのみでなく、ＡｌとＳｉ、Ｃｕ等との
合金、もしくはＴｉ等の高融点金属との積層構造を用い
ることができる。そして、周知のフォトリソグラフィー
技術、エッチング技術等を用いてＡｌ膜１９をパターニ
ングして第２層目配線とする。
線層としてのＡｌ膜１９をスパッタ等の周知の技術を用
いてウェハー全面に形成する。この際も第１の配線層の
場合と同様、Ａｌのみでなく、ＡｌとＳｉ、Ｃｕ等との
合金、もしくはＴｉ等の高融点金属との積層構造を用い
ることができる。そして、周知のフォトリソグラフィー
技術、エッチング技術等を用いてＡｌ膜１９をパターニ
ングして第２層目配線とする。
【００１８】本実施の形態の半導体装置の製造方法によ
れば、上述したような作用によってシリコン酸化膜１４
の表面に第１の配線層のパターンに沿った溝１８が形成
されるため、その上に形成した第２の配線層のＡｌ膜１
９表面にも必然的に同様の溝２１が形成されることにな
る。これにより、第１の配線層に形成した第２の配線層
用目合わせマーク１３のパターンが第２の配線層のＡｌ
膜１９表面に浮き上がるため、第２層目配線形成時のフ
ォトリソグラフィー工程で露光装置が目合わせマーク１
３を認識でき、作業を支障なく実施することができる。
したがって、従来の製造方法の場合と異なり、スルーホ
ール形成用のフォトマスクに目合わせマークを形成する
必要がないため、本方法はチップサイズの縮小化に寄与
することができる。
れば、上述したような作用によってシリコン酸化膜１４
の表面に第１の配線層のパターンに沿った溝１８が形成
されるため、その上に形成した第２の配線層のＡｌ膜１
９表面にも必然的に同様の溝２１が形成されることにな
る。これにより、第１の配線層に形成した第２の配線層
用目合わせマーク１３のパターンが第２の配線層のＡｌ
膜１９表面に浮き上がるため、第２層目配線形成時のフ
ォトリソグラフィー工程で露光装置が目合わせマーク１
３を認識でき、作業を支障なく実施することができる。
したがって、従来の製造方法の場合と異なり、スルーホ
ール形成用のフォトマスクに目合わせマークを形成する
必要がないため、本方法はチップサイズの縮小化に寄与
することができる。
【００１９】また、本実施の形態の場合、シリコン酸化
膜１４形成時にマルチチャンバー方式のＣＶＤ装置１５
を使用したが、この装置１５を使用すると必然的に粗密
の積層構造のシリコン酸化膜１４が形成され、ＣＶＤの
条件等を変更する必要もないため、本方法を実施するに
あたってスループットを低下させることがない。
膜１４形成時にマルチチャンバー方式のＣＶＤ装置１５
を使用したが、この装置１５を使用すると必然的に粗密
の積層構造のシリコン酸化膜１４が形成され、ＣＶＤの
条件等を変更する必要もないため、本方法を実施するに
あたってスループットを低下させることがない。
【００２０】なお、本実施の形態においては、マルチチ
ャンバー方式のＣＶＤ装置１５を用いて粗密の積層構造
のシリコン酸化膜１４を形成するようにしたが、マルチ
チャンバー方式の装置に限らず、例えば図５に示すよう
に、シングルチャンバー方式のＣＶＤ装置２２を用いて
も、成膜時にプラズマパワーをパルス的にＯＮ／ＯＦＦ
することにより粗密の積層構造の膜２３を形成すること
ができる。
ャンバー方式のＣＶＤ装置１５を用いて粗密の積層構造
のシリコン酸化膜１４を形成するようにしたが、マルチ
チャンバー方式の装置に限らず、例えば図５に示すよう
に、シングルチャンバー方式のＣＶＤ装置２２を用いて
も、成膜時にプラズマパワーをパルス的にＯＮ／ＯＦＦ
することにより粗密の積層構造の膜２３を形成すること
ができる。
【００２１】以下、本発明の第２の実施の形態を図６お
よび図７を参照して説明する。図６および図７は本実施
の形態の半導体装置の製造方法を順を追って示す図であ
るが、第１層目配線を形成するまでの工程は第１の実施
の形態と同様であるため、その説明については省略す
る。なお、第１の実施の形態と共通の構成要素について
は図１および図２と同一の符号を付す。
よび図７を参照して説明する。図６および図７は本実施
の形態の半導体装置の製造方法を順を追って示す図であ
るが、第１層目配線を形成するまでの工程は第１の実施
の形態と同様であるため、その説明については省略す
る。なお、第１の実施の形態と共通の構成要素について
は図１および図２と同一の符号を付す。
【００２２】図６（ａ）に示すように、第１層目配線１
２上にＣＶＤ法により層間絶縁膜としてシリコン酸化膜
２５を形成する。この際、シリコン酸化膜２５の具体的
な構造としては、プラズマ酸化膜２８／オゾンＴＥＯＳ
酸化膜２７／プラズマ酸化膜２６の積層構造の膜を形成
するようにする。
２上にＣＶＤ法により層間絶縁膜としてシリコン酸化膜
２５を形成する。この際、シリコン酸化膜２５の具体的
な構造としては、プラズマ酸化膜２８／オゾンＴＥＯＳ
酸化膜２７／プラズマ酸化膜２６の積層構造の膜を形成
するようにする。
【００２３】そして、図６（ｂ）に示すように、ＣＭＰ
技術を用いてシリコン酸化膜２５の表面を平坦化する。
この際には、プラズマ酸化膜２８／オゾンＴＥＯＳ酸化
膜２７の双方が表面に現れた状態となるまでシリコン酸
化膜２５の研磨を行う。ついで、第１の実施の形態と同
様、ウェハーにウェットエッチングを施す。その条件と
して、例えば２％の希弗酸に６０秒間浸漬させると、プ
ラズマ酸化膜２８よりもオゾンＴＥＯＳ酸化膜２７の方
がエッチングレートが速いため、図７（ｃ）に示すよう
に、第１層目配線１２および目合わせパターン１３に沿
って高さ２０〜３０ｎｍ程度の段差２９が形成される。
技術を用いてシリコン酸化膜２５の表面を平坦化する。
この際には、プラズマ酸化膜２８／オゾンＴＥＯＳ酸化
膜２７の双方が表面に現れた状態となるまでシリコン酸
化膜２５の研磨を行う。ついで、第１の実施の形態と同
様、ウェハーにウェットエッチングを施す。その条件と
して、例えば２％の希弗酸に６０秒間浸漬させると、プ
ラズマ酸化膜２８よりもオゾンＴＥＯＳ酸化膜２７の方
がエッチングレートが速いため、図７（ｃ）に示すよう
に、第１層目配線１２および目合わせパターン１３に沿
って高さ２０〜３０ｎｍ程度の段差２９が形成される。
【００２４】以下は第１の実施の形態と同様、図７
（ｄ）に示すように、第２の配線層としてＡｌ膜１９を
形成し、パターニングを行うことにより第２層目配線２
０を形成する。
（ｄ）に示すように、第２の配線層としてＡｌ膜１９を
形成し、パターニングを行うことにより第２層目配線２
０を形成する。
【００２５】本実施の形態の場合も第１の実施の形態と
同様、シリコン酸化膜２５表面の段差２９に伴って第２
の配線層のＡｌ膜１９表面にも段差３０が形成されるた
め、第２の配線層用目合わせマーク１３のパターンが第
２の配線層のＡｌ膜１９表面に浮き上がり、第２層目配
線２０形成時のフォトリソグラフィー作業を支障なく実
施することができる。
同様、シリコン酸化膜２５表面の段差２９に伴って第２
の配線層のＡｌ膜１９表面にも段差３０が形成されるた
め、第２の配線層用目合わせマーク１３のパターンが第
２の配線層のＡｌ膜１９表面に浮き上がり、第２層目配
線２０形成時のフォトリソグラフィー作業を支障なく実
施することができる。
【００２６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば第１の実施の形態において粗密の積層構造のシリコ
ン酸化膜１４を形成したこと、第２の実施の形態におい
てプラズマ酸化膜２８／オゾンＴＥＯＳ酸化膜２７／プ
ラズマ酸化膜２６の積層構造からなるシリコン酸化膜２
５を形成したことはほんの一例にすぎず、エッチングレ
ートの異なる積層構造の絶縁膜を形成できさえすればよ
く、酸化膜に限ることもない。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば第１の実施の形態において粗密の積層構造のシリコ
ン酸化膜１４を形成したこと、第２の実施の形態におい
てプラズマ酸化膜２８／オゾンＴＥＯＳ酸化膜２７／プ
ラズマ酸化膜２６の積層構造からなるシリコン酸化膜２
５を形成したことはほんの一例にすぎず、エッチングレ
ートの異なる積層構造の絶縁膜を形成できさえすればよ
く、酸化膜に限ることもない。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、層間絶縁膜の表面に第
１の配線層のパターンに沿った溝または段差が形成さ
れ、その上に形成する第２の配線層の表面にも同様の溝
または段差が形成されるため、第１の配線層に形成した
第２の配線層用目合わせマークのパターンが第２の配線
層表面に浮き上がり、第２層目配線のフォトリソグラフ
ィー作業を支障なく実施することができる。したがっ
て、従来の製造方法のように、スルーホール形成用のフ
ォトマスクに目合わせマークを形成する必要がないた
め、本方法はチップサイズの縮小化に寄与することがで
きる。
半導体装置の製造方法によれば、層間絶縁膜の表面に第
１の配線層のパターンに沿った溝または段差が形成さ
れ、その上に形成する第２の配線層の表面にも同様の溝
または段差が形成されるため、第１の配線層に形成した
第２の配線層用目合わせマークのパターンが第２の配線
層表面に浮き上がり、第２層目配線のフォトリソグラフ
ィー作業を支障なく実施することができる。したがっ
て、従来の製造方法のように、スルーホール形成用のフ
ォトマスクに目合わせマークを形成する必要がないた
め、本方法はチップサイズの縮小化に寄与することがで
きる。
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を工程を追って示す断面図である。
製造方法を工程を追って示す断面図である。
【図２】同図である。
【図３】同方法に用いるマルチチャンバー方式のＣＶＤ
装置の概念図である。
装置の概念図である。
【図４】同装置によって形成されたシリコン酸化膜の構
造を示す断面図である。
造を示す断面図である。
【図５】シングルチャンバー方式のＣＶＤ装置を使用す
る場合を説明するための図である。
る場合を説明するための図である。
【図６】本発明の第２の実施の形態である半導体装置の
製造方法を工程を追って示す断面図である。
製造方法を工程を追って示す断面図である。
【図７】同図である。
【図８】従来の半導体装置の製造方法を工程を追って示
す断面図である。
す断面図である。
６ シリコン基板（半導体基板） ７ 素子 １１ Ａｌ膜（第１の配線層） １２ 第１層目配線 １３ 目合わせマーク １４，２５ シリコン酸化膜（層間絶縁膜） １５ マルチチャンバー方式のＣＶＤ装置 １８，２１ 溝 １９ Ａｌ膜（第２の配線層） ２０ 第２層目配線 ２６，２８ プラズマ酸化膜 ２７ オゾンＴＥＯＳ酸化膜 ２９，３０ 段差
Claims (3)
- 【請求項１】 素子を形成した半導体基板の上方に複数
の配線層を形成する半導体装置の製造方法において、 前記半導体基板の上方に、上層側の第２の配線層形成時
のフォトリソグラフィー工程で使用する目合わせマーク
を有する第１の配線層を形成する工程と、 該第１の配線層上にウェットエッチングのエッチングレ
ートが異なる複数の膜からなる積層構造の層間絶縁膜を
形成する工程と、 化学的機械的研磨法を用いて前記エッチングレートの異
なる各膜が表面に現れるまで前記層間絶縁膜を研磨して
平坦化する工程と、 平坦化された層間絶縁膜の表面をウェットエッチングす
る工程と、 該層間絶縁膜上に第２の配線層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記層間絶縁膜をマルチチャンバー方式のＣＶＤ装置で
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、 前記化学的機械的研磨の後洗浄として酸洗浄を用いるこ
とにより前記層間絶縁膜表面のウェットエッチングを行
うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335346A JP2743895B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335346A JP2743895B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181075A JPH09181075A (ja) | 1997-07-11 |
| JP2743895B2 true JP2743895B2 (ja) | 1998-04-22 |
Family
ID=18287502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335346A Expired - Fee Related JP2743895B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743895B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4610080B2 (ja) * | 2000-12-25 | 2011-01-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1995
- 1995-12-22 JP JP7335346A patent/JP2743895B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181075A (ja) | 1997-07-11 |
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