KR100306240B1 - 반도체소자의다층배선형성방법 - Google Patents

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Abstract

본 발명은 다층 배선 구조의 반도체 소자를 형성하는 다층 배선 형성 방법에 관한 것으로, 집적회로가 형성된 반도체 기판상에 서로 다른 식각 선택비를 갖는 제 1 절연막(120) 및 제 2 절연막(130)을 순차적으로 적층하고, 금속 배선을 매립할 소정 영역의 절연막에 패턴을 형성하며, 제 2 절연막(130)에 패턴을 형성한후 상기 금속 배선 패턴의 전면에 금속을 적층한 공정과, 금속의 일부 및 제 2 절연막을 CMP에 의해 제거하여 상기 제 1 절연막에 의해 전기적으로 서로 격리된 다수개의 금속층을 형성한다. 이후, 다수개의 금속층 각각에 일대일 대응되게 전기적으로 접속되는 다수개의 상부 전극을 형성한다. 따라서, 본 발명은 오버 폴리싱으로 인한 매몰 현상을 방지할 수 있다.

Description

반도체 소자의 다층 배선 형성 방법{MULTILAYER INTERCONNECTION PROCESSING METHOD IN SEMICONDUCTER}
본 발명은 반도체 소자 제조 공정 기술에 관한 것으로, 특히, 패턴 밀도가 높은 곳에서의 금속 배선, 콘택트 홀(contact hole), 비아 홀(via hole)등을 형성하는 다층 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 고밀도화, 미세화, 및 배선 구조의 다층화에 따라 단차가 증가하게 되고, 사진 공정과 금속 배선 공정에 많은 문제를 유발하게 되었다. 예를 들어, 소정의 금속 패턴은 Al, Cu, W와 같은 금속을 증착한후, RIE(Reactive Ion Etch) 공정을 통해 패턴을 형성하고, 층간 절연막으로 산화막을 금속 배선 사이에 증착하는 공정을 통해 형성되는데, 상술한 공정에서는 금속의 오버-에칭(over etching)이 필요하고, 표면단차가 발생하며, 금속 배선 사이의 작은 공간을 산화막으로 채우기 어렵다. 또한, 층간 산화막을 증착하는 동안 열 응력이 발생하여 배선 신뢰도를 저하시킨다.
이를 극복하기 위해 현재 많은 반도체 소자 생산 업체에서는 다층 배선 형성시, 다마신(Damascene) 공정을 사용하고 있다. 도 1a 및 도 1b에는 이러한 다마신 공정에 의한 다층 배선 형성 공정이 도시된다.
도 1a 및 도 1b를 참조하면, 트랜지스터 소자, 또는 금속 배선막과 같은 집적회로가 형성된 반도체 기판(11) 상에 절연막(12)을 형성한 후, 소정의 에치 과정을 통해 절연막에 배선을 매립할 소정의 패턴을 형성한다. 이후, 티타늄/질화 티타늄(Ti/TiN)(13)을 증착하고, 금속막(14)을 증착하는데(도 1a 참조), 여기에서 금속막(14)은 금속 배선용, 비아 홀용, 또는 콘택트 홀용으로 사용하기 위한 것으로, 주로 알루미늄(Al), 구리(Cu), 텅스턴(W)등이 이용된다.
CMP(Chemical Mechanical Polishing) 공정을 통해, 금속 배선 패턴만을 남긴채, 절연막(12) 위쪽에 있는 금속막(14)을 제거한다. 절연막(12) 위쪽의 잔류 금속막, 즉, 티타늄/질화 티타늄층(13) 및 금속막(14)을 완전히 제거하기 위해서는 절연막(12)이 노출된 후에도 얼마간 연마를 계속하는 오버 폴리싱(over polishing)이 필요하다.
그런데, 금속막 CMP를 수행하기 위한 연마액은 그 특성상 금속막(14)은 잘 연마하지만 절연막(12)은 잘연마하지 못한다. 따라서, 오버 폴리싱을 하게되면, 도 1b에 도시된 바와 같이, 금속 배선의 패턴 밀도가 높은 곳에서는, 절연막의 표면적에 비해 금속이 차지하는 표면적율이 상대적으로 높기 때문에 연마속도가 빠르고(도 1b의 우측), 절연막의 표면적에 비해 금속이 차지하는 표면적율이 상대적으로 낮은 도 1b의 좌측은 연마 속도가 느리다. 그 결과로, 금속 배선의 패턴 밀도가 높은 곳에서 매몰 현상이 발생하게 되고, 이는 반도체 소자의 평탄도 및 균일도의 저하를 초래하며, 금속 배선 패턴 밀도에 따른 금속 배선의 두께가 달라져서 금속 배선의 신뢰도를 저하시키는 요인으로 작용하였다.
따라서, 최근에 개발된 방법(February 13-14, 1997 CMP-MIC Conference 1997 ISMIC200P/97/0415 참조)으로는 두 단계의 연마를 통해 매몰 현상을 방지하고 있다. 우선, 금속 연마용 연마액, 예를 들어, Al2O3을 주성분으로 한 연마액을 이용하여 시드(seed)층으로 사용되는 티타늄층(13)까지 연마한다. 이후 오버 폴리싱을 할 때에는 절연막 연마용 연마액, 예를 들어, SiO2을 주성분으로 한 연마액을 이용하여 연마함으로서, 매몰 현상을 방지하고 있다. 그러나, 이러한 공정은 매몰 현상을 줄일 수는 있지만 상술한 바와 같이, 두 번의 공정을 거쳐야하기 때문에 공정 복잡성이 증가하고, 공정 마진(margin)이 줄어드는 또 다른 문제점을 가지고 있으며, 더불어 생산성이 떨어지고, 공정 비용 상승을 유발한다.
따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 단순한 공정을 통하여 오버 폴리싱으로 인한 매몰 현상을 방지할 수 있는 다층 배선 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 다층 배선 구조의 반도체 소자를 형성하는 다층 배선 형성 방법에 있어서: 집적회로가 형성된 반도체 기판상에 서로 다른 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 순차적으로 적층하는 제 1 단계; 상기 제 2 절연막 및 제 1 절연막의 일부를 순차적으로 패터닝하여 금속 배선을 매립할 소정 영역에 패턴을 형성하는 제 2 단계; 상기 패턴을 형성한후 전면에 금속을 적층하는 제 3 단계; 상기 금속의 일부 및 제 2 절연막을 제거하여, 상기 제 1 절연막에 의해 전기적으로 서로 격리된 다수개의 금속층을 형성하는 제 4 단계; 상기 다수개의 금속층 각각에 일대일 대응되게 전기적으로 접속되는 다수개의 상부 전극을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
도 1a 및 도 1b는 종래 기술의 다층 배선 형성 방법을 나타낸 공정 순서도,
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 다층 배선 형성 방법을 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
110 : 반도체 기판 120: 제 1 절연막
130 : 제 2 절연막 140 : 장벽 금속막
150 : 금속막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 다층 배선 형성 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 2c를 참조하면, 트랜지스터 소자, 또는 금속 배선막과 같은 집적회로가 형성된 반도체 기판(110)상에 제 1 절연막(120)을 증착한다. 이때, 제 1 절연막(120)으로는 금속막 CMP공정시 폴리싱(polishing)이 되지 않는 것을 특징으로 하는 플라즈마 CVD 절연막 등을 이용한다. 이후, 본 발명의 가장 큰 특징이라 할수 있는 제 1 절연막(120)위에 제 2 절연막(130)을 얇게, 바람직하기로는 200Å 내지 2000Å 두께로 증착한다(도 2a 참조). 여기에서, 제 2 절연막(130)은 금속막 CMP공정시 폴리싱이 잘되는 물질, 예를들어, BPSG, PSG,BSG, SiO2, SOG(Spin On Glass)류의 물질로 형성함이 바람직하다(도 2a).
소정의 에치 공정을 통해 금속 배선 패턴을 형성한 후, 장벽 금속막(140)과 금속막(150)을 순차적으로 적층하는데(도 2b 참조), 장벽 금속막(140)은 티타늄/질화 티타늄(Ti/TiN)이나, WN으로 형성한다. 또한 금속막(150)은 금속 배선용, 비아 홀용, 또는 컨택홀용으로 사용하기 위한 것으로, 식각 선택비가 제 1 절연막(120)보다 높고, 제 2 절연막(130)과 같거나 낮은 물질, 예를 들어, 알루미늄(Al), 구리(Cu), 텅스턴(W) 등으로 형성함이 바람직하다. 즉, 제 1 절연막(120)은 금속막(150)보다 식각 선택비가 낮은 물질로 구성하고, 제 2 절연막(130)은 식각 선택비가 금속막(150)과 같거나 낮은 물질로 구성한다.
CMP(Chemical Mechanical Polishing) 공정을 통해, 상측의 금속막(150), 장벽 금속막(140), 제 2 절연막(130)을 순차적으로 제거한 후, 제 1 절연막(120)이 표면에 드러나게 되면 연마를 즉시 멈춘다(도 2c 참조). 여기에서, 제 1 절연막(120)이 표면에 드러나는지를 확인하기 위해서 EPD(End Point Detection) 시스템을 적용함이 바람직하며, EPD시스템으로는 광학 EPD, 모터 전류 EPD시스템을 적용한다.
따라서, 금속막 CMP공정에 있어서, 제2절연막(130)으로 사용된 물질이 제 1 절연막(120)보다 연마가 빠르게 진행되는 반면, 제 1 절연막(120)의 연마는 비교적 느리게 진행되어, 제 1 절연막(120)에 대한 오버 폴리싱을 방지하게 된다. 또한 제2절연막(130)으로 사용된 물질이 제 1 절연막(120)의 물질 특성과는 다른 물질일 경우, 제 2 절연막(120)에 비해 제 2 절연막(130)에 높은 식각 선택비, 예를 들어, 5:1의 식각 선택비를 갖는 연마액을 이용하여 CMP 공정을 수행함으로서, 제 1 절연막(120)에 대한 오버 폴리싱을 방지하게 된다.
즉, 상부의 금속막(150)과 장벽 금속막(140)이 연마되고 나면, 제 2 절연막(130)이 드러나는데, 이때, 제 2 절연막(130)이 금속막(150) 및 제 1 절연막(120)보다 훨씬 연마가 잘되므로, 금속 배선의 패턴 밀도가 낮은 곳에서의 제 2 절연막(130)이 금속 배선의 패턴 밀도가 높은 곳에서의 제 2 절연막(130)보다 빠르게 연마된다 할지라도, 금속 배선 패턴 밀도가 높은 곳에 위치한 금속막(150) 및 제 1 절연막(120)이 금속 배선의 패턴 밀도가 낮은 곳에서의 제 2 절연막(130)보다 훨씬 느리게 연마되므로, 오버 폴리싱을 방지할 수 있는 것이다.
또한, 제 1 절연막(120)의 표면이 드러나지 않고, 제 2 절연막(130)의 잔류물이 남은 상태에서 연마를 중단할지라도, 소자간 단락을 유발하지 않게 된다.
이와 같이하여 제 1 절연막(120)에 의해 전기적으로 서로 격리된 다수개의 금속층이 형성되면, 각 금속층에 전기적으로 접속되는 다수개의 상부 전극을 일대일 대응되게 형성하여 다층 배선 구조의 반도체 소자를 제조한다.
이와 같이, 본 발명은 층간 절연막과 티타늄/질화 티타늄막 사이에, 층간 절연막보다 연마비가 높은 절연층을 형성하여 CMP를 수행함으로서, 티타늄/질화 티타늄막은 완전히 제거되는 반면, 오버 폴리싱을 하지 않아도 되기 때문에 매몰 현상을 방지할 수 있게 된다.

Claims (6)

  1. 반도체 소자의 다층 배선 형성 방법에 있어서:
    집적회로가 형성된 반도체 기판상에 서로 다른 식각 선택비를 갖는 제 1 절연막(120) 및 제 2 절연막(130)을 순차적으로 적층하는 제 1 단계;
    상기 제 2 절연막(130)막 및 제 1 절연막(120)의 일부를 순차적으로 패터닝하는 제 2 단계;
    상기 제 2 절연막(130) 및 상기 패턴된 영역 전면에 제 1 금속막을 적층하는 제 3 단계;
    상기 제 1 금속막의 일부 및 제 2 절연막을 제거하여, 상기 제 1 절연막에 의해 전기적으로 서로 격리된 다수개의 제 2 금속막을 형성하는 제 4 단계;
    상기 다수개의 제 2 금속막 각각에 일대일 대응되게 전기적으로 접속되는 다수개의 상부 전극을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 절연막을 200Å 내지 2000Å의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연막은 금속막 CMP공정시 폴리싱 비중이 상기 제 1 절연막 보다 높고, 상기 제 2 금속막 보다 높거나 같은 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 도핑되지 않은 산화물, BPSG, BSG, PSG중 어느 하나의 물질로 형성하고, 상기 제 2 절연막은 SOG류의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 금속막은 티타늄/질화 티타늄(Ti/TiN), WN중 어느 하나의 물질로 형성하고, 상기 제 2 금속막은 알루미늄(Al), 구리(Cu), 텅스턴(W)중 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 4 단계의 상기 금속의 일부 및 상기 제 2 절연막은 소정의 연마액을 이용한 CMP 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
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