JP4610080B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタやＬＳＩを形成するのに必要な絶縁膜材料をプラズマＣＶＤ（化学気相成長）法により作製する方法に関する。本発明の好適な利用分野として、画素部と駆動回路を同一の基板に設けたアクティブマトリクス型の半導体装置があり、具体的には、エレクトロルミネッセンス（Electro Luminescence）が得られる発光素子を基板上に作り込んで形成された装置（以下、発光装置という）や液晶表示装置等があり、また、これらを表示部に搭載した電気器具がある。
【０００２】
尚、本明細書において半導体装置とは半導体特性を利用することで機能しうる装置全般を指す。
【０００３】
【従来の技術】
近年、ガラスや石英等の絶縁表面上に半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴと記す）を形成し、このＴＦＴを有する半導体装置、例えばＴＦＴを画素の駆動に用いる液晶表示装置や発光装置等が開発されている。
【０００４】
なお、ＴＦＴ及び半導体装置の作製において、ゲート絶縁膜や多層配線における配線同士を絶縁する層間絶縁膜といった膜を形成するために酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜といった珪素を有する絶縁膜が用いられる。なお、これらの材料が用いられる理由は、活性層を形成する非晶質シリコン膜または結晶質シリコン膜との良好な界面を形成する場合において、シリコンを主成分の一つとする絶縁膜で形成することが適していると理解されているためである。
【０００５】
また、これらの膜の形成においては、通常プラズマＣＶＤ法や減圧ＣＶＤ法が用いられている。なお、プラズマＣＶＤ法は原料ガスをグロー放電分解し、プラズマ化することによりラジカル（ここでは化学的活性種を意味する）を形成し、基板上に堆積させて膜を形成するという技術であり、通常４００℃以下の低温における成膜を可能としている。
【０００６】
また、プラズマＣＶＤ法においては、直流グロー放電プラズマや低周波放電プラズマが知られているが、現在では、ＭＨｚ程度の高い周波数の電圧を印加する高周波（典型的には１３．５６ＭＨｚ）放電プラズマが主流となっている。
【０００７】
具体的にゲート絶縁膜は、ＴＦＴのゲート電極と活性層の間を電気的に絶縁するために形成されるものであり、ＭＯＳ構造において重要な役割を果たし、電気的特性や信頼性、安定性に大きく影響する。
【０００８】
また、ＬＳＩの分野に於いては、熱酸化法により形成された熱酸化膜が多く用いられており、デバイス寸法の縮小化に伴い４ｎｍ程度まで薄膜化が進んでいる。
【０００９】
その他にも保護膜としての機能を有するパッシベーション膜や層間絶縁膜といった膜の形成に酸化珪素や窒化珪素といった珪素を含む絶縁膜が用いられている。
【００１０】
【発明が解決しようとする課題】
上述したような絶縁膜を形成する上で、特に膜厚の薄い膜の形成においては、膜厚を制御する上で成膜速度の低速化が重要となる。なお、成膜速度に関しては、成膜された膜の膜質特性と密接な関係を有していることが知られている。
【００１１】
一般的な特徴としては、成膜速度の速いものは、形成される膜が不完全性を有する傾向がある。これは、成膜に関与するラジカルや分子などが熱力学的により安定な配列を見いだす時間が関係していると考えられている。なお、不完全性を有する膜は、多くの場合において膜中の密度が低く、素子の特性に悪影響を与えることが知られている。
【００１２】
以上のことから、絶縁膜の薄膜化及び膜質特性向上のためには、成膜速度の低速化が要求される。しかしながら、プラズマＣＶＤ法により絶縁膜を形成する際には、その成膜速度が速いために膜厚の制御が難しいという問題がある。
【００１３】
ここで、図１０、１３にプラズマＣＶＤ法により絶縁膜を形成した際の結果を示す。図１０は、絶縁膜の成膜速度を示すものであり、成膜時における高周波電力（ＲＦ電力）と成膜速度との関係を示しており、また評価に用いた膜の成膜条件は、表１に示すとおりである。なお、ここでは、高周波電力（ＲＦ電力）をプラズマＣＶＤ装置のカソードに連続的に印加することによりプラズマを発生させた。
【００１４】
【表１】
【００１５】
図１０に示すようにＲＦ電力の低下に伴い、成膜速度は低下する。つまり、成膜速度の低速化の方法としては、ＲＦ電力を抑えることで対処することができるものと思われる。しかし、成膜速度と共に膜質特性の評価に利用されるエッチング速度については、図１１に示すように成膜速度とは反対に、ＲＦ電力の低下に対して速度が増加する傾向が見られた。
【００１６】
なお、エッチング速度は、その膜の緻密性を示し、小さければ小さいほど良質な膜であるということができることから、膜質特性が低下していることを意味する。つまり、ＲＦ電力を低下させることにより見かけ上の成膜速度の低速化を図っても、実際に材料ガスが充分に反応していないため膜質特性低下の問題が生じることを示している。
【００１７】
そこで、本発明はこのように単に成膜速度を低下させてもその他の膜質特性が低下してしまうという問題点を解決する手段を提供することを目的とし、膜厚が薄い場合においても膜厚の制御を可能にすると共に膜質特性の低下を招くことなく絶縁膜を形成し、さらにこれを用いた半導体装置の作製方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、プラズマＣＶＤ法による絶縁膜の形成において、プラズマを発生させるための高周波電力を周期的なパルス発振で供給することにより断続的にプラズマを発生させ、成膜速度を制御すると共に膜質特性の向上を図る。
【００１９】
本発明におけるプラズマＣＶＤ装置は、平行平板型のＣＶＤ装置であり、カソードに印加する高周波電圧を連続的ではなくパルス状に（間欠的に）制御するパルス発振を用いて絶縁膜を形成する。
【００２０】
通常、プラズマＣＶＤ法を用いて成膜を行う場合において、材料となるガス（材料ガス）をプラズマが発生する空間中で分解すると様々なラジカルやイオンが生成される。プラズマの発生が定常的に持続する場合には、その存在比率は一定の割合を保っている。
【００２１】
しかし、パルス発振のように高周波電力の供給がオフになり、プラズマが発生しない時間が存在する場合には、ラジカルが供給されない。このように堆積表面にラジカルが供給されない期間を設けることで、それまでに供給されたラジカルが堆積表面で分子間の結合をより強固にするための時間を得ることができる。その結果、より安定した分子間結合を有する（堆積）膜を形成することができるので、膜特性を向上させることができ、良質な絶縁膜を形成することができる。
【００２２】
つまり、膜質特性向上のためには、パルス発振において、高周波電力が印加される時間（オン時間）を調節することが必要となる。なお、本明細書中において、パルス発振周波数の１周期に高周波電力が印加される時間（オン時間）の割合をデューティー比とし、このデューティー比を調整することにより、絶縁膜の堆積過程におけるラジカルが堆積する際に形成する分子間の結合をより強固なものにすることができる。なお、本明細書中では、パルス発振によりカソードに印加される高周波電力を制御して、ＣＶＤ法により成膜を行うことをパルスプラズマＣＶＤ法と呼ぶことにする。
【００２３】
【発明の実施の形態】
本発明の実施の形態について、以下に説明する。図１は、本発明を実施する上で、高周波電力の印加の様子とそれに伴い発生するラジカルの関係を示すものである。
【００２４】
図１（Ａ）には、高周波電力がカソードに連続的に印加される連続発振の様子を示している。高周波電力がカソードに印加されているところをＯＮで示しており、印加されていないところをＯＦＦで示している。なお、これらを本明細書中では、それぞれＯＮ時間、ＯＦＦ時間と呼ぶ。また、ＯＮ時間では、常に高周波電力が印加されており、常にプラズマが発生している。
【００２５】
次に図１（Ｂ）には、高周波電力がカソードに断続的に印加される、すなわちパルス発振の様子を示している。図１（Ａ）と同様に高周波電力がカソードに印加されているところをＯＮで示しており、印加されていないところをＯＦＦで示している。なお、パルス発振では、ＯＮ時間とＯＦＦ時間が交互になっており、これに伴いプラズマの発生も断続的に行われている。
【００２６】
すなわち、高周波電力がカソードに印加されると様々なラジカルが発生し、成膜表面に堆積される。しかし、高周波電力の印加が遮断される（オフ時間になる）とラジカルが発生しなくなる。そして、この時、それまで堆積されたラジカルが分子間の結合をより強固なものにする。
【００２７】
つまり、連続発振を用いたプラズマＣＶＤ法による成膜の場合には、このように堆積されたラジカルが安定な分子間結合を形成するために必要な時間をとることができないために良質な膜を形成することは困難である。しかし、高周波電力を印加する時間（本発明に於いてはデューティー比）を適切に選ぶことにより成膜に用いるラジカルの分子間結合をより安定なものにすることができる。
【００２８】
なお、本発明の絶縁膜の形成においては、シラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ＴＥＯＳ(tetraethylorthosilicate)といった珪素を含むシラン系の材料の他、ＮＯ、ＮＯ2、Ｎ2Ｏといった酸化窒素等の材料ガスやＯ2、Ｎ2、ＮＨ3が用いられる。
【００２９】
そこで、パルス発振によるプラズマＣＶＤ法を用いて、絶縁膜を形成した場合、成膜時のデューティー比に伴う成膜速度、エッチング速度及び膜厚の均一性について測定した結果を図２〜４に示す。なお、ここでの絶縁膜の成膜条件は、表２に示すとおりである。
【００３０】
【表２】
【００３１】
なお、ＲＦ発振周波数とは、高周波電源から送られる高周波電力の周波数のことをいい、パルス周波数とは、ＲＦ発振周波数をパルスに変調したときの周波数のことをいう。
【００３２】
図２〜４によれば、デューティー比が２０〜７０％の範囲にあるとき成膜速度が、４０〜２００ｎｍ／ｍｉｎ、エッチング速度が、３００〜３５０ｎｍ／ｍｉｎ、また膜厚の均一性が±１％となる膜を得ることができる。つまり、デューティー比が、この２０〜７０％の範囲外になるとパルス放電により得られる効果は低下してしまう。特に７０％以上になるとラジカルの選択性が悪くなり、エッチング速度は変調しない連続発振（デューティー比：１００％）と同程度になる。
【００３３】
なお、膜厚の均一性については、図１２に連続発振の際の結果を示し、図４にパルス発振の場合における結果を示している。両者を比較すると、パルス発振で成膜した場合に均一性が悪くなることはなく、連続発振の場合との差が無いことが示される。
【００３４】
また、連続発振の場合とパルス発振の場合について、成膜した膜の応力についても測定を行ったが、連続発振で成膜した膜の応力が、−１．２１ｅ9であるのに対して、デューティー比が２０〜７０％の時の応力は−１．３ｅ9〜−１．１ｅ9dyne/cm2の範囲にあり、いずれの場合も応力に影響はなかった。
【００３５】
なお、本発明は、上記方法により形成された絶縁膜について図２〜４に示すようにデューティー比と成膜速度、エッチング速度及び膜厚の均一性について一定の関係が見いだされたことによるものである。
【００３６】
なお、本発明におけるプラズマＣＶＤ装置は、平行平板型のＣＶＤ装置であり、カソードに印加する高周波電圧を連続的ではなくパルス状に（間欠的に）印加するパルス発振を用いて絶縁膜を形成する。なお、パルス発振は、ＲＦ発振周波数が１〜１２０ＭＨｚ、好ましくは１０〜６０ＭＨｚの高周波電力を、１〜１０ｋＨｚのパルス周波数に変調し、デューティー比が２０〜７０％の範囲になるように制御してカソードに供給することにより形成する。
【００３７】
なお、上記で説明したパルス発振プラズマＣＶＤ法により絶縁膜を形成する際、その成膜圧力は６０〜３３０Ｐａが好ましく、基板電極間の距離（ｄ）は、１０〜５０ｍｍとするのが良い。
【００３８】
なお、本発明により形成される絶縁膜には、酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、酸化窒化水素化珪素（ＳｉＯＮＨ）といった絶縁膜が含まれるが、これらの絶縁膜を形成する材料としては、ＳｉＨ4、Ｓｉ2Ｈ6、ＴＥＯＳ(テトラエトキシオルトシリケート)といった珪素を含むシラン系の材料や、ＮＯ2、Ｎ2Ｏ、ＮＨ3といった窒素、酸素及び水素を含む化合物等が用いられる。
【００３９】
また、絶縁膜をパルス発振プラズマＣＶＤ法により成膜した後、水素雰囲気中または窒素やアルゴンなどの不活性ガス雰囲気中で加熱（アニール）することにより、優れた絶縁膜を得ることができる。
【００４０】
【実施例】
〔実施例１〕
本実施例では、本発明を利用して絶縁膜を作製する方法について説明する。
【００４１】
図５は枚葉式のプラズマＣＶＤ装置の一例であり、搬送室３０１には、基板３０３を搬送するための搬送機構３０２が設けられている。また、搬送室３０１は減圧雰囲気になっており、ロードロック室（３０５、３０７）、前処理室３０９、成膜室３１０、後処理室３１１とは、ゲート（３０４ａ〜３０４ｅ）を介して連結されている。
【００４２】
各処理室への基板の受け渡しは、ゲートを開けた際に搬送機構３０２によって行われる。また、搬送室３０１を減圧するには、ドライポンプ、メカニカルブースターポンプ、ターボ分子ポンプ（磁気浮上型）もしくはクライオポンプなどの排気ポンプを用いることが可能であるが、より高純度に高真空状態を得るためには磁気浮上型のターボ分子ポンプが好ましい。
【００４３】
また、ロードロック室（３０５、３０７）において、基板のロード、アンロードが行われる。また、基板は、ロードロック室（３０５、３０７）に備えられているカセット（３０６、３０８）から未処理の基板が取り出され、処理後の基板が再び収納される。
【００４４】
まず、搬送機構３０２によりカセット（３０６、３０８）から基板３０３が取り出され、成膜室３１０または前処理室３０９に搬送される。前処理室３０９では主に基板の予備加熱等を行う。次に成膜室３１０では、プラズマＣＶＤ法により窒化珪素膜や酸化珪素膜などの絶縁膜の形成を行い、後処理室３１１では、成膜した絶縁膜を水素または窒素等の不活性ガス雰囲気下で加熱処理を行う。
【００４５】
次に図６において、図５に示したプラズマＣＶＤ法により成膜を行う成膜室３１０の構成を詳細に説明する。成膜室４０１は、高周波電源４０５が接続する陰極（カソード）４０２、陽極（アノード）４０３が設けられた平行平板型である。陰極４０２はシャワー板となっていて、ガス供給手段４０６からの反応ガスは、このシャワー板を通して成膜室４０１中に供給される。陽極４０３にはシーズヒーターなどによる加熱手段が設けられ、基板４１５が設置されている。ガス供給系の詳細は割愛するが、Ｎ2、ＳｉＨ4、Ｎ2Ｏなどが充填されたシリンダー４１４、ガスの流量を制御するマスフローコントローラー４１２、ストップバルブ４１３などから構成されている。
【００４６】
排気手段４０７は、ゲートバルブ４０８、自動圧力制御弁４０９、ターボ分子ポンプ（または複合分子ポンプ）４１０、ドライポンプ４１１から成っている。なお、ターボ分子ポンプ（または複合分子ポンプ）４１０、ドライポンプ４１１は潤滑油を使用しないもので、油の拡散による成膜室内の汚染を完全に無くしている。
【００４７】
排気速度は、成膜室の容積１３Ｌの成膜室に対し、一段目に排気速度３００Ｌ／秒のターボ分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、成膜室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００４８】
成膜室４０１を減圧した後で、基板４１５を成膜室４０１に搬入し、加熱して基板温度を約４００℃にする。なお、成膜室４０１に搬入する前に、前処理室で基板を予め加熱しておいてもよい。
【００４９】
さらに、絶縁膜を成膜する前にプラズマクリーニング処理を行うと効果的である。また、プラズマクリーニング処理は、水素を２００ｓｃｃｍ導入し、圧力２０Ｐａ、高周波電力密度０．２Ｗ／ｃｍ2でプラズマを生成して２分間処理する。或いは、Ｈ2を１００ｓｃｃｍと酸素を１００ｓｃｃｍ導入して、圧力４０Ｐａで同様にプラズマ処理しても良い。また、Ｎ2Ｏと水素を導入して圧力１０〜７０Ｐａ、高周波電力密度０．１〜０．５Ｗ／ｃｍ2で数分間処理してもよい。基板温度は３００〜４５０℃、好ましくは４００℃とする。この段階で、基板４１５の表面をプラズマクリーニング処理することで、成膜表面に存在する汚染物質を取り除くことができる。
【００５０】
つぎに、成膜室４０１にＳｉＨ4とＮ2Ｏを導入した。なお、本実施例においては、ＳｉＨ4を２７ｓｃｃｍ、Ｎ2Ｏを９００ｓｃｃｍ導入した。そして、高周波電源４０５により平行平板型の電極のうちカソード４０２に高周波電力を印加して、電極間にプラズマを発生させた。なお、この時の高周波電力（ＲＦ電力）は、５０Ｗであり、ＲＦ発振周波数は、１３．５６ＭＨｚである。
【００５１】
また、高周波電源４０５は、高周波パルス変調が可能な高周波信号発生器及び高周波信号増幅器を有するパルス変調器４１６と接続されている。そして、パルス変調器４１６により変調された周波数（パルス周波数）で陽極に高周波電力が印加される。
【００５２】
なお、本実施例では、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、さらにデューティー比を３０％として高周波電力をパルス発振として陰極に供給して、パルスプラズマＣＶＤ法による成膜を行う。このとき、成膜室４０１内の圧力を１６０Ｐａ、電極基板間距離を２０ｍｍとした。なお、基板の温度は、３２５℃に保たれている。
【００５３】
また、本実施例における成膜時間は、１分４７秒間成膜であった。デューティー比が３０％であることから、この時のオン時間は３２ｓｅｃである。
【００５４】
以上により、成膜室４０５において絶縁膜の形成が行われる。なお、デューティー比３０％で成膜を行うと、成膜速度８０ｎｍ／ｍｉｎ、エッチング速度３００ｎｍ／ｍｉｎ、膜厚の均一性±１％という良質の膜が得られた。
【００５５】
また、図８は、プラズマＣＶＤ装置のカソードに印加される１３．５６ＭＨｚの高周波電力の波形をオシロスコープで観測した写真である。図８（Ａ）は、デューティー比２０％でパルス発振を行った場合であり、図８（Ｂ）は、デューティー比５０％でパルス発振を行った場合の写真である。このように、本発明では高周波電力が印加されるオン時間と、印加されないオフ時間が交互に繰り返される状況の下で絶縁膜の形成を行っている。このような電力の供給によりパルスプラズマＣＶＤ法が行われている。
【００５６】
なお、ＴＦＴの形成に用いる絶縁膜として、本発明を用いて形成される絶縁膜を用いればよく、それ以外は、公知の技術を用いてＴＦＴを形成すればよい。
【００５７】
〔実施例２〕
本実施例では、本発明を用いたＴＦＴ構造の例を図７により説明する。図７（Ａ）はトップゲート型のＴＦＴである。７０１は基板であり、７０２は下地となる絶縁膜（以下、下地膜という）である。基板７０１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００５８】
また、下地膜７０２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。なお、ここで形成する下地膜７０２は、基板７０１からの不純物の拡散を防ぐ目的で形成されるものなので、より薄い膜が好ましい。そのため薄膜化の際の膜厚制御が可能である本発明の珪素（シリコン）を含む絶縁膜を用いることは非常に有効である。なお、この絶縁膜の作製方法については、実施例１を参照すればよい。
【００５９】
７０３はトップゲート型のＴＦＴであり、ｐチャネル型ＴＦＴである。なお、図７（Ａ）には、ｐチャネル型のＴＦＴを示すが、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできる。
【００６０】
ＴＦＴ７０３は、ソース領域７０４、ドレイン領域７０５、低濃度不純物領域７０６及びチャネル形成領域７０７を含む活性層と、ゲート絶縁膜７０８と、ゲート電極７０９を有している。
【００６１】
ゲート絶縁膜７０８は、珪素を含む絶縁膜で形成される。なお、本実施例に於いて形成されるゲート絶縁膜７０８の膜厚は、５０〜２００ｎｍであるため、本発明のパルスプラズマＣＶＤ法により絶縁膜を形成した。なお、この時の成膜条件は、ＳｉＨ4の流量を４ｓｃｃｍ、Ｎ2Ｏの流量を５００ｓｃｃｍにし、基板温度を４００℃、成膜圧力を４０Ｐａ、基板電極間距離を２０ｍｍとし、１３．５６ＭＨｚのＲＦ発振周波数を１ｋＨｚのパルス周波数に変調して陰極に印加した。
【００６２】
また、ゲート電極７０９の後に形成される層間絶縁膜がアクリルやポリイミドといった有機樹脂で形成される場合には、酸化珪素や窒化珪素といった無機材料により形成された第１層間絶縁膜７１０と有機樹脂により形成された第２層間絶縁膜７１１との積層構造を形成させるのが望ましい。
【００６３】
例えば、はじめに第１層間絶縁膜７１０として酸化珪素や窒化珪素といった無機材料の絶縁膜を３０〜２００ｎｍの膜厚で形成した後、有機材料からなる絶縁膜を１〜２μｍの膜厚に形成するというような積層構造の層間絶縁膜を形成する場合に、無機材料の絶縁膜を本発明の絶縁膜で形成することは有効である。
【００６４】
この場合には、ＳｉＨ4の流量を２７ｓｃｃｍ、Ｎ2Ｏの流量を９００ｓｃｃｍにし、基板温度を３６０℃、成膜圧力を１６０Ｐａ、基板電極間距離を２０ｍｍとし、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調して陰極に印加する。また、この時のデューティー比は２０〜７０％であるが、好ましくは３０〜５０％とするのが良い。
【００６５】
第２層間絶縁膜７１１形成後は、ソース７０４及びドレイン７０５と電気的に接続されるソース配線７１２並びにドレイン配線７１３がそれぞれ形成される。
【００６６】
なお、本実施例に於いてゲート電極７０９はシングルゲート構造となっているが、ダブルゲート構造であっても良い。
【００６７】
次に、図７（Ｂ）はボトムゲート型のＴＦＴである。７２１は基板である。基板７２１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００６８】
なお、基板７２１上に形成された７２３はボトムゲート型のＴＦＴであり、ｐチャネル型ＴＦＴである。なお、図７（Ｂ）には、ｐチャネル型のＴＦＴを示すが、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできる。
【００６９】
ＴＦＴ７２３は、ゲート電極７２４とゲート絶縁膜７２５と、ソース領域７２６、ドレイン領域７２７、低濃度不純物領域７２８及びチャネル形成領域７２９を含む活性層と、チャネル保護膜７３０を有している。
【００７０】
ゲート絶縁膜７２５は、珪素を含む絶縁膜で形成される。なお、本実施例に於いて形成されるゲート絶縁膜７２５の膜厚は、５０〜２００ｎｍであるため、トップゲートの場合と同様に本発明の絶縁膜を用いることが有効である。また、チャネル形成領域７２９の上に形成されるチャネル保護膜７３０、層間絶縁膜の一部の形成にも本発明の絶縁膜を用いることは可能である。
【００７１】
層間絶縁膜７３２形成後は、ソース７２６及びドレイン７２７と電気的に接続されるソース配線７３３並びにドレイン配線７３４がそれぞれ形成される。
【００７２】
なお、本実施例の構成は、実施例１の構成と自由に組み合わせて用いることができる。
【００７３】
〔実施例３〕
本発明の半導体装置の１つである液晶表示装置の作製方法の一例について、図１３〜図１６を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられるソース信号線駆動回路及びゲート信号線駆動回路のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。
【００７４】
図１３（Ａ）において、基板５０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板５０１のＴＦＴを形成する表面に、基板５０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０２を形成する。例えば、デューティー比２０〜７０％（好ましくは、３０〜５０％）のパルスプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５０２ａを２０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層して形成する。ここでは下地膜５０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００７５】
酸化窒化シリコン膜５０２ａは平行平板型のパルスプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜５０２ａは、ＳｉＨ4を１０ｓｃｃｍ、ＮＨ3を１００ｓｃｃｍ、Ｎ2Ｏを２０ｓｃｃｍとして成膜室に導入し、基板温度３２５℃、成膜圧力１６０Ｐａ、ＲＦ電力５０Ｗ、ＲＦ発振周波数６０ＭＨｚとした。なお、ここでは、６０ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）として成膜した。
【００７６】
一方、酸化窒化水素化シリコン膜５０２ｂは、ＳｉＨ4を５ｓｃｃｍ、Ｎ2Ｏを１２０ｓｃｃｍ、Ｈ2を１２５ｓｃｃｍとして成膜室に導入し、基板温度４００℃、成膜圧力２０Ｐａ、ＲＦ電力５０Ｗ、ＲＦ発振周波数６０ＭＨｚの条件下で形成した。なお、ここでも同様に１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）として成膜した。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することができる。
【００７７】
このようにして作製した酸化窒化シリコン膜５０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００７８】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する非晶質半導体層５０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質半導体層５０３ａとして非晶質シリコン膜を形成する場合には、下地膜５０２と非晶質半導体層５０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜５０２ａと酸化窒化水素化シリコン膜５０２ｂをパルスプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜５０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００７９】
そして、結晶化の工程を行い非晶質半導体層５０３ａから結晶質半導体層５０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層５０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００８０】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００８１】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発振型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１３（Ｂ）に示すように結晶質半導体層５０３ｂを得ることができる。
【００８２】
そして、結晶質半導体層５０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１３（Ｃ）に示すように島状半導体層５０４〜５０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００８３】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００８４】
ゲート絶縁膜５０９は、プラズマＣＶＤ法またはスパッタ法を用いて成膜することが可能であるが、本実施例では、パルスプラズマＣＶＤ法を用いて、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。この時、高周波電力をパルス発振で供給するためには、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）にしてパルスプラズマＣＶＤ法を行う。なお、この時ＳｉＨ4とＮ2Ｏを材料ガスとして用い、反応圧力４０Pa、基板温度４００℃、基板電極間距離を２０ｍｍとし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。
【００８５】
なお、上記の条件で成膜した膜は、デューティー比が２０〜７０％のとき、成膜速度が２５〜３８ｎｍ／ｍｉｎであり、エッチング速度は９０〜１１５ｎｍ／ｍｉｎであった。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８６】
例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。（図１３（Ｃ））
【００８７】
そして、図１３（Ｄ）に示すように、第１の形状のゲート絶縁膜５０９上にゲート電極を形成するための耐熱性導電層５１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層５１１は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００８８】
一方、耐熱性導電層５１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層５１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層５１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜５０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層５１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００８９】
次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストによるマスク５１２〜５１７を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【００９０】
第１のエッチング処理により第１のテーパー形状を有する導電層５１８〜５２３が形成される。導電層５１８〜５２３のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜５０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ第１のテーパー形状を有する導電層５１８〜５２３の端部近傍にテーパー形状が形成された第２の形状のゲート絶縁膜５８０が形成される。
【００９１】
そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク５１２〜５１７をそのまま残し、第１のテーパー形状を有する導電層５１８〜５２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部と第２の形状のゲート絶縁膜５８０とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域５２４〜５２８には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第２の不純物領域（Ａ）５２９〜５３３には同領域内で必ずしも均一ではないが１×１０17〜１×１０20atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。（図１４（Ａ））
【００９２】
この工程において、第２の不純物領域（Ａ）５２９〜５３３において、少なくとも第１の形状の導電層５１８〜５２３と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第２の不純物領域（Ａ）５２９〜５３３へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層５１８〜５２３に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００９３】
次に、図１４（Ｂ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２W/cm2(13.56MHz)、バイアス電力４５mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層５４０〜５４５が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク５１２〜５１７はエッチングされて端部が削れ、マスク５３４〜５３９となる。また、第２の形状のゲート絶縁膜５８０の表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜５７０が形成される。
【００９４】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、第２の形状を有する導電層５４０〜５４５と重なる領域の不純物濃度を１×１０16〜１×１０18atoms/cm3となるようにする。このようにして、第２の不純物領域（Ｂ）５４６〜５５０を形成する。
【００９５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層５０４、５０６に一導電型とは逆の導電型の不純物領域５５６、５５７を形成する。この場合も第２の形状の導電層５４０、５４２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５０５、５０７、５０８は、第３のフォトマスク（ＰＭ３）を用いてレジストのマスク５５１〜５５３を形成し全面を被覆しておく。ここで形成される不純物領域５５６、５５７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域５５６、５５７のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【００９６】
しかしながら、この不純物領域５５６、５５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域５５６ａ、５５７ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）５５６ｂ、５５７ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域５５６ｂ、５５６ｃ、５５７ｂ、５５７ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第３の不純物領域５５６ａ、５５７ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは一部が第２のテーパー形状を有する導電層５４０または５４２と一部が重なって形成される。
【００９７】
その後、図１５（Ａ）に示すように、第２の形状を有する導電層５４０〜５４５およびゲート絶縁膜５７０上に第１の層間絶縁膜５５８を形成する。第１の層間絶縁膜５５８は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜５５８は無機絶縁物材料から形成する。なお、第１の層間絶縁膜５５８の膜厚は３０〜２００nmとする。
【００９８】
本実施例では、第１の層間絶縁膜をパルスプラズマＣＶＤ法を用いて形成することができる。なお、この時のデューティー比は、２０〜７０％であり、好ましくは、３０〜５０％とするのがよい。第１の層間絶縁膜５５８として酸化シリコン膜を用いる場合には、ＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。
【００９９】
また、第１の層間絶縁膜５５８として酸化窒化シリコン膜を用いる場合には、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。
【０１００】
この場合の成膜条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、ＲＦ周波数１０〜６０ＭＨｚで、高周波電力密度０．０９〜１．０W/cm2で形成することができる。また、第１の層間絶縁膜５５８としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にＳｉＨ4、ＮＨ3から作製することが可能である。
【０１０１】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板５０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０１０２】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層５０４〜５０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０１０３】
そして、有機樹脂材料からなる第２の層間絶縁膜５５９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０１０４】
このように、第２の層間絶縁膜５５９を有機樹脂材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜５５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０１０５】
なお、次のような場合に本発明のパルスプラズマＣＶＤ法を用いることは有効である。
【０１０６】
具体的には、第１の層間膜を１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調して、ＲＦ電力５０Ｗ、基板温度３２５℃、成膜圧力１６０Ｐａ、基板電極間距離２０ｍｍ、ＳｉＨ４流量２７ｓｃｃｍ、Ｎ２Ｏ流量９００ｓｃｃｍで２００ｎｍの膜厚で成膜を行うと、成膜速度が４０〜２００ｎｍ／ｍｉｎであり、エッチング速度が３００〜３５０ｎｍ／ｍｉｎである膜を形成することができる。なお、この膜を形成した後で３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと、この膜のエッチング速度は２００〜２５０ｎｍ／ｍｉｎとなる。
【０１０７】
次に、第１の層間膜上に第２の層間膜を形成する。なお、第２の層間膜として、エッチング速度が２００〜２５０ｎｍ／ｍｉｎであり４００〜５００ｎｍの膜厚を有する窒化珪素膜や窒化酸化珪素膜が形成される。なお、第２の層間膜は第１の層間膜を形成したときの条件で、基板温度を４００に変えて連続発振のプラズマＣＶＤで形成することにより得ることができる。すなわち、このように異なる成膜条件で作製された積層膜の場合に於いても、両者のエッチング速度をそれぞれ同じにすることができるので、積層膜をエッチングしてコンタクトホールを形成する場合にテーパー角を大きくすることなしに形成することができる。
【０１０８】
つまり、積層した膜をエッチングする上で、エッチング速度をある一定の範囲にそろえたい場合にも、本発明のパルスプラズマＣＶＤにより形成した膜を用いることは有効である。
【０１０９】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜５５９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜５５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０１１０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース線５６０〜５６４とドレイン線５６５〜５６８を形成する。画素電極５６９はドレイン線と一緒に形成される。画素電極５７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１１】
なお、パルスプラズマＣＶＤ法により形成された第１の層間絶縁膜は、エッチング速度が３００〜３５０ｎｍ／ｍｉｎであるが、これを水素化することによりそのエッチング速度は２００〜２５０ｎｍ／ｍｉｎとなる。これにより、第２の層間絶縁膜のコンタクトホールを形成した後に第１の層間絶縁膜をエッチングする際、第２の層間絶縁膜のコンタクトホールの形状に影響を与えることなくことが可能である。
【０１１２】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のＴＦＴと、画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ６００、第１のｎチャネル型ＴＦＴ６０１、第２のｐチャネル型ＴＦＴ６０２、第２のｎチャネル型ＴＦＴ６０３、画素部には画素ＴＦＴ６０４、保持容量６０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１１３】
第１のｐチャネル型ＴＦＴ６００には、第２のテーパー形状を有する導電層がゲート電極６２０としての機能を有し、島状半導体層５０４にチャネル形成領域６０６、ソース領域またはドレイン領域として機能する第３の不純物領域６０７ａ、ゲート電極６２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６０７ｂ、一部がゲート電極６２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６０７ｃを有する構造となっている。
【０１１４】
第１のｎチャネル型ＴＦＴ６０１には、第２のテーパー形状を有する導電層がゲート電極６２１としての機能を有し、島状半導体層５０５にチャネル形成領域６０８、ソース領域またはドレイン領域として機能する第１の不純物領域６０９ａ、ゲート電極６２１と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６０９ｂ、一部がゲート電極６２１と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第２の不純物領域（Ｂ）６０９ｃがゲート電極６２１と重なる部分の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極６２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１１５】
駆動回路の第２のｐチャネル型ＴＦＴ６０２は同様に、第２のテーパー形状を有する導電層がゲート電極６２２としての機能を有し、島状半導体層５０６にチャネル形成領域６１０、ソース領域またはドレイン領域として機能する第３の不純物領域６１１ａ、ゲート電極６２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６１１ｂ、一部がゲート電極６２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６１１ｃを有する構造となっている。
【０１１６】
駆動回路の第２のｎチャネル型ＴＦＴ６０３には、第２のテーパー形状を有する導電層がゲート電極６２３としての機能を有し、島状半導体層５０７にチャネル形成領域６１２、ソース領域またはドレイン領域として機能する第１の不純物領域６１３ａ、ゲート電極６２３と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１３ｂ、一部がゲート電極６２３と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ６０１と同様に第２の不純物領域（Ｂ）６１３ｃがゲート電極６２３と重なる部分の長さは０．１〜０．３μｍとする。
【０１１７】
駆動回路はシフトレジスタ、バッファ等のロジック回路やアナログスイッチで形成されるサンプリング回路などを有している。図１５（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【０１１８】
画素ＴＦＴ６０４には、第２のテーパー形状を有する導電層がゲート電極６２４としての機能を有し、島状半導体層５０８にチャネル形成領域６１４ａ、６１４ｂ、ソース領域またはドレイン領域として機能する第１の不純物領域６１５ａ、６１７、ゲート電極６２４と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１５ｂ、一部がゲート電極６２４と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１５ｃを有する構造となっている。第２の不純物領域（Ｂ）６１３ｃがゲート電極６２４と重なる部分の長さは０．１〜０．３μｍとする。また、第１の不純物領域６１７から延在し、第２の不純物領域（Ａ）６１９ｂ、第２の不純物領域（Ｂ）６１９ｃ、導電型を決定する不純物元素が添加されていない領域６１８を有する半導体層と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、第２のテーパー形状を有する導電層から形成される容量配線６２５から保持容量６０５が形成されている。
【０１１９】
画素ＴＦＴ６０４のゲート電極６２４はゲート絶縁膜５７０を介してその下の島状半導体層５０８と交差し、さらに複数の島状半導体層に跨って延在してゲート信号線を兼ねている。保持容量６０５は、画素ＴＦＴ６０４のドレイン領域６２７から延在する半導体層とゲート絶縁膜５７０を介して容量配線６２５が重なる領域で形成されている。この構成において半導体層６１８には、価電子制御を目的とした不純物元素は添加されていない。
【０１２０】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【０１２１】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ６００と第１のｎチャネル型ＴＦＴ６０１は高速動作を重視するシフトレジスタ、バッファ、レベルシフトなどを形成するのに用いる。図１５（Ｂ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ６０１の第２の不純物領域（Ｂ）６０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、ロジック回路部のＴＦＴを一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造にしても良い。ダブルゲート構造のＴＦＴは本実施例の工程を用いて同様に作製できる。
【０１２２】
また、アナログスイッチで構成するサンプリング回路には、ロジック回路部と同様な構成の第２のｐチャネル型ＴＦＴ６０２と第２のｎチャネル型ＴＦＴ６０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、サンプリング回路部の第２のｐチャネル型ＴＦＴ６０２を、一対のソース領域・ドレイン領域間に３つのゲート電極を設けたトリプルゲート構造にしても良く、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２３】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。
【０１２４】
次に、図１６（Ａ）に示すように、図１５（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用いて、１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【０１２５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１６（Ａ）で示すように、画素部においては画素電極５６９のコンタクト部６３１と重ねてその部分を覆うように柱状スペーサ６５６を形成すると良い。コンタクト部６３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部６３１にスペーサ用の樹脂を充填する形で柱状スペーサ６５６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ６５５ａ〜６５５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１６（Ａ）で示すようにソース線およびドレイン線を覆うようにして設けても良い。
【０１２６】
その後、配向膜６５７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ６５６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ６５５ａ〜６５５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図には示さないが、配向膜６５７を先に形成してから、スペーサ６５６、６５５ａ〜６５５ｅを形成した構成としても良い。
【０１２７】
対向側の対向基板６５１には、遮光膜６５２、透明導電膜６５３および配向膜６５４を形成する。遮光膜６５２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤６５８で貼り合わせる。シール剤６５８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ６５６、６５５ａ〜６５５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料６５９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１６（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２８】
本発明の半導体装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の半導体装置は公知の方法を用いて作製することが可能である。
【０１２９】
なお、本実施例の構成は、実施例１の成膜方法や実施例２で示したボトムゲート型のＴＦＴと自由に組み合わせて用いることができる。
【０１３０】
〔実施例４〕
本実施例では、本発明の絶縁膜を用いて形成された半導体装置の一例として発光素子を有する発光装置を示し、これらの構造について詳細に説明する。なお、本明細書中では、陰極と陽極の間に発光素子を含む有機化合物層が形成された素子を発光素子とよぶ。また、有機化合物層は、発光層だけでなく、正孔注入層、正孔輸送層、電子輸送層および電子注入層といった層を自由に組み合わせて積層することにより形成したものをいう。
【０１３１】
図９（Ａ）は、基板上にＴＦＴおよび発光素子を形成し、これを封止して作製した発光装置の上面図であり、図９（Ｂ）は図９（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された９０２ａはソース側駆動回路、９０１は画素部、９０２ｂはゲート側駆動回路である。また、９１４は封止基板、９１３はシール材であり、封止基板９１４とシール材９１３により封止された領域は、空間９１５になっている。
【０１３２】
なお、ソース側駆動回路９０２ａ及びゲート側駆動回路９０２ｂに入力される信号を伝送するための配線（図示せず）により、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９１１からビデオ信号やクロック信号を受け取る。なお、ここでは基板上のＴＦＴにＦＰＣが接続された状態を示しているが、ＦＰＣを介してＩＣ（集積回路）が直接実装されたモジュールを本明細書中では、発光装置とよぶ。
【０１３３】
次に、断面構造について図９（Ｂ）を用いて説明する。ガラス基板９００の上方には画素部９０１、駆動回路９０２が形成されており、画素部９０１は電流制御用ＴＦＴ９０３とそのドレインに電気的に接続された画素電極９０４を含む複数の画素により形成される。また、駆動回路９０２はｎチャネル型トランジスタ９０５とｐチャネル型トランジスタ９０６とを組み合わせたＣＭＯＳ回路を用いて形成される。なお、ガラス基板９００上には、保護膜として窒化珪素、酸化珪素または酸化窒化珪素といった珪素を含む化合物や炭素膜（具体的にはダイヤモンドライクカーボン膜）９１６を２〜３０ｎｍの厚さに設けると良い。これにより、基板側からの不純物の侵入を防ぐことができる。
【０１３４】
画素電極９０４は発光素子の陽極として機能する。また、画素電極９０４の両端にはバンク９０７が形成され、画素電極９０４上には有機化合物層９０８および陰極９０９が形成される。陰極９０９は全画素に共通の配線としても機能し、接続配線９１０を経由してＦＰＣ（フレキシブルプリントサーキット）９１１に電気的に接続されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。さらに、陰極９０９上にはパッシベーション膜９１２が形成されている。
【０１３５】
次に、シール材９１３によりガラスからなる封止基板９１４が貼り合わされる。なお、シール材９１３としては、できるだけ水分や酸素を透過しない材料であることが望ましく、紫外線硬化樹脂や熱硬化性樹脂を用いるのが好ましい。また、必要に応じて封止基板９１４と発光素子９１７との間隔を確保するために樹脂膜からなるスペーサを設けても良い。また、空間９１５には窒素や希ガス等の不活性ガスが充填されている。
【０１３６】
さらに、封止基板９１４の両面には、窒化珪素や酸化珪素といった珪素を含む膜や炭素膜（具体的にはダイヤモンドライクカーボン膜）で形成されるバリア膜（９１６ａ、９１６ｂ）を２〜３０ｎｍの厚さに設けておくと良い。バリア膜（９１６ａ、９１６ｂ）を成膜しておくことで、封止された空間に水分や酸素等の不純物の侵入を防ぐことができ、空間９１５内の発光素子の劣化を防ぐことができる。
【０１３７】
以上のような構造で発光素子を空間９１５に封入することにより、発光素子を外部から完全に遮断することができ、外部から侵入する水分や酸素による発光素子の劣化を防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１３８】
なお、本実施例の構成は、実施例１の成膜方法、実施例２で示したボトムゲート型のＴＦＴ及び実施例３で示した作製方法の一部を自由に組み合わせて用いることができる。
【０１３９】
【発明の効果】
以上説明したように、本発明のパルスプラズマＣＶＤ法を用いて絶縁膜を形成することにより、絶縁膜形成時の成膜速度、およびエッチング速度の低速化が可能となり、絶縁膜の薄膜化および膜質特性の向上を実現することができる。なお、本発明により形成された絶縁膜は、今後さらに画素構造等の微細化が進み、薄膜化が要求された際に非常に有効である。
【図面の簡単な説明】
【図１】 高周波電力とラジカルの発生について説明する図。
【図２】 絶縁膜のデューティー比に対する成膜速度。
【図３】 絶縁膜のデューティー比に対するエッチング速度。
【図４】 絶縁膜のデューティー比に対する膜厚均一性。
【図５】 本発明に用いるプラズマＣＶＤ装置の構成を示す図。
【図６】 本発明に用いるプラズマＣＶＤ装置の成膜室の構成を示す図。
【図７】 本発明の絶縁膜を用いたＴＦＴの構造を説明する図。
【図８】 パルス放電プラズマＣＶＤ法において、カソードに印加される高周波電力の波形をオシロスコープで観察した写真。
【図９】 本発明の絶縁膜を用いた発光装置の構造を説明する図。
【図１０】 絶縁膜のＲＦ電力に対する成膜速度。
【図１１】 絶縁膜のＲＦ電力に対するエッチング速度。
【図１２】 絶縁膜のＲＦ電力に対する膜厚均一性。
【図１３】 半導体装置の作製工程を示す図。
【図１４】 半導体装置の作製工程を示す図。
【図１５】 半導体装置の作製工程を示す図。
【図１６】 半導体装置の作製工程を示す図。
【発明の属する技術分野】
本発明は薄膜トランジスタやＬＳＩを形成するのに必要な絶縁膜材料をプラズマＣＶＤ（化学気相成長）法により作製する方法に関する。本発明の好適な利用分野として、画素部と駆動回路を同一の基板に設けたアクティブマトリクス型の半導体装置があり、具体的には、エレクトロルミネッセンス（Electro Luminescence）が得られる発光素子を基板上に作り込んで形成された装置（以下、発光装置という）や液晶表示装置等があり、また、これらを表示部に搭載した電気器具がある。
【０００２】
尚、本明細書において半導体装置とは半導体特性を利用することで機能しうる装置全般を指す。
【０００３】
【従来の技術】
近年、ガラスや石英等の絶縁表面上に半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴと記す）を形成し、このＴＦＴを有する半導体装置、例えばＴＦＴを画素の駆動に用いる液晶表示装置や発光装置等が開発されている。
【０００４】
なお、ＴＦＴ及び半導体装置の作製において、ゲート絶縁膜や多層配線における配線同士を絶縁する層間絶縁膜といった膜を形成するために酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜といった珪素を有する絶縁膜が用いられる。なお、これらの材料が用いられる理由は、活性層を形成する非晶質シリコン膜または結晶質シリコン膜との良好な界面を形成する場合において、シリコンを主成分の一つとする絶縁膜で形成することが適していると理解されているためである。
【０００５】
また、これらの膜の形成においては、通常プラズマＣＶＤ法や減圧ＣＶＤ法が用いられている。なお、プラズマＣＶＤ法は原料ガスをグロー放電分解し、プラズマ化することによりラジカル（ここでは化学的活性種を意味する）を形成し、基板上に堆積させて膜を形成するという技術であり、通常４００℃以下の低温における成膜を可能としている。
【０００６】
また、プラズマＣＶＤ法においては、直流グロー放電プラズマや低周波放電プラズマが知られているが、現在では、ＭＨｚ程度の高い周波数の電圧を印加する高周波（典型的には１３．５６ＭＨｚ）放電プラズマが主流となっている。
【０００７】
具体的にゲート絶縁膜は、ＴＦＴのゲート電極と活性層の間を電気的に絶縁するために形成されるものであり、ＭＯＳ構造において重要な役割を果たし、電気的特性や信頼性、安定性に大きく影響する。
【０００８】
また、ＬＳＩの分野に於いては、熱酸化法により形成された熱酸化膜が多く用いられており、デバイス寸法の縮小化に伴い４ｎｍ程度まで薄膜化が進んでいる。
【０００９】
その他にも保護膜としての機能を有するパッシベーション膜や層間絶縁膜といった膜の形成に酸化珪素や窒化珪素といった珪素を含む絶縁膜が用いられている。
【００１０】
【発明が解決しようとする課題】
上述したような絶縁膜を形成する上で、特に膜厚の薄い膜の形成においては、膜厚を制御する上で成膜速度の低速化が重要となる。なお、成膜速度に関しては、成膜された膜の膜質特性と密接な関係を有していることが知られている。
【００１１】
一般的な特徴としては、成膜速度の速いものは、形成される膜が不完全性を有する傾向がある。これは、成膜に関与するラジカルや分子などが熱力学的により安定な配列を見いだす時間が関係していると考えられている。なお、不完全性を有する膜は、多くの場合において膜中の密度が低く、素子の特性に悪影響を与えることが知られている。
【００１２】
以上のことから、絶縁膜の薄膜化及び膜質特性向上のためには、成膜速度の低速化が要求される。しかしながら、プラズマＣＶＤ法により絶縁膜を形成する際には、その成膜速度が速いために膜厚の制御が難しいという問題がある。
【００１３】
ここで、図１０、１３にプラズマＣＶＤ法により絶縁膜を形成した際の結果を示す。図１０は、絶縁膜の成膜速度を示すものであり、成膜時における高周波電力（ＲＦ電力）と成膜速度との関係を示しており、また評価に用いた膜の成膜条件は、表１に示すとおりである。なお、ここでは、高周波電力（ＲＦ電力）をプラズマＣＶＤ装置のカソードに連続的に印加することによりプラズマを発生させた。
【００１４】
【表１】
図１０に示すようにＲＦ電力の低下に伴い、成膜速度は低下する。つまり、成膜速度の低速化の方法としては、ＲＦ電力を抑えることで対処することができるものと思われる。しかし、成膜速度と共に膜質特性の評価に利用されるエッチング速度については、図１１に示すように成膜速度とは反対に、ＲＦ電力の低下に対して速度が増加する傾向が見られた。
【００１６】
なお、エッチング速度は、その膜の緻密性を示し、小さければ小さいほど良質な膜であるということができることから、膜質特性が低下していることを意味する。つまり、ＲＦ電力を低下させることにより見かけ上の成膜速度の低速化を図っても、実際に材料ガスが充分に反応していないため膜質特性低下の問題が生じることを示している。
【００１７】
そこで、本発明はこのように単に成膜速度を低下させてもその他の膜質特性が低下してしまうという問題点を解決する手段を提供することを目的とし、膜厚が薄い場合においても膜厚の制御を可能にすると共に膜質特性の低下を招くことなく絶縁膜を形成し、さらにこれを用いた半導体装置の作製方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、プラズマＣＶＤ法による絶縁膜の形成において、プラズマを発生させるための高周波電力を周期的なパルス発振で供給することにより断続的にプラズマを発生させ、成膜速度を制御すると共に膜質特性の向上を図る。
【００１９】
本発明におけるプラズマＣＶＤ装置は、平行平板型のＣＶＤ装置であり、カソードに印加する高周波電圧を連続的ではなくパルス状に（間欠的に）制御するパルス発振を用いて絶縁膜を形成する。
【００２０】
通常、プラズマＣＶＤ法を用いて成膜を行う場合において、材料となるガス（材料ガス）をプラズマが発生する空間中で分解すると様々なラジカルやイオンが生成される。プラズマの発生が定常的に持続する場合には、その存在比率は一定の割合を保っている。
【００２１】
しかし、パルス発振のように高周波電力の供給がオフになり、プラズマが発生しない時間が存在する場合には、ラジカルが供給されない。このように堆積表面にラジカルが供給されない期間を設けることで、それまでに供給されたラジカルが堆積表面で分子間の結合をより強固にするための時間を得ることができる。その結果、より安定した分子間結合を有する（堆積）膜を形成することができるので、膜特性を向上させることができ、良質な絶縁膜を形成することができる。
【００２２】
つまり、膜質特性向上のためには、パルス発振において、高周波電力が印加される時間（オン時間）を調節することが必要となる。なお、本明細書中において、パルス発振周波数の１周期に高周波電力が印加される時間（オン時間）の割合をデューティー比とし、このデューティー比を調整することにより、絶縁膜の堆積過程におけるラジカルが堆積する際に形成する分子間の結合をより強固なものにすることができる。なお、本明細書中では、パルス発振によりカソードに印加される高周波電力を制御して、ＣＶＤ法により成膜を行うことをパルスプラズマＣＶＤ法と呼ぶことにする。
【００２３】
【発明の実施の形態】
本発明の実施の形態について、以下に説明する。図１は、本発明を実施する上で、高周波電力の印加の様子とそれに伴い発生するラジカルの関係を示すものである。
【００２４】
図１（Ａ）には、高周波電力がカソードに連続的に印加される連続発振の様子を示している。高周波電力がカソードに印加されているところをＯＮで示しており、印加されていないところをＯＦＦで示している。なお、これらを本明細書中では、それぞれＯＮ時間、ＯＦＦ時間と呼ぶ。また、ＯＮ時間では、常に高周波電力が印加されており、常にプラズマが発生している。
【００２５】
次に図１（Ｂ）には、高周波電力がカソードに断続的に印加される、すなわちパルス発振の様子を示している。図１（Ａ）と同様に高周波電力がカソードに印加されているところをＯＮで示しており、印加されていないところをＯＦＦで示している。なお、パルス発振では、ＯＮ時間とＯＦＦ時間が交互になっており、これに伴いプラズマの発生も断続的に行われている。
【００２６】
すなわち、高周波電力がカソードに印加されると様々なラジカルが発生し、成膜表面に堆積される。しかし、高周波電力の印加が遮断される（オフ時間になる）とラジカルが発生しなくなる。そして、この時、それまで堆積されたラジカルが分子間の結合をより強固なものにする。
【００２７】
つまり、連続発振を用いたプラズマＣＶＤ法による成膜の場合には、このように堆積されたラジカルが安定な分子間結合を形成するために必要な時間をとることができないために良質な膜を形成することは困難である。しかし、高周波電力を印加する時間（本発明に於いてはデューティー比）を適切に選ぶことにより成膜に用いるラジカルの分子間結合をより安定なものにすることができる。
【００２８】
なお、本発明の絶縁膜の形成においては、シラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ＴＥＯＳ(tetraethylorthosilicate)といった珪素を含むシラン系の材料の他、ＮＯ、ＮＯ2、Ｎ2Ｏといった酸化窒素等の材料ガスやＯ2、Ｎ2、ＮＨ3が用いられる。
【００２９】
そこで、パルス発振によるプラズマＣＶＤ法を用いて、絶縁膜を形成した場合、成膜時のデューティー比に伴う成膜速度、エッチング速度及び膜厚の均一性について測定した結果を図２〜４に示す。なお、ここでの絶縁膜の成膜条件は、表２に示すとおりである。
【００３０】
【表２】
なお、ＲＦ発振周波数とは、高周波電源から送られる高周波電力の周波数のことをいい、パルス周波数とは、ＲＦ発振周波数をパルスに変調したときの周波数のことをいう。
【００３２】
図２〜４によれば、デューティー比が２０〜７０％の範囲にあるとき成膜速度が、４０〜２００ｎｍ／ｍｉｎ、エッチング速度が、３００〜３５０ｎｍ／ｍｉｎ、また膜厚の均一性が±１％となる膜を得ることができる。つまり、デューティー比が、この２０〜７０％の範囲外になるとパルス放電により得られる効果は低下してしまう。特に７０％以上になるとラジカルの選択性が悪くなり、エッチング速度は変調しない連続発振（デューティー比：１００％）と同程度になる。
【００３３】
なお、膜厚の均一性については、図１２に連続発振の際の結果を示し、図４にパルス発振の場合における結果を示している。両者を比較すると、パルス発振で成膜した場合に均一性が悪くなることはなく、連続発振の場合との差が無いことが示される。
【００３４】
また、連続発振の場合とパルス発振の場合について、成膜した膜の応力についても測定を行ったが、連続発振で成膜した膜の応力が、−１．２１ｅ9であるのに対して、デューティー比が２０〜７０％の時の応力は−１．３ｅ9〜−１．１ｅ9dyne/cm2の範囲にあり、いずれの場合も応力に影響はなかった。
【００３５】
なお、本発明は、上記方法により形成された絶縁膜について図２〜４に示すようにデューティー比と成膜速度、エッチング速度及び膜厚の均一性について一定の関係が見いだされたことによるものである。
【００３６】
なお、本発明におけるプラズマＣＶＤ装置は、平行平板型のＣＶＤ装置であり、カソードに印加する高周波電圧を連続的ではなくパルス状に（間欠的に）印加するパルス発振を用いて絶縁膜を形成する。なお、パルス発振は、ＲＦ発振周波数が１〜１２０ＭＨｚ、好ましくは１０〜６０ＭＨｚの高周波電力を、１〜１０ｋＨｚのパルス周波数に変調し、デューティー比が２０〜７０％の範囲になるように制御してカソードに供給することにより形成する。
【００３７】
なお、上記で説明したパルス発振プラズマＣＶＤ法により絶縁膜を形成する際、その成膜圧力は６０〜３３０Ｐａが好ましく、基板電極間の距離（ｄ）は、１０〜５０ｍｍとするのが良い。
【００３８】
なお、本発明により形成される絶縁膜には、酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、酸化窒化水素化珪素（ＳｉＯＮＨ）といった絶縁膜が含まれるが、これらの絶縁膜を形成する材料としては、ＳｉＨ4、Ｓｉ2Ｈ6、ＴＥＯＳ(テトラエトキシオルトシリケート)といった珪素を含むシラン系の材料や、ＮＯ2、Ｎ2Ｏ、ＮＨ3といった窒素、酸素及び水素を含む化合物等が用いられる。
【００３９】
また、絶縁膜をパルス発振プラズマＣＶＤ法により成膜した後、水素雰囲気中または窒素やアルゴンなどの不活性ガス雰囲気中で加熱（アニール）することにより、優れた絶縁膜を得ることができる。
【００４０】
【実施例】
〔実施例１〕
本実施例では、本発明を利用して絶縁膜を作製する方法について説明する。
【００４１】
図５は枚葉式のプラズマＣＶＤ装置の一例であり、搬送室３０１には、基板３０３を搬送するための搬送機構３０２が設けられている。また、搬送室３０１は減圧雰囲気になっており、ロードロック室（３０５、３０７）、前処理室３０９、成膜室３１０、後処理室３１１とは、ゲート（３０４ａ〜３０４ｅ）を介して連結されている。
【００４２】
各処理室への基板の受け渡しは、ゲートを開けた際に搬送機構３０２によって行われる。また、搬送室３０１を減圧するには、ドライポンプ、メカニカルブースターポンプ、ターボ分子ポンプ（磁気浮上型）もしくはクライオポンプなどの排気ポンプを用いることが可能であるが、より高純度に高真空状態を得るためには磁気浮上型のターボ分子ポンプが好ましい。
【００４３】
また、ロードロック室（３０５、３０７）において、基板のロード、アンロードが行われる。また、基板は、ロードロック室（３０５、３０７）に備えられているカセット（３０６、３０８）から未処理の基板が取り出され、処理後の基板が再び収納される。
【００４４】
まず、搬送機構３０２によりカセット（３０６、３０８）から基板３０３が取り出され、成膜室３１０または前処理室３０９に搬送される。前処理室３０９では主に基板の予備加熱等を行う。次に成膜室３１０では、プラズマＣＶＤ法により窒化珪素膜や酸化珪素膜などの絶縁膜の形成を行い、後処理室３１１では、成膜した絶縁膜を水素または窒素等の不活性ガス雰囲気下で加熱処理を行う。
【００４５】
次に図６において、図５に示したプラズマＣＶＤ法により成膜を行う成膜室３１０の構成を詳細に説明する。成膜室４０１は、高周波電源４０５が接続する陰極（カソード）４０２、陽極（アノード）４０３が設けられた平行平板型である。陰極４０２はシャワー板となっていて、ガス供給手段４０６からの反応ガスは、このシャワー板を通して成膜室４０１中に供給される。陽極４０３にはシーズヒーターなどによる加熱手段が設けられ、基板４１５が設置されている。ガス供給系の詳細は割愛するが、Ｎ2、ＳｉＨ4、Ｎ2Ｏなどが充填されたシリンダー４１４、ガスの流量を制御するマスフローコントローラー４１２、ストップバルブ４１３などから構成されている。
【００４６】
排気手段４０７は、ゲートバルブ４０８、自動圧力制御弁４０９、ターボ分子ポンプ（または複合分子ポンプ）４１０、ドライポンプ４１１から成っている。なお、ターボ分子ポンプ（または複合分子ポンプ）４１０、ドライポンプ４１１は潤滑油を使用しないもので、油の拡散による成膜室内の汚染を完全に無くしている。
【００４７】
排気速度は、成膜室の容積１３Ｌの成膜室に対し、一段目に排気速度３００Ｌ／秒のターボ分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、成膜室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００４８】
成膜室４０１を減圧した後で、基板４１５を成膜室４０１に搬入し、加熱して基板温度を約４００℃にする。なお、成膜室４０１に搬入する前に、前処理室で基板を予め加熱しておいてもよい。
【００４９】
さらに、絶縁膜を成膜する前にプラズマクリーニング処理を行うと効果的である。また、プラズマクリーニング処理は、水素を２００ｓｃｃｍ導入し、圧力２０Ｐａ、高周波電力密度０．２Ｗ／ｃｍ2でプラズマを生成して２分間処理する。或いは、Ｈ2を１００ｓｃｃｍと酸素を１００ｓｃｃｍ導入して、圧力４０Ｐａで同様にプラズマ処理しても良い。また、Ｎ2Ｏと水素を導入して圧力１０〜７０Ｐａ、高周波電力密度０．１〜０．５Ｗ／ｃｍ2で数分間処理してもよい。基板温度は３００〜４５０℃、好ましくは４００℃とする。この段階で、基板４１５の表面をプラズマクリーニング処理することで、成膜表面に存在する汚染物質を取り除くことができる。
【００５０】
つぎに、成膜室４０１にＳｉＨ4とＮ2Ｏを導入した。なお、本実施例においては、ＳｉＨ4を２７ｓｃｃｍ、Ｎ2Ｏを９００ｓｃｃｍ導入した。そして、高周波電源４０５により平行平板型の電極のうちカソード４０２に高周波電力を印加して、電極間にプラズマを発生させた。なお、この時の高周波電力（ＲＦ電力）は、５０Ｗであり、ＲＦ発振周波数は、１３．５６ＭＨｚである。
【００５１】
また、高周波電源４０５は、高周波パルス変調が可能な高周波信号発生器及び高周波信号増幅器を有するパルス変調器４１６と接続されている。そして、パルス変調器４１６により変調された周波数（パルス周波数）で陽極に高周波電力が印加される。
【００５２】
なお、本実施例では、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、さらにデューティー比を３０％として高周波電力をパルス発振として陰極に供給して、パルスプラズマＣＶＤ法による成膜を行う。このとき、成膜室４０１内の圧力を１６０Ｐａ、電極基板間距離を２０ｍｍとした。なお、基板の温度は、３２５℃に保たれている。
【００５３】
また、本実施例における成膜時間は、１分４７秒間成膜であった。デューティー比が３０％であることから、この時のオン時間は３２ｓｅｃである。
【００５４】
以上により、成膜室４０５において絶縁膜の形成が行われる。なお、デューティー比３０％で成膜を行うと、成膜速度８０ｎｍ／ｍｉｎ、エッチング速度３００ｎｍ／ｍｉｎ、膜厚の均一性±１％という良質の膜が得られた。
【００５５】
また、図８は、プラズマＣＶＤ装置のカソードに印加される１３．５６ＭＨｚの高周波電力の波形をオシロスコープで観測した写真である。図８（Ａ）は、デューティー比２０％でパルス発振を行った場合であり、図８（Ｂ）は、デューティー比５０％でパルス発振を行った場合の写真である。このように、本発明では高周波電力が印加されるオン時間と、印加されないオフ時間が交互に繰り返される状況の下で絶縁膜の形成を行っている。このような電力の供給によりパルスプラズマＣＶＤ法が行われている。
【００５６】
なお、ＴＦＴの形成に用いる絶縁膜として、本発明を用いて形成される絶縁膜を用いればよく、それ以外は、公知の技術を用いてＴＦＴを形成すればよい。
【００５７】
〔実施例２〕
本実施例では、本発明を用いたＴＦＴ構造の例を図７により説明する。図７（Ａ）はトップゲート型のＴＦＴである。７０１は基板であり、７０２は下地となる絶縁膜（以下、下地膜という）である。基板７０１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００５８】
また、下地膜７０２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。なお、ここで形成する下地膜７０２は、基板７０１からの不純物の拡散を防ぐ目的で形成されるものなので、より薄い膜が好ましい。そのため薄膜化の際の膜厚制御が可能である本発明の珪素（シリコン）を含む絶縁膜を用いることは非常に有効である。なお、この絶縁膜の作製方法については、実施例１を参照すればよい。
【００５９】
７０３はトップゲート型のＴＦＴであり、ｐチャネル型ＴＦＴである。なお、図７（Ａ）には、ｐチャネル型のＴＦＴを示すが、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできる。
【００６０】
ＴＦＴ７０３は、ソース領域７０４、ドレイン領域７０５、低濃度不純物領域７０６及びチャネル形成領域７０７を含む活性層と、ゲート絶縁膜７０８と、ゲート電極７０９を有している。
【００６１】
ゲート絶縁膜７０８は、珪素を含む絶縁膜で形成される。なお、本実施例に於いて形成されるゲート絶縁膜７０８の膜厚は、５０〜２００ｎｍであるため、本発明のパルスプラズマＣＶＤ法により絶縁膜を形成した。なお、この時の成膜条件は、ＳｉＨ4の流量を４ｓｃｃｍ、Ｎ2Ｏの流量を５００ｓｃｃｍにし、基板温度を４００℃、成膜圧力を４０Ｐａ、基板電極間距離を２０ｍｍとし、１３．５６ＭＨｚのＲＦ発振周波数を１ｋＨｚのパルス周波数に変調して陰極に印加した。
【００６２】
また、ゲート電極７０９の後に形成される層間絶縁膜がアクリルやポリイミドといった有機樹脂で形成される場合には、酸化珪素や窒化珪素といった無機材料により形成された第１層間絶縁膜７１０と有機樹脂により形成された第２層間絶縁膜７１１との積層構造を形成させるのが望ましい。
【００６３】
例えば、はじめに第１層間絶縁膜７１０として酸化珪素や窒化珪素といった無機材料の絶縁膜を３０〜２００ｎｍの膜厚で形成した後、有機材料からなる絶縁膜を１〜２μｍの膜厚に形成するというような積層構造の層間絶縁膜を形成する場合に、無機材料の絶縁膜を本発明の絶縁膜で形成することは有効である。
【００６４】
この場合には、ＳｉＨ4の流量を２７ｓｃｃｍ、Ｎ2Ｏの流量を９００ｓｃｃｍにし、基板温度を３６０℃、成膜圧力を１６０Ｐａ、基板電極間距離を２０ｍｍとし、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調して陰極に印加する。また、この時のデューティー比は２０〜７０％であるが、好ましくは３０〜５０％とするのが良い。
【００６５】
第２層間絶縁膜７１１形成後は、ソース７０４及びドレイン７０５と電気的に接続されるソース配線７１２並びにドレイン配線７１３がそれぞれ形成される。
【００６６】
なお、本実施例に於いてゲート電極７０９はシングルゲート構造となっているが、ダブルゲート構造であっても良い。
【００６７】
次に、図７（Ｂ）はボトムゲート型のＴＦＴである。７２１は基板である。基板７２１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００６８】
なお、基板７２１上に形成された７２３はボトムゲート型のＴＦＴであり、ｐチャネル型ＴＦＴである。なお、図７（Ｂ）には、ｐチャネル型のＴＦＴを示すが、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできる。
【００６９】
ＴＦＴ７２３は、ゲート電極７２４とゲート絶縁膜７２５と、ソース領域７２６、ドレイン領域７２７、低濃度不純物領域７２８及びチャネル形成領域７２９を含む活性層と、チャネル保護膜７３０を有している。
【００７０】
ゲート絶縁膜７２５は、珪素を含む絶縁膜で形成される。なお、本実施例に於いて形成されるゲート絶縁膜７２５の膜厚は、５０〜２００ｎｍであるため、トップゲートの場合と同様に本発明の絶縁膜を用いることが有効である。また、チャネル形成領域７２９の上に形成されるチャネル保護膜７３０、層間絶縁膜の一部の形成にも本発明の絶縁膜を用いることは可能である。
【００７１】
層間絶縁膜７３２形成後は、ソース７２６及びドレイン７２７と電気的に接続されるソース配線７３３並びにドレイン配線７３４がそれぞれ形成される。
【００７２】
なお、本実施例の構成は、実施例１の構成と自由に組み合わせて用いることができる。
【００７３】
〔実施例３〕
本発明の半導体装置の１つである液晶表示装置の作製方法の一例について、図１３〜図１６を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられるソース信号線駆動回路及びゲート信号線駆動回路のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。
【００７４】
図１３（Ａ）において、基板５０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板５０１のＴＦＴを形成する表面に、基板５０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０２を形成する。例えば、デューティー比２０〜７０％（好ましくは、３０〜５０％）のパルスプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５０２ａを２０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層して形成する。ここでは下地膜５０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００７５】
酸化窒化シリコン膜５０２ａは平行平板型のパルスプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜５０２ａは、ＳｉＨ4を１０ｓｃｃｍ、ＮＨ3を１００ｓｃｃｍ、Ｎ2Ｏを２０ｓｃｃｍとして成膜室に導入し、基板温度３２５℃、成膜圧力１６０Ｐａ、ＲＦ電力５０Ｗ、ＲＦ発振周波数６０ＭＨｚとした。なお、ここでは、６０ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）として成膜した。
【００７６】
一方、酸化窒化水素化シリコン膜５０２ｂは、ＳｉＨ4を５ｓｃｃｍ、Ｎ2Ｏを１２０ｓｃｃｍ、Ｈ2を１２５ｓｃｃｍとして成膜室に導入し、基板温度４００℃、成膜圧力２０Ｐａ、ＲＦ電力５０Ｗ、ＲＦ発振周波数６０ＭＨｚの条件下で形成した。なお、ここでも同様に１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）として成膜した。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することができる。
【００７７】
このようにして作製した酸化窒化シリコン膜５０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００７８】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する非晶質半導体層５０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質半導体層５０３ａとして非晶質シリコン膜を形成する場合には、下地膜５０２と非晶質半導体層５０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜５０２ａと酸化窒化水素化シリコン膜５０２ｂをパルスプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜５０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００７９】
そして、結晶化の工程を行い非晶質半導体層５０３ａから結晶質半導体層５０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層５０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００８０】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００８１】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発振型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１３（Ｂ）に示すように結晶質半導体層５０３ｂを得ることができる。
【００８２】
そして、結晶質半導体層５０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１３（Ｃ）に示すように島状半導体層５０４〜５０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００８３】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００８４】
ゲート絶縁膜５０９は、プラズマＣＶＤ法またはスパッタ法を用いて成膜することが可能であるが、本実施例では、パルスプラズマＣＶＤ法を用いて、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。この時、高周波電力をパルス発振で供給するためには、１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調し、デューティー比を２０〜７０％（好ましくは３０〜５０％）にしてパルスプラズマＣＶＤ法を行う。なお、この時ＳｉＨ4とＮ2Ｏを材料ガスとして用い、反応圧力４０Pa、基板温度４００℃、基板電極間距離を２０ｍｍとし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。
【００８５】
なお、上記の条件で成膜した膜は、デューティー比が２０〜７０％のとき、成膜速度が２５〜３８ｎｍ／ｍｉｎであり、エッチング速度は９０〜１１５ｎｍ／ｍｉｎであった。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８６】
例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。（図１３（Ｃ））
【００８７】
そして、図１３（Ｄ）に示すように、第１の形状のゲート絶縁膜５０９上にゲート電極を形成するための耐熱性導電層５１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層５１１は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００８８】
一方、耐熱性導電層５１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層５１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層５１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜５０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層５１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００８９】
次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストによるマスク５１２〜５１７を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【００９０】
第１のエッチング処理により第１のテーパー形状を有する導電層５１８〜５２３が形成される。導電層５１８〜５２３のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜５０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ第１のテーパー形状を有する導電層５１８〜５２３の端部近傍にテーパー形状が形成された第２の形状のゲート絶縁膜５８０が形成される。
【００９１】
そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク５１２〜５１７をそのまま残し、第１のテーパー形状を有する導電層５１８〜５２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部と第２の形状のゲート絶縁膜５８０とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域５２４〜５２８には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第２の不純物領域（Ａ）５２９〜５３３には同領域内で必ずしも均一ではないが１×１０17〜１×１０20atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。（図１４（Ａ））
【００９２】
この工程において、第２の不純物領域（Ａ）５２９〜５３３において、少なくとも第１の形状の導電層５１８〜５２３と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第２の不純物領域（Ａ）５２９〜５３３へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層５１８〜５２３に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００９３】
次に、図１４（Ｂ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２W/cm2(13.56MHz)、バイアス電力４５mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層５４０〜５４５が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク５１２〜５１７はエッチングされて端部が削れ、マスク５３４〜５３９となる。また、第２の形状のゲート絶縁膜５８０の表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜５７０が形成される。
【００９４】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、第２の形状を有する導電層５４０〜５４５と重なる領域の不純物濃度を１×１０16〜１×１０18atoms/cm3となるようにする。このようにして、第２の不純物領域（Ｂ）５４６〜５５０を形成する。
【００９５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層５０４、５０６に一導電型とは逆の導電型の不純物領域５５６、５５７を形成する。この場合も第２の形状の導電層５４０、５４２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５０５、５０７、５０８は、第３のフォトマスク（ＰＭ３）を用いてレジストのマスク５５１〜５５３を形成し全面を被覆しておく。ここで形成される不純物領域５５６、５５７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域５５６、５５７のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【００９６】
しかしながら、この不純物領域５５６、５５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域５５６ａ、５５７ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）５５６ｂ、５５７ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域５５６ｂ、５５６ｃ、５５７ｂ、５５７ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第３の不純物領域５５６ａ、５５７ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第４の不純物領域（Ｂ）５５６ｃ、５５７ｃは一部が第２のテーパー形状を有する導電層５４０または５４２と一部が重なって形成される。
【００９７】
その後、図１５（Ａ）に示すように、第２の形状を有する導電層５４０〜５４５およびゲート絶縁膜５７０上に第１の層間絶縁膜５５８を形成する。第１の層間絶縁膜５５８は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜５５８は無機絶縁物材料から形成する。なお、第１の層間絶縁膜５５８の膜厚は３０〜２００nmとする。
【００９８】
本実施例では、第１の層間絶縁膜をパルスプラズマＣＶＤ法を用いて形成することができる。なお、この時のデューティー比は、２０〜７０％であり、好ましくは、３０〜５０％とするのがよい。第１の層間絶縁膜５５８として酸化シリコン膜を用いる場合には、ＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．０９〜１．０W/cm2で放電させて形成することができる。
【００９９】
また、第１の層間絶縁膜５５８として酸化窒化シリコン膜を用いる場合には、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。
【０１００】
この場合の成膜条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、ＲＦ周波数１０〜６０ＭＨｚで、高周波電力密度０．０９〜１．０W/cm2で形成することができる。また、第１の層間絶縁膜５５８としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にＳｉＨ4、ＮＨ3から作製することが可能である。
【０１０１】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板５０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０１０２】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層５０４〜５０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０１０３】
そして、有機樹脂材料からなる第２の層間絶縁膜５５９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０１０４】
このように、第２の層間絶縁膜５５９を有機樹脂材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜５５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０１０５】
なお、次のような場合に本発明のパルスプラズマＣＶＤ法を用いることは有効である。
【０１０６】
具体的には、第１の層間膜を１３．５６ＭＨｚのＲＦ発振周波数を１Ｈｚのパルス周波数に変調して、ＲＦ電力５０Ｗ、基板温度３２５℃、成膜圧力１６０Ｐａ、基板電極間距離２０ｍｍ、ＳｉＨ４流量２７ｓｃｃｍ、Ｎ２Ｏ流量９００ｓｃｃｍで２００ｎｍの膜厚で成膜を行うと、成膜速度が４０〜２００ｎｍ／ｍｉｎであり、エッチング速度が３００〜３５０ｎｍ／ｍｉｎである膜を形成することができる。なお、この膜を形成した後で３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと、この膜のエッチング速度は２００〜２５０ｎｍ／ｍｉｎとなる。
【０１０７】
次に、第１の層間膜上に第２の層間膜を形成する。なお、第２の層間膜として、エッチング速度が２００〜２５０ｎｍ／ｍｉｎであり４００〜５００ｎｍの膜厚を有する窒化珪素膜や窒化酸化珪素膜が形成される。なお、第２の層間膜は第１の層間膜を形成したときの条件で、基板温度を４００に変えて連続発振のプラズマＣＶＤで形成することにより得ることができる。すなわち、このように異なる成膜条件で作製された積層膜の場合に於いても、両者のエッチング速度をそれぞれ同じにすることができるので、積層膜をエッチングしてコンタクトホールを形成する場合にテーパー角を大きくすることなしに形成することができる。
【０１０８】
つまり、積層した膜をエッチングする上で、エッチング速度をある一定の範囲にそろえたい場合にも、本発明のパルスプラズマＣＶＤにより形成した膜を用いることは有効である。
【０１０９】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜５５９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜５５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０１１０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース線５６０〜５６４とドレイン線５６５〜５６８を形成する。画素電極５６９はドレイン線と一緒に形成される。画素電極５７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１１】
なお、パルスプラズマＣＶＤ法により形成された第１の層間絶縁膜は、エッチング速度が３００〜３５０ｎｍ／ｍｉｎであるが、これを水素化することによりそのエッチング速度は２００〜２５０ｎｍ／ｍｉｎとなる。これにより、第２の層間絶縁膜のコンタクトホールを形成した後に第１の層間絶縁膜をエッチングする際、第２の層間絶縁膜のコンタクトホールの形状に影響を与えることなくことが可能である。
【０１１２】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のＴＦＴと、画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ６００、第１のｎチャネル型ＴＦＴ６０１、第２のｐチャネル型ＴＦＴ６０２、第２のｎチャネル型ＴＦＴ６０３、画素部には画素ＴＦＴ６０４、保持容量６０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１１３】
第１のｐチャネル型ＴＦＴ６００には、第２のテーパー形状を有する導電層がゲート電極６２０としての機能を有し、島状半導体層５０４にチャネル形成領域６０６、ソース領域またはドレイン領域として機能する第３の不純物領域６０７ａ、ゲート電極６２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６０７ｂ、一部がゲート電極６２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６０７ｃを有する構造となっている。
【０１１４】
第１のｎチャネル型ＴＦＴ６０１には、第２のテーパー形状を有する導電層がゲート電極６２１としての機能を有し、島状半導体層５０５にチャネル形成領域６０８、ソース領域またはドレイン領域として機能する第１の不純物領域６０９ａ、ゲート電極６２１と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６０９ｂ、一部がゲート電極６２１と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第２の不純物領域（Ｂ）６０９ｃがゲート電極６２１と重なる部分の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極６２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１１５】
駆動回路の第２のｐチャネル型ＴＦＴ６０２は同様に、第２のテーパー形状を有する導電層がゲート電極６２２としての機能を有し、島状半導体層５０６にチャネル形成領域６１０、ソース領域またはドレイン領域として機能する第３の不純物領域６１１ａ、ゲート電極６２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）６１１ｂ、一部がゲート電極６２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）６１１ｃを有する構造となっている。
【０１１６】
駆動回路の第２のｎチャネル型ＴＦＴ６０３には、第２のテーパー形状を有する導電層がゲート電極６２３としての機能を有し、島状半導体層５０７にチャネル形成領域６１２、ソース領域またはドレイン領域として機能する第１の不純物領域６１３ａ、ゲート電極６２３と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１３ｂ、一部がゲート電極６２３と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ６０１と同様に第２の不純物領域（Ｂ）６１３ｃがゲート電極６２３と重なる部分の長さは０．１〜０．３μｍとする。
【０１１７】
駆動回路はシフトレジスタ、バッファ等のロジック回路やアナログスイッチで形成されるサンプリング回路などを有している。図１５（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【０１１８】
画素ＴＦＴ６０４には、第２のテーパー形状を有する導電層がゲート電極６２４としての機能を有し、島状半導体層５０８にチャネル形成領域６１４ａ、６１４ｂ、ソース領域またはドレイン領域として機能する第１の不純物領域６１５ａ、６１７、ゲート電極６２４と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）６１５ｂ、一部がゲート電極６２４と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）６１５ｃを有する構造となっている。第２の不純物領域（Ｂ）６１３ｃがゲート電極６２４と重なる部分の長さは０．１〜０．３μｍとする。また、第１の不純物領域６１７から延在し、第２の不純物領域（Ａ）６１９ｂ、第２の不純物領域（Ｂ）６１９ｃ、導電型を決定する不純物元素が添加されていない領域６１８を有する半導体層と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、第２のテーパー形状を有する導電層から形成される容量配線６２５から保持容量６０５が形成されている。
【０１１９】
画素ＴＦＴ６０４のゲート電極６２４はゲート絶縁膜５７０を介してその下の島状半導体層５０８と交差し、さらに複数の島状半導体層に跨って延在してゲート信号線を兼ねている。保持容量６０５は、画素ＴＦＴ６０４のドレイン領域６２７から延在する半導体層とゲート絶縁膜５７０を介して容量配線６２５が重なる領域で形成されている。この構成において半導体層６１８には、価電子制御を目的とした不純物元素は添加されていない。
【０１２０】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【０１２１】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ６００と第１のｎチャネル型ＴＦＴ６０１は高速動作を重視するシフトレジスタ、バッファ、レベルシフトなどを形成するのに用いる。図１５（Ｂ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ６０１の第２の不純物領域（Ｂ）６０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、ロジック回路部のＴＦＴを一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造にしても良い。ダブルゲート構造のＴＦＴは本実施例の工程を用いて同様に作製できる。
【０１２２】
また、アナログスイッチで構成するサンプリング回路には、ロジック回路部と同様な構成の第２のｐチャネル型ＴＦＴ６０２と第２のｎチャネル型ＴＦＴ６０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、サンプリング回路部の第２のｐチャネル型ＴＦＴ６０２を、一対のソース領域・ドレイン領域間に３つのゲート電極を設けたトリプルゲート構造にしても良く、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２３】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。
【０１２４】
次に、図１６（Ａ）に示すように、図１５（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどを用いて、１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【０１２５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１６（Ａ）で示すように、画素部においては画素電極５６９のコンタクト部６３１と重ねてその部分を覆うように柱状スペーサ６５６を形成すると良い。コンタクト部６３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部６３１にスペーサ用の樹脂を充填する形で柱状スペーサ６５６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ６５５ａ〜６５５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１６（Ａ）で示すようにソース線およびドレイン線を覆うようにして設けても良い。
【０１２６】
その後、配向膜６５７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ６５６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ６５５ａ〜６５５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図には示さないが、配向膜６５７を先に形成してから、スペーサ６５６、６５５ａ〜６５５ｅを形成した構成としても良い。
【０１２７】
対向側の対向基板６５１には、遮光膜６５２、透明導電膜６５３および配向膜６５４を形成する。遮光膜６５２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤６５８で貼り合わせる。シール剤６５８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ６５６、６５５ａ〜６５５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料６５９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１６（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２８】
本発明の半導体装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の半導体装置は公知の方法を用いて作製することが可能である。
【０１２９】
なお、本実施例の構成は、実施例１の成膜方法や実施例２で示したボトムゲート型のＴＦＴと自由に組み合わせて用いることができる。
【０１３０】
〔実施例４〕
本実施例では、本発明の絶縁膜を用いて形成された半導体装置の一例として発光素子を有する発光装置を示し、これらの構造について詳細に説明する。なお、本明細書中では、陰極と陽極の間に発光素子を含む有機化合物層が形成された素子を発光素子とよぶ。また、有機化合物層は、発光層だけでなく、正孔注入層、正孔輸送層、電子輸送層および電子注入層といった層を自由に組み合わせて積層することにより形成したものをいう。
【０１３１】
図９（Ａ）は、基板上にＴＦＴおよび発光素子を形成し、これを封止して作製した発光装置の上面図であり、図９（Ｂ）は図９（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された９０２ａはソース側駆動回路、９０１は画素部、９０２ｂはゲート側駆動回路である。また、９１４は封止基板、９１３はシール材であり、封止基板９１４とシール材９１３により封止された領域は、空間９１５になっている。
【０１３２】
なお、ソース側駆動回路９０２ａ及びゲート側駆動回路９０２ｂに入力される信号を伝送するための配線（図示せず）により、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９１１からビデオ信号やクロック信号を受け取る。なお、ここでは基板上のＴＦＴにＦＰＣが接続された状態を示しているが、ＦＰＣを介してＩＣ（集積回路）が直接実装されたモジュールを本明細書中では、発光装置とよぶ。
【０１３３】
次に、断面構造について図９（Ｂ）を用いて説明する。ガラス基板９００の上方には画素部９０１、駆動回路９０２が形成されており、画素部９０１は電流制御用ＴＦＴ９０３とそのドレインに電気的に接続された画素電極９０４を含む複数の画素により形成される。また、駆動回路９０２はｎチャネル型トランジスタ９０５とｐチャネル型トランジスタ９０６とを組み合わせたＣＭＯＳ回路を用いて形成される。なお、ガラス基板９００上には、保護膜として窒化珪素、酸化珪素または酸化窒化珪素といった珪素を含む化合物や炭素膜（具体的にはダイヤモンドライクカーボン膜）９１６を２〜３０ｎｍの厚さに設けると良い。これにより、基板側からの不純物の侵入を防ぐことができる。
【０１３４】
画素電極９０４は発光素子の陽極として機能する。また、画素電極９０４の両端にはバンク９０７が形成され、画素電極９０４上には有機化合物層９０８および陰極９０９が形成される。陰極９０９は全画素に共通の配線としても機能し、接続配線９１０を経由してＦＰＣ（フレキシブルプリントサーキット）９１１に電気的に接続されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。さらに、陰極９０９上にはパッシベーション膜９１２が形成されている。
【０１３５】
次に、シール材９１３によりガラスからなる封止基板９１４が貼り合わされる。なお、シール材９１３としては、できるだけ水分や酸素を透過しない材料であることが望ましく、紫外線硬化樹脂や熱硬化性樹脂を用いるのが好ましい。また、必要に応じて封止基板９１４と発光素子９１７との間隔を確保するために樹脂膜からなるスペーサを設けても良い。また、空間９１５には窒素や希ガス等の不活性ガスが充填されている。
【０１３６】
さらに、封止基板９１４の両面には、窒化珪素や酸化珪素といった珪素を含む膜や炭素膜（具体的にはダイヤモンドライクカーボン膜）で形成されるバリア膜（９１６ａ、９１６ｂ）を２〜３０ｎｍの厚さに設けておくと良い。バリア膜（９１６ａ、９１６ｂ）を成膜しておくことで、封止された空間に水分や酸素等の不純物の侵入を防ぐことができ、空間９１５内の発光素子の劣化を防ぐことができる。
【０１３７】
以上のような構造で発光素子を空間９１５に封入することにより、発光素子を外部から完全に遮断することができ、外部から侵入する水分や酸素による発光素子の劣化を防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１３８】
なお、本実施例の構成は、実施例１の成膜方法、実施例２で示したボトムゲート型のＴＦＴ及び実施例３で示した作製方法の一部を自由に組み合わせて用いることができる。
【０１３９】
【発明の効果】
以上説明したように、本発明のパルスプラズマＣＶＤ法を用いて絶縁膜を形成することにより、絶縁膜形成時の成膜速度、およびエッチング速度の低速化が可能となり、絶縁膜の薄膜化および膜質特性の向上を実現することができる。なお、本発明により形成された絶縁膜は、今後さらに画素構造等の微細化が進み、薄膜化が要求された際に非常に有効である。
【図面の簡単な説明】
【図１】 高周波電力とラジカルの発生について説明する図。
【図２】 絶縁膜のデューティー比に対する成膜速度。
【図３】 絶縁膜のデューティー比に対するエッチング速度。
【図４】 絶縁膜のデューティー比に対する膜厚均一性。
【図５】 本発明に用いるプラズマＣＶＤ装置の構成を示す図。
【図６】 本発明に用いるプラズマＣＶＤ装置の成膜室の構成を示す図。
【図７】 本発明の絶縁膜を用いたＴＦＴの構造を説明する図。
【図８】 パルス放電プラズマＣＶＤ法において、カソードに印加される高周波電力の波形をオシロスコープで観察した写真。
【図９】 本発明の絶縁膜を用いた発光装置の構造を説明する図。
【図１０】 絶縁膜のＲＦ電力に対する成膜速度。
【図１１】 絶縁膜のＲＦ電力に対するエッチング速度。
【図１２】 絶縁膜のＲＦ電力に対する膜厚均一性。
【図１３】 半導体装置の作製工程を示す図。
【図１４】 半導体装置の作製工程を示す図。
【図１５】 半導体装置の作製工程を示す図。
【図１６】 半導体装置の作製工程を示す図。
Claims (7)
- 半導体層を形成し、
１０〜６０ＭＨｚの高周波電力を３０〜５０％のデューティー比でカソードに断続的に印加し、第１の反応ガスである流量が２７ｓｃｃｍのＳｉＨ ４ 及び流量が９００ｓｃｃｍのＮ ２ Ｏを導入してプラズマを断続的に発生させ、ＲＦ電力が５０Ｗ、基板温度が３２５℃、成膜圧力が１６０Ｐａ、基板電極間距離が２０ｍｍで、前記半導体層の上に、珪素を含む第１の層間膜を形成し、
前記第１の層間膜に水素を含む雰囲気中で熱処理を行い、エッチングガスとしてＣＦ ４ 及びＯ ２ を用いたときの前記第１の層間膜のエッチング速度を２００〜２５０ｎｍ／ｍｉｎとし、
前記第１の層間膜を形成するときの条件で、基板温度を４００℃に変えて連続発振のプラズマＣＶＤにより、前記第１の層間膜の上に、エッチングガスとしてＣＦ ４ 及びＯ ２ を用いたときのエッチング速度が２００〜２５０ｎｍ／ｍｉｎである第２の層間膜を形成し、
前記第１の層間膜と前記第２の層間膜とに、エッチングガスとしてＣＦ ４ 及びＯ ２ を用いてエッチングを行うことにより、コンタクトホールを形成し、
前記第２の層間膜の上に、前記コンタクトホールを介して前記半導体層と接続される金属膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１において、
１０〜６０ＭＨｚの高周波電力を３０〜５０％のデューティー比でカソードに断続的に印加し、第２の反応ガスを導入してプラズマを断続的に発生させ、ガラス基板の上に、珪素を含む下地膜を形成し、
前記下地膜の上に、前記半導体層を形成することを特徴とする半導体装置の作製方法。 - 請求項２において、
前記第２の反応ガスを第３の反応ガスに切り替えて大気雰囲気に晒すことなく、前記下地膜と前記半導体層とを連続して形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一において、
前記半導体層を形成し、
前記半導体層の上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に、ゲート電極を形成し、
前記ゲート電極の上に、前記第１の層間膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１又は請求項２において、
ゲート電極を形成し、
前記ゲート電極の上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に、前記半導体層を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記熱処理は、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間行うことを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記高周波電力のパルス周波数が１〜１０ｋＨｚであることを特徴とする半導体装置の作製方法。
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