JPH05326718A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05326718A JPH05326718A JP4132580A JP13258092A JPH05326718A JP H05326718 A JPH05326718 A JP H05326718A JP 4132580 A JP4132580 A JP 4132580A JP 13258092 A JP13258092 A JP 13258092A JP H05326718 A JPH05326718 A JP H05326718A
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Abstract
(57)【要約】
【目的】 本発明は、複数のビアホールを有し、かつい
ずれのビアホールにおいても、その径が一定にされた、
多層配線構造の半導体装置を得ることを主要な特徴とす
る。 【構成】 半導体基板１の上に第１の配線層のパターン
９ａ，９ｂ，９ｃが設けられている。第１の配線層のパ
ターン９ａ，９ｂ，９ｃを覆うように半導体基板１の上
に層間絶縁膜１０が設けられている。層間絶縁膜１０の
表面を平坦化させるために、層間絶縁膜１０の表面にシ
リコンラダー樹脂１４が塗布されている。シリコンラダ
ー樹脂１４および層間絶縁膜１０中に、第１の配線層の
パターン９ａの表面の第１の接続部９０ａを露出させる
ための第１のビアホール１０ａと第１の配線層のパター
ン９ｂの第２の接続部９０ｂを露出させるための第２の
ビアホール１０ｂが貫通して設けられている。第１のビ
アホール１０ａと第２のビアホール１０ｂを通って、第
１の接続部９０ａと第２の接続部９０ｂに接続されるよ
うに、半導体基板１の上に第２の配線層１２が設けられ
ている。
ずれのビアホールにおいても、その径が一定にされた、
多層配線構造の半導体装置を得ることを主要な特徴とす
る。 【構成】 半導体基板１の上に第１の配線層のパターン
９ａ，９ｂ，９ｃが設けられている。第１の配線層のパ
ターン９ａ，９ｂ，９ｃを覆うように半導体基板１の上
に層間絶縁膜１０が設けられている。層間絶縁膜１０の
表面を平坦化させるために、層間絶縁膜１０の表面にシ
リコンラダー樹脂１４が塗布されている。シリコンラダ
ー樹脂１４および層間絶縁膜１０中に、第１の配線層の
パターン９ａの表面の第１の接続部９０ａを露出させる
ための第１のビアホール１０ａと第１の配線層のパター
ン９ｂの第２の接続部９０ｂを露出させるための第２の
ビアホール１０ｂが貫通して設けられている。第１のビ
アホール１０ａと第２のビアホール１０ｂを通って、第
１の接続部９０ａと第２の接続部９０ｂに接続されるよ
うに、半導体基板１の上に第２の配線層１２が設けられ
ている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、多層配線構造を有
する半導体装置に関する。この発明は、さらにそのよう
な半導体装置の製造方法に関する。
関するものであり、より特定的には、多層配線構造を有
する半導体装置に関する。この発明は、さらにそのよう
な半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの高集積化・多機能化に
伴って、配線も微細化、多層化されてきている。このよ
うな状況下で、多層配線を形成する技術は、今後ますま
す重要なものとなっている。
伴って、配線も微細化、多層化されてきている。このよ
うな状況下で、多層配線を形成する技術は、今後ますま
す重要なものとなっている。
【０００３】図１２は、従来の、多層配線構造を有する
半導体装置の断面図である。シリコン基板１の主表面に
フィールド酸化膜７が形成されている。フィールド酸化
膜７の上にゲート電極配線６が設けられている。ゲート
電極配線６を覆うように、シリコン基板１の上に第１の
層間絶縁膜８が形成されている。第１の層間絶縁膜８の
上に第１のアルミニウム配線層のパターン９ａ，９ｂ，
９ｃが形成されている。第１のアルミニウム配線層のパ
ターン９ａ，９ｂ，９ｃを覆うように、第２の層間絶縁
膜１０が設けられている。第２の層間絶縁膜１０中に
は、第１のアルミニウム配線層のパターン９ａの第１の
接続部９０ａを露出させるための第１のビアホール１０
ａが設けられている。第２の層間絶縁膜１０中には、第
１のアルミニウム配線層のパターン９ｂの第２の接続部
９０ｂを露出させるために第２のビアホール１０ｂが設
けられている。第１のビアホール１０ａおよび第２のビ
アホール１０ｂを通って、第１の接続部９０ａおよび第
２の接続部９０ｂのそれぞれに接続される第２のアルミ
ニウム配線層１２が設けられている。第２のアルミニウ
ム配線層１２を覆うように、シリコン基板１の上にパシ
ベーション膜１３が設けられている。
半導体装置の断面図である。シリコン基板１の主表面に
フィールド酸化膜７が形成されている。フィールド酸化
膜７の上にゲート電極配線６が設けられている。ゲート
電極配線６を覆うように、シリコン基板１の上に第１の
層間絶縁膜８が形成されている。第１の層間絶縁膜８の
上に第１のアルミニウム配線層のパターン９ａ，９ｂ，
９ｃが形成されている。第１のアルミニウム配線層のパ
ターン９ａ，９ｂ，９ｃを覆うように、第２の層間絶縁
膜１０が設けられている。第２の層間絶縁膜１０中に
は、第１のアルミニウム配線層のパターン９ａの第１の
接続部９０ａを露出させるための第１のビアホール１０
ａが設けられている。第２の層間絶縁膜１０中には、第
１のアルミニウム配線層のパターン９ｂの第２の接続部
９０ｂを露出させるために第２のビアホール１０ｂが設
けられている。第１のビアホール１０ａおよび第２のビ
アホール１０ｂを通って、第１の接続部９０ａおよび第
２の接続部９０ｂのそれぞれに接続される第２のアルミ
ニウム配線層１２が設けられている。第２のアルミニウ
ム配線層１２を覆うように、シリコン基板１の上にパシ
ベーション膜１３が設けられている。
【０００４】次に、図１２に示す従来の半導体装置の、
製造方法について説明する。図１３〜図１７は、従来の
半導体装置の製造方法の順序の各工程における半導体装
置の断面図である。
製造方法について説明する。図１３〜図１７は、従来の
半導体装置の製造方法の順序の各工程における半導体装
置の断面図である。
【０００５】図１３を参照して、シリコン基板１の主表
面にフィールド酸化膜７を形成する。フィールド酸化膜
７の上にゲート電極配線６を形成する。ゲート電極配線
６を覆うようにシリコン基板１の上に第１の層間絶縁膜
８を形成する。第１の層間絶縁膜８の上に第１のアルミ
ニウム配線層のパターン９ａ，９ｂ，９ｃを形成する。
第１のアルミニウム配線層のパターン９ａ，９ｂ，９ｃ
を覆うように、第２の層間絶縁膜１０を形成する。第２
の層間絶縁膜１０は、プラズマＣＶＤ法によりシリコン
酸化膜をシリコン基板１の上に形成し、その後回転塗布
法によって、その上に無機塗布絶縁膜を形成し、その後
これらをドライエッチング法によってエッチバックする
ことによって形成される。無機塗布絶縁膜には、スピン
オングラス膜（ＳＯＧ膜）が用いられていた。
面にフィールド酸化膜７を形成する。フィールド酸化膜
７の上にゲート電極配線６を形成する。ゲート電極配線
６を覆うようにシリコン基板１の上に第１の層間絶縁膜
８を形成する。第１の層間絶縁膜８の上に第１のアルミ
ニウム配線層のパターン９ａ，９ｂ，９ｃを形成する。
第１のアルミニウム配線層のパターン９ａ，９ｂ，９ｃ
を覆うように、第２の層間絶縁膜１０を形成する。第２
の層間絶縁膜１０は、プラズマＣＶＤ法によりシリコン
酸化膜をシリコン基板１の上に形成し、その後回転塗布
法によって、その上に無機塗布絶縁膜を形成し、その後
これらをドライエッチング法によってエッチバックする
ことによって形成される。無機塗布絶縁膜には、スピン
オングラス膜（ＳＯＧ膜）が用いられていた。
【０００６】図１４を参照して、第２の層間絶縁膜１０
の上に、レジスト２２を塗布する。第１のアルミニウム
配線層のパターン９ａの第１の接続部を露出させるため
の第１のビアホールを形成すべき領域に第１の開口部２
２ａができるように、かつ第１のアルミニウム配線層の
パターン９ｂの第２の接続部を露出させるための第２の
ビアホールを形成すべき領域に第２の開口部２２ｂがで
きるように、レジスト２２をパターニングする。
の上に、レジスト２２を塗布する。第１のアルミニウム
配線層のパターン９ａの第１の接続部を露出させるため
の第１のビアホールを形成すべき領域に第１の開口部２
２ａができるように、かつ第１のアルミニウム配線層の
パターン９ｂの第２の接続部を露出させるための第２の
ビアホールを形成すべき領域に第２の開口部２２ｂがで
きるように、レジスト２２をパターニングする。
【０００７】図１５を参照して、レジストパターン２２
をマスクにして、たとえば反応性イオンエッチング法に
より、第２の層間絶縁膜１０を選択的にエッチングし、
それによって第１のビアホール１０ａと第２のビアホー
ル１０ｂを形成する。その後、図１５と図１６を参照し
て、レジストパターン２２を酸素プラズマ等により除去
する。
をマスクにして、たとえば反応性イオンエッチング法に
より、第２の層間絶縁膜１０を選択的にエッチングし、
それによって第１のビアホール１０ａと第２のビアホー
ル１０ｂを形成する。その後、図１５と図１６を参照し
て、レジストパターン２２を酸素プラズマ等により除去
する。
【０００８】図１７を参照して、たとえばスパッタ法に
より、第１のビアホール１０ａと第２のビアホール１０
ｂの中に埋込まれるように、第２の層間絶縁膜１０の表
面全面に、アルミニウム膜を形成する。その後、このア
ルミニウム膜を、フォトリソグラフィ技術および反応性
イオンエッチング法により、パターニングし、それによ
って第２のアルミニウム配線層１２のパターンを形成す
る。第２のアルミニウム配線層１２のパターンを覆うよ
うに、シリコン基板１の表面全面に、プラズマＣＶＤ法
により、パシベーション膜１３となるシリコン窒化膜を
形成する。その後、図示しないが、パシベーション膜１
３中に、ボンディングパッドを露出させるための開口部
を形成し、ボンディングパッドにボンディングワイヤを
接続し、半導体装置の製造工程を完了させる。
より、第１のビアホール１０ａと第２のビアホール１０
ｂの中に埋込まれるように、第２の層間絶縁膜１０の表
面全面に、アルミニウム膜を形成する。その後、このア
ルミニウム膜を、フォトリソグラフィ技術および反応性
イオンエッチング法により、パターニングし、それによ
って第２のアルミニウム配線層１２のパターンを形成す
る。第２のアルミニウム配線層１２のパターンを覆うよ
うに、シリコン基板１の表面全面に、プラズマＣＶＤ法
により、パシベーション膜１３となるシリコン窒化膜を
形成する。その後、図示しないが、パシベーション膜１
３中に、ボンディングパッドを露出させるための開口部
を形成し、ボンディングパッドにボンディングワイヤを
接続し、半導体装置の製造工程を完了させる。
【０００９】
【発明が解決しようとする課題】従来の、多層配線構造
を有する半導体装置の製造方法は以上述べた方法により
行なわれており、配線の多層化、微細化とともに、以下
に述べる問題が、顕著に現われてきた。
を有する半導体装置の製造方法は以上述べた方法により
行なわれており、配線の多層化、微細化とともに、以下
に述べる問題が、顕著に現われてきた。
【００１０】配線の微細化、すなわち、配線幅の縮小
は、ビアホールの径のサイズの縮小を要求する。その結
果、ビアホールのパターンの形成が困難になるという問
題が生じてきた。この問題を、図１８を参照して、さら
に詳細に説明する。図１８を参照して、２つのビアホー
ルを形成するための第１の開口部２２ａと第２の開口部
２２ｂがレジスト２２中に形成されている。第１の開口
部２２ａは、第１のアルミニウム配線層のパターン９ａ
の接続部を露出させるための第１のビアホールを形成す
るためのものである。第２の開口部２２ｂは、第１のア
ルミニウム配線層のパターン９ｂの接続部を露出させる
ための第２のビアホールを形成するためのものである。
は、ビアホールの径のサイズの縮小を要求する。その結
果、ビアホールのパターンの形成が困難になるという問
題が生じてきた。この問題を、図１８を参照して、さら
に詳細に説明する。図１８を参照して、２つのビアホー
ルを形成するための第１の開口部２２ａと第２の開口部
２２ｂがレジスト２２中に形成されている。第１の開口
部２２ａは、第１のアルミニウム配線層のパターン９ａ
の接続部を露出させるための第１のビアホールを形成す
るためのものである。第２の開口部２２ｂは、第１のア
ルミニウム配線層のパターン９ｂの接続部を露出させる
ための第２のビアホールを形成するためのものである。
【００１１】第１の開口部２２ａは、第２のビアホール
が形成される領域、すなわち、フィールド酸化膜７とゲ
ート電極配線６ａと第１のアルミニウム配線のパターン
９ａが積み重なった部分に形成される。第２の開口部２
２ｂは、第１のアルミニウム配線のパターン９ｂのみが
設けられた領域の上に形成される。すなわち、第１の開
口部２２ａは層間絶縁膜１０の凸部の上に形成され、第
２の開口部２２ｂは層間絶縁膜１０の凹部の上に形成さ
れる（すなわち、ａ3 ＞ｂ3 ）。
が形成される領域、すなわち、フィールド酸化膜７とゲ
ート電極配線６ａと第１のアルミニウム配線のパターン
９ａが積み重なった部分に形成される。第２の開口部２
２ｂは、第１のアルミニウム配線のパターン９ｂのみが
設けられた領域の上に形成される。すなわち、第１の開
口部２２ａは層間絶縁膜１０の凸部の上に形成され、第
２の開口部２２ｂは層間絶縁膜１０の凹部の上に形成さ
れる（すなわち、ａ3 ＞ｂ3 ）。
【００１２】このような段差が生じたままレジスト２２
を層間絶縁膜１０の上塗布すると、レジスト２２は凸部
において相対的に薄く形成され、凹部において厚く形成
される。すなわちａ4 ＜ｂ4 となる。このような状態で
フォトリソグラフィ技術によって、レジスト２２のパタ
ーニングを行なうと、レジスト２２のパターンのトップ
ではａ1 ＝ｂ1 となるが、レジストパターンのボトムに
おいてはａ2 ＞ｂ2 となってしまう。
を層間絶縁膜１０の上塗布すると、レジスト２２は凸部
において相対的に薄く形成され、凹部において厚く形成
される。すなわちａ4 ＜ｂ4 となる。このような状態で
フォトリソグラフィ技術によって、レジスト２２のパタ
ーニングを行なうと、レジスト２２のパターンのトップ
ではａ1 ＝ｂ1 となるが、レジストパターンのボトムに
おいてはａ2 ＞ｂ2 となってしまう。
【００１３】このようにレジスト断面の形状が違ってく
る理由を、図１９と図２０と図２１を用いて説明する。
る理由を、図１９と図２０と図２１を用いて説明する。
【００１４】図１９は、段差を有する層間絶縁膜１０の
上にレジスト２２を形成した場合の、各部分における最
適焦点位置を示す図である。レジスト２２の膜厚が薄い
Ａ部分での最適焦点位置はａである。レジスト２２の膜
厚が厚いＢ部分での最適焦点位置はｂである。それぞれ
の部分で、焦点を合わせてレジストを露光すれば、同一
の径を有する第１の開口部２２ａと第２の開口部２２ｂ
が得られる。しかしながら、通常は、どちらか一方の開
口部に焦点を合わせて露光する。
上にレジスト２２を形成した場合の、各部分における最
適焦点位置を示す図である。レジスト２２の膜厚が薄い
Ａ部分での最適焦点位置はａである。レジスト２２の膜
厚が厚いＢ部分での最適焦点位置はｂである。それぞれ
の部分で、焦点を合わせてレジストを露光すれば、同一
の径を有する第１の開口部２２ａと第２の開口部２２ｂ
が得られる。しかしながら、通常は、どちらか一方の開
口部に焦点を合わせて露光する。
【００１５】図２０を参照して、Ａ部分に焦点を合わせ
て露光すると、Ｂ部分においては第２の開口部２２ｂの
開口が不完全となる。一方、図２１を参照して、Ｂ部分
に焦点を合わせた場合には、Ａ部分において第１の開口
部２２ａの径は大きくなりすぎてしまう。
て露光すると、Ｂ部分においては第２の開口部２２ｂの
開口が不完全となる。一方、図２１を参照して、Ｂ部分
に焦点を合わせた場合には、Ａ部分において第１の開口
部２２ａの径は大きくなりすぎてしまう。
【００１６】以上のような理由で、図１８に戻って、第
１の開口部２２ａと第２の開口部２２ｂの断面形状は異
なってくる。このような断面形状を有するレジストを用
いて第２の層間絶縁膜１０をエッチングすると、図２２
を参照して、第１のビアホール１０ａは完全に開口する
が、第２のビアホール１０ｂは開口不良となる。その結
果、第２のビアホール１０ｂが十分開口されていないた
めに、第２のアルミニウム配線層１２と第１のアルミニ
ウム配線層のパターン９ｂとが電気的に接続されないと
いう問題点があった。
１の開口部２２ａと第２の開口部２２ｂの断面形状は異
なってくる。このような断面形状を有するレジストを用
いて第２の層間絶縁膜１０をエッチングすると、図２２
を参照して、第１のビアホール１０ａは完全に開口する
が、第２のビアホール１０ｂは開口不良となる。その結
果、第２のビアホール１０ｂが十分開口されていないた
めに、第２のアルミニウム配線層１２と第１のアルミニ
ウム配線層のパターン９ｂとが電気的に接続されないと
いう問題点があった。
【００１７】このような問題は、配線の多層化ととも
に、段差が大きくなればなるほど、顕著となってきた。
いずれの問題も、層間絶縁膜の表面に凹凸が存在するこ
とが原因である。
に、段差が大きくなればなるほど、顕著となってきた。
いずれの問題も、層間絶縁膜の表面に凹凸が存在するこ
とが原因である。
【００１８】それゆえに、この発明の目的は、複数のビ
アホールを有し、かついずれのビアホールにおいても、
その径が一定にされた、多層配線構造の半導体装置を提
供することにある。
アホールを有し、かついずれのビアホールにおいても、
その径が一定にされた、多層配線構造の半導体装置を提
供することにある。
【００１９】この発明の他の目的は、そのような半導体
装置の製造方法を提供することにある。
装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】この発明に係の第１の局
面に従う半導体装置は、半導体基板と、上記半導体基板
の上に設けられ、第１の接続部と第２の接続部を有する
第１の配線層とを備える。上記第１の配線層を覆うよう
に上記半導体基板の上に層間絶縁膜が設けられている。
上記層間絶縁膜の表面を平坦化させるために、該層間絶
縁膜の表面に、下記一般式を有するシリコンラダー樹脂
が塗布されている。
面に従う半導体装置は、半導体基板と、上記半導体基板
の上に設けられ、第１の接続部と第２の接続部を有する
第１の配線層とを備える。上記第１の配線層を覆うよう
に上記半導体基板の上に層間絶縁膜が設けられている。
上記層間絶縁膜の表面を平坦化させるために、該層間絶
縁膜の表面に、下記一般式を有するシリコンラダー樹脂
が塗布されている。
【００２１】
【化４】
【００２２】（式中、Ｒ1 はフェニル基または低級アル
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂および
上記層間絶縁膜中に、上記第１の配線層の表面の第１の
接続部を露出させるための第１のビアホールと、上記第
１の配線層の第２の接続部を露出させるための第２のビ
アホールとが、貫通して設けられている。上記第１およ
び第２のビアホールを通って、上記第１および第２の接
続部に接続されるように、上記半導体基板の上に、第２
の配線層が設けられている。
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂および
上記層間絶縁膜中に、上記第１の配線層の表面の第１の
接続部を露出させるための第１のビアホールと、上記第
１の配線層の第２の接続部を露出させるための第２のビ
アホールとが、貫通して設けられている。上記第１およ
び第２のビアホールを通って、上記第１および第２の接
続部に接続されるように、上記半導体基板の上に、第２
の配線層が設けられている。
【００２３】この発明の第２の局面に従う半導体装置の
製造方法において、まず、半導体基板の上に、第１の接
続部と第２の接続部を有する第１の配線層を形成する。
上記第１の配線層を覆うように、上記半導体基板の上に
層間絶縁膜を形成する。上記層間絶縁膜の上全面に、下
記一般式で示されるシリコンラダー樹脂を塗布し、それ
によって上記層間絶縁膜の表面を平坦にする。
製造方法において、まず、半導体基板の上に、第１の接
続部と第２の接続部を有する第１の配線層を形成する。
上記第１の配線層を覆うように、上記半導体基板の上に
層間絶縁膜を形成する。上記層間絶縁膜の上全面に、下
記一般式で示されるシリコンラダー樹脂を塗布し、それ
によって上記層間絶縁膜の表面を平坦にする。
【００２４】
【化５】
【００２５】（式中、Ｒ1 はフェニル基または低級アル
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂の上全
面にレジストを塗布する。上記第１の配線層の表面の上
記第１の接続部を露出させるための第１のビアホールを
形成すべき領域に第１の開口部ができるように、かつ上
記第１の配線層の表面の上記第２の開口部を露出させる
ための第２のビアホールを形成すべき領域に第２の開口
部ができるように、上記レジストをパターニングする。
パターニングされた上記レジストを用いて、上記層間絶
縁膜を選択的にエッチングし、それによって上記層間絶
縁膜中に上記第１のビアホールと上記第２のビアホール
を形成する。その後、上記レジストを除去する。上記第
１のビアホールおよび上記第２のビアホールを通って、
上記第１の配線層の上記第１の接続部および上記第２の
接続部に接続される第２の配線パターンを上記半導体基
板の上に形成する。
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂の上全
面にレジストを塗布する。上記第１の配線層の表面の上
記第１の接続部を露出させるための第１のビアホールを
形成すべき領域に第１の開口部ができるように、かつ上
記第１の配線層の表面の上記第２の開口部を露出させる
ための第２のビアホールを形成すべき領域に第２の開口
部ができるように、上記レジストをパターニングする。
パターニングされた上記レジストを用いて、上記層間絶
縁膜を選択的にエッチングし、それによって上記層間絶
縁膜中に上記第１のビアホールと上記第２のビアホール
を形成する。その後、上記レジストを除去する。上記第
１のビアホールおよび上記第２のビアホールを通って、
上記第１の配線層の上記第１の接続部および上記第２の
接続部に接続される第２の配線パターンを上記半導体基
板の上に形成する。
【００２６】この発明の第３の局面に従う製造方法にお
いては、まず、半導体基板の上に、第１の接続部と第２
の接続部を第１の配線層を形成する。上記第１の配線層
を覆うように上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜の上全面に、下記一般式で示される
シリコンラダー樹脂を塗布し、それによって該層間絶縁
膜の表面を平坦にする。
いては、まず、半導体基板の上に、第１の接続部と第２
の接続部を第１の配線層を形成する。上記第１の配線層
を覆うように上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜の上全面に、下記一般式で示される
シリコンラダー樹脂を塗布し、それによって該層間絶縁
膜の表面を平坦にする。
【００２７】
【化６】
【００２８】（式中、Ｒ1 はフェニル基または低級アル
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂の上全
面にレジストを塗布する。上記第１の配線層の表面の上
記第１の接続部を露出させるための第１のビアホールを
形成すべき領域に第１の開口部ができるように、かつ上
記第１の配線層の表面の上記第２の接続部を露出させる
ための第２のビアホールを形成すべき領域に第２の開口
部ができるように、上記レジストをパターニングする。
パターニングされた上記レジストを用いて、上記層間絶
縁膜を選択的にエッチングし、それによって上記層間絶
縁膜中に上記第１のビアホールと上記第２のビアホール
を形成する。上記レジストを除去する。その後、上記シ
リコンラダー樹脂を除去する。上記第１のビアホールお
よび上記第２のビアホールを通って、上記第１の配線層
の上記第１の接続部および上記第２の接続部に接続され
る第２の配線層を、上記半導体基板の上に形成する。
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）上記シリコンラダー樹脂の上全
面にレジストを塗布する。上記第１の配線層の表面の上
記第１の接続部を露出させるための第１のビアホールを
形成すべき領域に第１の開口部ができるように、かつ上
記第１の配線層の表面の上記第２の接続部を露出させる
ための第２のビアホールを形成すべき領域に第２の開口
部ができるように、上記レジストをパターニングする。
パターニングされた上記レジストを用いて、上記層間絶
縁膜を選択的にエッチングし、それによって上記層間絶
縁膜中に上記第１のビアホールと上記第２のビアホール
を形成する。上記レジストを除去する。その後、上記シ
リコンラダー樹脂を除去する。上記第１のビアホールお
よび上記第２のビアホールを通って、上記第１の配線層
の上記第１の接続部および上記第２の接続部に接続され
る第２の配線層を、上記半導体基板の上に形成する。
【００２９】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、層間絶縁膜の表面が、上記シリコンラダー樹脂によ
って平坦化されている。上記シリコンラダー樹脂は厚く
形成しても、クラックを生じないので、このシリコンラ
ダー樹脂を厚く形成することによって、層間絶縁膜の表
面は十分に平坦化される。結果として、第１のビアホー
ルの径と第２のビアホールの径は、一定となる。ひいて
は、信頼性の高い半導体装置となる。
ば、層間絶縁膜の表面が、上記シリコンラダー樹脂によ
って平坦化されている。上記シリコンラダー樹脂は厚く
形成しても、クラックを生じないので、このシリコンラ
ダー樹脂を厚く形成することによって、層間絶縁膜の表
面は十分に平坦化される。結果として、第１のビアホー
ルの径と第２のビアホールの径は、一定となる。ひいて
は、信頼性の高い半導体装置となる。
【００３０】この発明の第２の局面に従う半導体装置の
製造方法によれば、層間絶縁膜の表面を上記構造式を有
するシリコンラダー樹脂によって平坦化する。上述のシ
リコンラダー樹脂は、厚く形成してもクラックを生じな
い。そのため、このシリコンラダー樹脂を層間絶縁膜の
上に厚く形成することによって、層間絶縁膜の表面を十
分に平坦化することができる。ひいては、第１のビアホ
ールと第２のビアホールをこの層間絶縁膜中に形成する
ときに、これらのビアホールの径を一定にすることが可
能となる。
製造方法によれば、層間絶縁膜の表面を上記構造式を有
するシリコンラダー樹脂によって平坦化する。上述のシ
リコンラダー樹脂は、厚く形成してもクラックを生じな
い。そのため、このシリコンラダー樹脂を層間絶縁膜の
上に厚く形成することによって、層間絶縁膜の表面を十
分に平坦化することができる。ひいては、第１のビアホ
ールと第２のビアホールをこの層間絶縁膜中に形成する
ときに、これらのビアホールの径を一定にすることが可
能となる。
【００３１】この発明の第３の局面に従う半導体装置の
製造方法によれば、第２の配線を形成するに先立ち、上
記シリコンラダー樹脂を除去する。これによって、第１
のビアホールと第２のビアホールの深さは、ほぼ均一と
なる。したがって、第２の配線の形成が容易となる。
製造方法によれば、第２の配線を形成するに先立ち、上
記シリコンラダー樹脂を除去する。これによって、第１
のビアホールと第２のビアホールの深さは、ほぼ均一と
なる。したがって、第２の配線の形成が容易となる。
【００３２】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００３３】実施例１ 図１は、本発明が適用される半導体装置の断面図であ
り、２つのＭＯＳトランジスタにより、ＣＭＯＳインバ
ータを構成している部分の断面図である。図２は、図１
におけるＡ−Ａ線に沿う断面図である。これらの図を参
照して、ｐ型シリコン基板１の主表面に、ｐ型ウェル拡
散層２と、ｎ型ウェル拡散層３が設けられている。ｐ型
ウェル拡散層２の主表面に、ｎ型拡散層であるソース４
ｂとドレイン５ｂが設けられている。ｐ型ウェル拡散層
２の上部には、ゲート酸化膜を介して、ゲート電極配線
６ｂが設けられており、これによって、ｐチャネル型ト
ランジスタが構成されている。
り、２つのＭＯＳトランジスタにより、ＣＭＯＳインバ
ータを構成している部分の断面図である。図２は、図１
におけるＡ−Ａ線に沿う断面図である。これらの図を参
照して、ｐ型シリコン基板１の主表面に、ｐ型ウェル拡
散層２と、ｎ型ウェル拡散層３が設けられている。ｐ型
ウェル拡散層２の主表面に、ｎ型拡散層であるソース４
ｂとドレイン５ｂが設けられている。ｐ型ウェル拡散層
２の上部には、ゲート酸化膜を介して、ゲート電極配線
６ｂが設けられており、これによって、ｐチャネル型ト
ランジスタが構成されている。
【００３４】ｎ型ウェル拡散層３の主表面には、ｐ型拡
散層であるソース４ａとドレイン５ａが設けられてい
る。ｎ型ウェル拡散層３の上には、ゲート酸化膜を介し
て、ゲート電極配線６ａが形成され、これによってｎチ
ャネル型トランジスタが構成されている。これら２つの
トランジスタは、フィールド酸化膜７により分離されて
いる。ゲート電極配線６ａ，６ｂを覆うように、シリコ
ン基板１の上に第１の層間絶縁膜８が被覆されている。
ｎチャネル型トランジスタのドレイン５ａとｐチャネル
型トランジスタのソース４ｂは、コンタクトホールを通
って、第１のアルミニウム配線９により、電気的に接続
されている。第１のアルミニウム配線９を覆うように、
シリコン基板１の上に、第２の層間絶縁膜１０が被覆さ
れている。第２の層間絶縁膜１０の表面を平坦化させる
ために、第２の層間絶縁膜１０の表面に下記一般式を有
するシリコンラダー樹脂１４が被覆されている。
散層であるソース４ａとドレイン５ａが設けられてい
る。ｎ型ウェル拡散層３の上には、ゲート酸化膜を介し
て、ゲート電極配線６ａが形成され、これによってｎチ
ャネル型トランジスタが構成されている。これら２つの
トランジスタは、フィールド酸化膜７により分離されて
いる。ゲート電極配線６ａ，６ｂを覆うように、シリコ
ン基板１の上に第１の層間絶縁膜８が被覆されている。
ｎチャネル型トランジスタのドレイン５ａとｐチャネル
型トランジスタのソース４ｂは、コンタクトホールを通
って、第１のアルミニウム配線９により、電気的に接続
されている。第１のアルミニウム配線９を覆うように、
シリコン基板１の上に、第２の層間絶縁膜１０が被覆さ
れている。第２の層間絶縁膜１０の表面を平坦化させる
ために、第２の層間絶縁膜１０の表面に下記一般式を有
するシリコンラダー樹脂１４が被覆されている。
【００３５】
【化７】
【００３６】（式中、Ｒ1 はフェニル基または低級アル
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）シリコンラダー樹脂１４および
第２の層間絶縁膜１０中に、第１のアルミニウム配線層
のパターン９ａの第１の接続部９０ａを露出させるため
の第１のビアホール１０ａと、第１の配線層のパターン
９ｂの第２の接続部９０ｂを露出させるための第２のビ
アホール１０ｂが貫通して設けられている。第１のビア
ホール１０ａおよび第２のビアホール１０ｂを通って、
第１および第２の接続部９０ａ，９０ｂに接続されるよ
うに、第２のアルミニウム配線層１２が設けられてい
る。第２のアルミニウム配線層１２を覆うように、シリ
コン基板１の上にパシベーション膜１３が設けられてい
る。この実施例では、第１のビアホール１０ａの径は、
第２のビアホール１０ｂの径と、ほぼ等しくされてい
る。また、第１のビアホール１０ａの上端部とシリコン
基板１の主表面との間の距離と、第２のビアホール１０
ｂの上端部とシリコン基板１の主表面との間の距離はほ
ぼ等しくされている。
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）シリコンラダー樹脂１４および
第２の層間絶縁膜１０中に、第１のアルミニウム配線層
のパターン９ａの第１の接続部９０ａを露出させるため
の第１のビアホール１０ａと、第１の配線層のパターン
９ｂの第２の接続部９０ｂを露出させるための第２のビ
アホール１０ｂが貫通して設けられている。第１のビア
ホール１０ａおよび第２のビアホール１０ｂを通って、
第１および第２の接続部９０ａ，９０ｂに接続されるよ
うに、第２のアルミニウム配線層１２が設けられてい
る。第２のアルミニウム配線層１２を覆うように、シリ
コン基板１の上にパシベーション膜１３が設けられてい
る。この実施例では、第１のビアホール１０ａの径は、
第２のビアホール１０ｂの径と、ほぼ等しくされてい
る。また、第１のビアホール１０ａの上端部とシリコン
基板１の主表面との間の距離と、第２のビアホール１０
ｂの上端部とシリコン基板１の主表面との間の距離はほ
ぼ等しくされている。
【００３７】次に、図２に示す半導体装置の製造方法に
ついて説明する。図３〜図７は、図２に示す半導体装置
の製造方法の順序の各工程における半導体装置の部分断
面図である。
ついて説明する。図３〜図７は、図２に示す半導体装置
の製造方法の順序の各工程における半導体装置の部分断
面図である。
【００３８】図３を参照して、シリコン基板１の主表面
にフィールド酸化膜７を形成する。フィールド酸化膜７
の上にゲート電極配線６を形成する。ゲート電極配線６
を覆うように、シリコン基板１の上に第１の層間絶縁膜
８を形成する。第１の層間絶縁膜８の上に、第１のアル
ミニウム配線層のパターン９ａ，９ｂ，９ｃを形成す
る。第１のアルミニウム配線層のパターン９ａ，９ｂ，
９ｃを覆うように、第１の層間絶縁膜８の上に第２の層
間絶縁膜１０を形成する。続いて、第２の層間絶縁膜１
０の上全面に、たとえば回転塗布法により、下記一般式
で示される、シリコンラダー樹脂１４を塗布する。
にフィールド酸化膜７を形成する。フィールド酸化膜７
の上にゲート電極配線６を形成する。ゲート電極配線６
を覆うように、シリコン基板１の上に第１の層間絶縁膜
８を形成する。第１の層間絶縁膜８の上に、第１のアル
ミニウム配線層のパターン９ａ，９ｂ，９ｃを形成す
る。第１のアルミニウム配線層のパターン９ａ，９ｂ，
９ｃを覆うように、第１の層間絶縁膜８の上に第２の層
間絶縁膜１０を形成する。続いて、第２の層間絶縁膜１
０の上全面に、たとえば回転塗布法により、下記一般式
で示される、シリコンラダー樹脂１４を塗布する。
【００３９】
【化８】
【００４０】（式中、Ｒ1 はフェニル基または低級アル
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）シリコンラダー樹脂は、たとえ
ば、ポリフェニルシルセスキオキサン、ポリフェニルビ
ニルシルセスキオキサン、ポリフェニルメチルシルセス
キオキサン、ポリメチルビニルシルセスキオキサン、ポ
リメチルシルセスキオキサン、ポリビニルシルセスキオ
キサンおよびポリアリルシルセスキオキサン等である。
シリコンラダー樹脂１４を第２の層間絶縁膜１０の上に
塗布することによって、第２の層間絶縁膜１０の表面が
平坦化される。
キル基であり、Ｒ1 は同種でもよく、異種でもよい，ま
た、Ｒ2 は水素原子または低級アルキル基であり、Ｒ2
は同種でもよく、異種でもよい，さらに、n は２０〜１
０００の整数を示す。）シリコンラダー樹脂は、たとえ
ば、ポリフェニルシルセスキオキサン、ポリフェニルビ
ニルシルセスキオキサン、ポリフェニルメチルシルセス
キオキサン、ポリメチルビニルシルセスキオキサン、ポ
リメチルシルセスキオキサン、ポリビニルシルセスキオ
キサンおよびポリアリルシルセスキオキサン等である。
シリコンラダー樹脂１４を第２の層間絶縁膜１０の上に
塗布することによって、第２の層間絶縁膜１０の表面が
平坦化される。
【００４１】なお、上記式中、ｎが２０未満だと、成膜
性が悪くなり、またｎが１０００を超えると、成膜後の
ウエットエッチング性に劣る。
性が悪くなり、またｎが１０００を超えると、成膜後の
ウエットエッチング性に劣る。
【００４２】続いて、１５０℃の温度で、ベーキングを
行なって、溶剤を蒸発させる。その後、絶縁性を高める
ために、３００℃以上の温度でベークを行なう。シラノ
ール（Ｓｉ（ＯＨ）4 ）を主成分とする無機塗布絶縁膜
を用いた場合には、膜自身の収縮応力によってクラック
を生じやすい。そのため、シラノールを主成分とする無
機塗布絶縁膜を平坦化のために用いた場合には、０．５
μｍの膜厚しか塗布できない。これに対して、上述のシ
リコンラダー樹脂１４を用いると、１．０μｍ以上の膜
厚にできる。なぜなら、この樹脂は熱収縮性が小さいの
で、１．０μｍを超える膜厚でも、クラックを生じない
からである。このため、このシリコンラダー樹脂１４
は、下地段差の平坦化能力に非常に優れている。
行なって、溶剤を蒸発させる。その後、絶縁性を高める
ために、３００℃以上の温度でベークを行なう。シラノ
ール（Ｓｉ（ＯＨ）4 ）を主成分とする無機塗布絶縁膜
を用いた場合には、膜自身の収縮応力によってクラック
を生じやすい。そのため、シラノールを主成分とする無
機塗布絶縁膜を平坦化のために用いた場合には、０．５
μｍの膜厚しか塗布できない。これに対して、上述のシ
リコンラダー樹脂１４を用いると、１．０μｍ以上の膜
厚にできる。なぜなら、この樹脂は熱収縮性が小さいの
で、１．０μｍを超える膜厚でも、クラックを生じない
からである。このため、このシリコンラダー樹脂１４
は、下地段差の平坦化能力に非常に優れている。
【００４３】図４を参照して、シリコンラダー樹脂１４
の上全面に、レジスト１５を塗布する。フォトリソグラ
フィ技術により、レジストをパターニングし、第１の配
線層のパターン９ａの表面の第１の接続部を露出させる
ための第１のビアホールを形成すべき領域に第１の開口
部１５ａを形成し、かつ第１の配線層のパターン９ｂの
表面の第２の接続部を露出させるための第２のビアホー
ルを形成すべき領域に、第２の開口部１５ｂを形成す
る。
の上全面に、レジスト１５を塗布する。フォトリソグラ
フィ技術により、レジストをパターニングし、第１の配
線層のパターン９ａの表面の第１の接続部を露出させる
ための第１のビアホールを形成すべき領域に第１の開口
部１５ａを形成し、かつ第１の配線層のパターン９ｂの
表面の第２の接続部を露出させるための第２のビアホー
ルを形成すべき領域に、第２の開口部１５ｂを形成す
る。
【００４４】このとき、第２の層間絶縁膜１０の表面が
平坦化能力に優れたシリコンラダー系樹脂１４により平
坦化されているため、レジスト１５の高精度のパターニ
ングが可能となる。
平坦化能力に優れたシリコンラダー系樹脂１４により平
坦化されているため、レジスト１５の高精度のパターニ
ングが可能となる。
【００４５】高精度のパターニングが可能となることに
ついて、図８を用いて、さらに詳しく説明する。図８
は、図４の拡大図である。図８を参照して、第１の開口
部１５ａと第２の開口部１５ｂがレジスト１５中に形成
されている。第１の開口部１５ａは、フィールド酸化膜
７とゲート電極配線６と、第１の層間絶縁膜８と第１の
アルミニウム配線層のパターン９ａが積み重ねられた部
分の上に設けられている。第２の開口部１５ｂは、第１
の層間絶縁膜８の上に設けられた第１のアルミニウム配
線層のパターン９ｂのみが積み重ねられた部分の上に設
けられている。第２の層間絶縁膜１０の上に塗布された
シリコンラダー樹脂１４によって、第２の層間絶縁膜１
０の表面が十分に平坦化されているため、ｃ3 とｄ3 は
ほぼ等しくなっている。したがって、レジスト１５を第
２の層間絶縁膜１０の上に塗布すると、下地表面が平坦
化されているために、レジスト１５の膜厚は、すべての
部分において、一定となる。第１の開口部１５ａが形成
される部分と第２の開口部１５ｂが形成される部分にお
いてさえ、ｃ4 とｄ4 は等しくなる。そのために、フォ
トリソグラフィ技術によりレジスト１５のパターニング
を行なうと、レジストパターンの頂上の部分において、
ｃ1 ＝ｄ1 になり、レジストパターンのボトム部分にお
けるそれぞれの開口部の寸法も等しく（Ｃ2 ＝ｄ2 ）と
なる。したがって、レジスト１５の高精度のパターニン
グが可能となる。
ついて、図８を用いて、さらに詳しく説明する。図８
は、図４の拡大図である。図８を参照して、第１の開口
部１５ａと第２の開口部１５ｂがレジスト１５中に形成
されている。第１の開口部１５ａは、フィールド酸化膜
７とゲート電極配線６と、第１の層間絶縁膜８と第１の
アルミニウム配線層のパターン９ａが積み重ねられた部
分の上に設けられている。第２の開口部１５ｂは、第１
の層間絶縁膜８の上に設けられた第１のアルミニウム配
線層のパターン９ｂのみが積み重ねられた部分の上に設
けられている。第２の層間絶縁膜１０の上に塗布された
シリコンラダー樹脂１４によって、第２の層間絶縁膜１
０の表面が十分に平坦化されているため、ｃ3 とｄ3 は
ほぼ等しくなっている。したがって、レジスト１５を第
２の層間絶縁膜１０の上に塗布すると、下地表面が平坦
化されているために、レジスト１５の膜厚は、すべての
部分において、一定となる。第１の開口部１５ａが形成
される部分と第２の開口部１５ｂが形成される部分にお
いてさえ、ｃ4 とｄ4 は等しくなる。そのために、フォ
トリソグラフィ技術によりレジスト１５のパターニング
を行なうと、レジストパターンの頂上の部分において、
ｃ1 ＝ｄ1 になり、レジストパターンのボトム部分にお
けるそれぞれの開口部の寸法も等しく（Ｃ2 ＝ｄ2 ）と
なる。したがって、レジスト１５の高精度のパターニン
グが可能となる。
【００４６】図５に戻って、レジスト１５のパターンを
マスクにして、たとえばＲＩＥにより、シリコンラダー
樹脂１４をエッチングし、続いて第２の層間絶縁膜１０
をエッチングし、第１のビアホール１０ａと第２のビア
ホール１０ｂを形成する。
マスクにして、たとえばＲＩＥにより、シリコンラダー
樹脂１４をエッチングし、続いて第２の層間絶縁膜１０
をエッチングし、第１のビアホール１０ａと第２のビア
ホール１０ｂを形成する。
【００４７】図６を参照して、レジスト１５を、酸素プ
ラズマ等によって除去する。図７を参照して、第１のビ
アホール１０ａと第２のビアホール１０ｂ中に埋込むよ
うに、シリコンラダー樹脂１４の上全面に、たとえばス
パッタ法により、アルミニウム合金膜を形成し、フォト
リソグラフィ技術、ＲＩＥ技術等を用いて、このアルミ
ニウム合金膜をパターニングし、第２のアルミニウム配
線層１２のパターンを形成する。その後、第２のアルミ
ニウム配線層１２のパターンを覆うように、シリコン基
板１の上にパシベーション膜１３を形成する。
ラズマ等によって除去する。図７を参照して、第１のビ
アホール１０ａと第２のビアホール１０ｂ中に埋込むよ
うに、シリコンラダー樹脂１４の上全面に、たとえばス
パッタ法により、アルミニウム合金膜を形成し、フォト
リソグラフィ技術、ＲＩＥ技術等を用いて、このアルミ
ニウム合金膜をパターニングし、第２のアルミニウム配
線層１２のパターンを形成する。その後、第２のアルミ
ニウム配線層１２のパターンを覆うように、シリコン基
板１の上にパシベーション膜１３を形成する。
【００４８】実施例２ 実施例１では、図７を参照して、シリコンラダー樹脂１
４を除去しないで、第２のアルミニウム配線層１２を形
成したが、第１のビアホール１０ａと第２のビアホール
１０ｂを形成した後、シリコンラダー樹脂１４を除去し
てもよい。
４を除去しないで、第２のアルミニウム配線層１２を形
成したが、第１のビアホール１０ａと第２のビアホール
１０ｂを形成した後、シリコンラダー樹脂１４を除去し
てもよい。
【００４９】図９は、図３〜図６に示す工程を経た後、
シリコンラダー樹脂１４を除去したときの状態を示して
いる。シリコンラダー樹脂１４は、薄いフッ化水素酸水
溶液による、ウエットエッチング法により除去される。
フッ化水素酸水溶液を用いると、シリコンラダー樹脂の
エッチング速度は速くなる。そのため、シリコンラダー
樹脂１４と第２の層間絶縁膜１０とのエッチング選択比
は大きくなり、シリコンラダー樹脂１４を優先的にエッ
チング除去することが可能となる。なお、十分な選択比
さえあれば、ウエットエッチングでなくても、たとえば
ドライエッチングを採用してもよい。
シリコンラダー樹脂１４を除去したときの状態を示して
いる。シリコンラダー樹脂１４は、薄いフッ化水素酸水
溶液による、ウエットエッチング法により除去される。
フッ化水素酸水溶液を用いると、シリコンラダー樹脂の
エッチング速度は速くなる。そのため、シリコンラダー
樹脂１４と第２の層間絶縁膜１０とのエッチング選択比
は大きくなり、シリコンラダー樹脂１４を優先的にエッ
チング除去することが可能となる。なお、十分な選択比
さえあれば、ウエットエッチングでなくても、たとえば
ドライエッチングを採用してもよい。
【００５０】シリコンラダー樹脂１４を全面除去すれ
ば、図９および図１０を参照して、第１のビアホール１
０ａと第２のビアホール１０ｂの深さがほぼ均一になる
ため、その後に、第２のアルミニウム配線層１２を形成
しやすくなる。すなわち、ビアホールの深さが不均一で
あると、第２のアルミニウム配線層を形成するとき（た
とえばスパッタ法）に、ステップカバレッジの悪化を招
くことがある。一方、ビアホールの深さを均一にする
と、第２のアルミニウム配線層１２は、いずれのビアホ
ールにも、均一に埋込まれる。それゆえ、信頼性の高い
半導体装置が得られる。
ば、図９および図１０を参照して、第１のビアホール１
０ａと第２のビアホール１０ｂの深さがほぼ均一になる
ため、その後に、第２のアルミニウム配線層１２を形成
しやすくなる。すなわち、ビアホールの深さが不均一で
あると、第２のアルミニウム配線層を形成するとき（た
とえばスパッタ法）に、ステップカバレッジの悪化を招
くことがある。一方、ビアホールの深さを均一にする
と、第２のアルミニウム配線層１２は、いずれのビアホ
ールにも、均一に埋込まれる。それゆえ、信頼性の高い
半導体装置が得られる。
【００５１】実施例３ 上記実施例では、配線層がアルミニウムである場合につ
いて述べたが、この発明は、これに限られるものでな
く、配線層の材料としてタングステン、チタン、モリブ
デン等の高融点金属や、これらのシリサイド（ＷＳ
ｉ2 、ＴｉＳｉ2 、ＭｏＳｉ2 ）あるいは多結晶シリコ
ンであってもよい。
いて述べたが、この発明は、これに限られるものでな
く、配線層の材料としてタングステン、チタン、モリブ
デン等の高融点金属や、これらのシリサイド（ＷＳ
ｉ2 、ＴｉＳｉ2 、ＭｏＳｉ2 ）あるいは多結晶シリコ
ンであってもよい。
【００５２】実施例４ 上記実施例では、第１のアルミニウム配線層と第２のア
ルミニウム配線層を接続するためのビアホールについて
述べたが、この発明はこれに限られるものでなく、図１
１に示すような、第２のアルミニウム配線層と第３のア
ルミニウム配線層を接続するためのビアホールを形成す
る場合に、本発明を適用しても、上述の実施例と同様の
効果を奏する。
ルミニウム配線層を接続するためのビアホールについて
述べたが、この発明はこれに限られるものでなく、図１
１に示すような、第２のアルミニウム配線層と第３のア
ルミニウム配線層を接続するためのビアホールを形成す
る場合に、本発明を適用しても、上述の実施例と同様の
効果を奏する。
【００５３】なお、図１１に示す実施例において、図１
に示す部材と同一の部分には同一の参照番号を付し、そ
の説明を繰り返さない。図１１において、５１は第３の
層間絶縁膜であり、５２はシリコンラダー樹脂であり、
５４は第３のアルミニウム配線である。
に示す部材と同一の部分には同一の参照番号を付し、そ
の説明を繰り返さない。図１１において、５１は第３の
層間絶縁膜であり、５２はシリコンラダー樹脂であり、
５４は第３のアルミニウム配線である。
【００５４】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、第１のビアホールの径
と第２のビアホールの径が一定となっている。その結
果、第２の配線層は、これらのビアホールの中に、精度
よく埋込まれ、ひいては、信頼性の高い半導体装置とな
る。
局面に従う半導体装置によれば、第１のビアホールの径
と第２のビアホールの径が一定となっている。その結
果、第２の配線層は、これらのビアホールの中に、精度
よく埋込まれ、ひいては、信頼性の高い半導体装置とな
る。
【００５５】また、この発明の第２の局面に従う半導体
装置の製造方法によれば、層間絶縁膜の表面を平坦化能
力に優れたシリコンラダー樹脂によって平坦化する。こ
のシリコンラダー樹脂は、厚く形成してもクラックを生
じないので、このシリコンラダー樹脂を層間絶縁膜の上
に厚く形成することによって、層間絶縁膜の表面は十分
に平坦化される。ひいては、第１のビアホールと第２の
ビアホールを、この層間絶縁膜中に形成するときに、こ
れらのビアホールの径を一定にすることが可能となる。
ひいては、信頼性の高い、多層配線構造を有する半導体
装置を与えるという効果を奏する。
装置の製造方法によれば、層間絶縁膜の表面を平坦化能
力に優れたシリコンラダー樹脂によって平坦化する。こ
のシリコンラダー樹脂は、厚く形成してもクラックを生
じないので、このシリコンラダー樹脂を層間絶縁膜の上
に厚く形成することによって、層間絶縁膜の表面は十分
に平坦化される。ひいては、第１のビアホールと第２の
ビアホールを、この層間絶縁膜中に形成するときに、こ
れらのビアホールの径を一定にすることが可能となる。
ひいては、信頼性の高い、多層配線構造を有する半導体
装置を与えるという効果を奏する。
【００５６】この発明の第３の局面に従う半導体装置の
製造方法によれば、第２の配線を形成するに先立ち、シ
リコンラダー系樹脂を除去する。これによって、第１の
ビアホールと第２のビアホールの深さは、ほぼ均一とな
る。したがって、第２の配線の形成が容易となる。
製造方法によれば、第２の配線を形成するに先立ち、シ
リコンラダー系樹脂を除去する。これによって、第１の
ビアホールと第２のビアホールの深さは、ほぼ均一とな
る。したがって、第２の配線の形成が容易となる。
【図１】本発明の一実施例に係る半導体装置の断面図で
ある。
ある。
【図２】図１におけるＡ−Ａ線に沿う断面図である。
【図３】本発明の実施例に従った製造方法の順序の第１
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図４】本発明の実施例に従った製造方法の順序の第２
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図５】本発明の実施例に従った製造方法の順序の第３
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図６】本発明の実施例に従った製造方法の順序の第４
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図７】本発明の実施例に従った製造方法の順序の第５
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図８】本発明の作用を説明するための図である。
【図９】本発明の第２の実施例に従った製造方法の順序
の第１の工程における半導体装置の部分断面図である。
の第１の工程における半導体装置の部分断面図である。
【図１０】本発明の第２の実施例に従った製造方法の順
序の第２の工程における半導体装置の部分断面図であ
る。
序の第２の工程における半導体装置の部分断面図であ
る。
【図１１】本発明の第３の実施例に従った半導体装置の
断面図である。
断面図である。
【図１２】従来の半導体装置の断面図である。
【図１３】従来の半導体装置の製造方法の順序の第１の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図１４】従来の半導体装置の製造方法の順序の第２の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図１５】従来の半導体装置の製造方法の順序の第３の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図１６】従来の半導体装置の製造方法の順序の第４の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図１７】従来の半導体装置の製造方法の順序の第５の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図１８】従来の半導体装置の製造方法の問題点を説明
するための図である。
するための図である。
【図１９】リソグラフィ技術を説明するための第１の図
である。
である。
【図２０】リソグラフィ技術を説明するための第２の図
である。
である。
【図２１】リソグラフィ技術を説明するための第３の図
である。
である。
【図２２】従来の半導体装置の問題点を示すための図で
ある。
ある。
１ シリコン基板 ６ａ ゲート電極配線 ６ｂ ゲート電極配線 ７ フィールド酸化膜 ８ 第１の層間絶縁膜 ９ 第１のアルミニウム配線 １０ 第２の層間絶縁膜 １０ａ 第１のビアホール １０ｂ 第２のビアホール １２ 第２のアルミニウム配線 １３ パシベーション膜 １４ シリコンラダー樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 足立 悦志 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社生産技術研究所内
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられ、第１の接続部と第２の
接続部を有する第１の配線層と、 前記第１の配線層を覆うように前記半導体基板の上に設
けられた層間絶縁膜と、 前記層間絶縁膜の表面を平坦化させるために、該層間絶
縁膜の表面に塗布された下記一般式を有するシリコンラ
ダー樹脂と、 【化１】 （式中、Ｒ1 はフェニル基または低級アルキル基であ
り、Ｒ1 は同種でもよく、異種でもよい，また、Ｒ2 は
水素原子または低級アルキル基であり、Ｒ2 は同種でも
よく、異種でもよい，さらに、n は２０〜１０００の整
数を示す。）前記シリコンラダー樹脂および前記層間絶
縁膜中に貫通して設けられ、前記第１の配線層の表面の
前記第１の接続部を露出させるための第１のビアホール
と、前記第１の配線層の前記第２の接続部を露出させる
ための第２のビアホールと、 前記第１および第２のビアホールを通って前記第１およ
び第２の接続部に接続されるように、前記半導体基板の
上に設けられた第２の配線層とを備える、半導体装置。 - 【請求項２】 半導体基板の上に、第１の接続部と第２
の接続部を有する第１の配線層を形成する工程と、 前記第１の配線層を覆うように前記半導体基板の上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜の上全面に、下記一般式で示されるシリ
コンラダー樹脂を塗布し、それによって該層間絶縁膜の
表面を平坦にする工程と、 【化２】 （式中、Ｒ1 はフェニル基または低級アルキル基であ
り、Ｒ1 は同種でもよく、異種でもよい，また、Ｒ2 は
水素原子または低級アルキル基であり、Ｒ2 は同種でも
よく、異種でもよい，さらに、n は２０〜１０００の整
数を示す。）前記シリコンラダー樹脂の上全面にレジス
トを塗布する工程と、 前記第１の配線層の表面の前記第１の接続部を露出させ
るための第１のビアホールを形成すべき領域に第１の開
口部ができるように、かつ前記第１の配線層の表面の前
記第２の接続部を露出させるための第２のビアホールを
形成すべき領域に第２の開口部ができるように、前記レ
ジストをパターニングする工程と、 パターニングされた前記レジストを用いて前記層間絶縁
膜を選択的にエッチングし、それによって前記層間絶縁
膜中に前記第１のビアホールと前記第２のビアホールを
形成する工程と、 前記レジストを除去する工程と、 前記第１のビアホールおよび前記第２のビアホールを通
って、前記第１の接続部および前記第２の接続部に接続
される第２の配線層を前記半導体基板の上に形成する工
程と、を備えた半導体装置の製造方法。 - 【請求項３】 半導体基板の上に、第１の接続部と第２
の接続部を有する第１の配線層を形成する工程と、 前記第１の配線層を覆うように前記半導体基板の上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜の上全面に、下記一般式で示されるシリ
コンラダー樹脂を通し、それによって該層間絶縁膜の表
面を平坦にする工程と、 【化３】 （式中、Ｒ1 はフェニル基または低級アルキル基であ
り、Ｒ1 は同種でもよく、異種でもよい，また、Ｒ2 は
水素原子または低級アルキル基であり、Ｒ2 は同種でも
よく、異種でもよい，さらに、n は２０〜１０００の整
数を示す。）前記シリコンラダー樹脂の上全面にレジス
トを塗布する工程と、 前記第１の配線層の表面の前記第１の接続部を露出させ
るための第１のビアホールを形成すべき領域に第１の開
口部ができるように、かつ前記第１の配線層の表面の前
記第２の接続部を露出させるための第２のビアホールを
形成すべき領域に第２の開口部ができるように、前記レ
ジストをパターニングする工程と、 パターニングされた前記レジストを用いて、前記層間絶
縁膜を選択的にエッチングし、それによって前記層間絶
縁膜中に前記第１のビアホールと前記第２のビアホール
とを形成する工程と、 前記レジストを除去する工程と、 前記シリコンラダー樹脂を除去する工程と、 前記第１のビアホールおよび前記第２のビアホールを通
って、前記第１の接続部と前記第２の接続部にそれぞれ
接続される第２の配線層を前記半導体基板の上に形成す
る工程と、を備えた半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132580A JPH05326718A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
| US08/040,968 US5510653A (en) | 1992-05-25 | 1993-03-31 | Semiconductor device including silicon ladder resin layer |
| DE4316266A DE4316266C2 (de) | 1992-05-25 | 1993-05-14 | Halbleitervorrichtung mit einer Mehrschicht-Verbindungsstruktur und Verfahren zum Herstellen einer solchen |
| KR1019930008706A KR0124144B1 (ko) | 1992-05-25 | 1993-05-20 | 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132580A JPH05326718A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326718A true JPH05326718A (ja) | 1993-12-10 |
Family
ID=15084657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132580A Pending JPH05326718A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5510653A (ja) |
| JP (1) | JPH05326718A (ja) |
| KR (1) | KR0124144B1 (ja) |
| DE (1) | DE4316266C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3214186B2 (ja) * | 1993-10-07 | 2001-10-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP0696056B1 (en) * | 1994-07-29 | 2000-01-19 | STMicroelectronics, Inc. | Method of testing and repairing an integrated circuit structure and forming a passivation structure |
| US6335561B2 (en) * | 1998-01-20 | 2002-01-01 | Rohm Co., Ltd. | Semiconductor device having a passivation film |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| JP2000216264A (ja) * | 1999-01-22 | 2000-08-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法 |
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| JPS6267839A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0226053A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH02277255A (ja) * | 1989-04-18 | 1990-11-13 | Mitsubishi Electric Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349609A (en) * | 1979-06-21 | 1982-09-14 | Fujitsu Limited | Electronic device having multilayer wiring structure |
| EP0021818B1 (en) * | 1979-06-21 | 1983-10-05 | Fujitsu Limited | Improved electronic device having multilayer wiring structure |
| JPS59107523A (ja) * | 1983-12-05 | 1984-06-21 | Nitto Electric Ind Co Ltd | 半導体素子の保護膜形成方法 |
| JPS60143649A (ja) * | 1983-12-29 | 1985-07-29 | Hitachi Ltd | 半導体装置の多層配線構造 |
| JPS62299843A (ja) * | 1986-06-19 | 1987-12-26 | Fujitsu Ltd | パタ−ン形成方法 |
| JPS63213347A (ja) * | 1987-02-27 | 1988-09-06 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0769610B2 (ja) * | 1987-03-19 | 1995-07-31 | 株式会社日立製作所 | パターン形成方法 |
| JPH02101764A (ja) * | 1988-10-08 | 1990-04-13 | Toshiba Chem Corp | 樹脂封止型半導体装置 |
| US5177588A (en) * | 1991-06-14 | 1993-01-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including nitride layer |
-
1992
- 1992-05-25 JP JP4132580A patent/JPH05326718A/ja active Pending
-
1993
- 1993-03-31 US US08/040,968 patent/US5510653A/en not_active Expired - Fee Related
- 1993-05-14 DE DE4316266A patent/DE4316266C2/de not_active Expired - Fee Related
- 1993-05-20 KR KR1019930008706A patent/KR0124144B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256731A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | パタ−ン形成方法 |
| JPS6267839A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0226053A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH02277255A (ja) * | 1989-04-18 | 1990-11-13 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930024122A (ko) | 1993-12-22 |
| DE4316266C2 (de) | 1997-07-17 |
| KR0124144B1 (ko) | 1997-11-25 |
| DE4316266A1 (de) | 1993-12-02 |
| US5510653A (en) | 1996-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |