JP2000216264A - Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化した場合にも、高速動作化、低消費電
力化が可能であり、優れた電気的特性を有する配線構造
を備えた半導体装置およびその製造方法ならびにその製
造方法において用いる半導体回路設計方法を提供する。 【解決手段】 半導体装置では、導電領域３ａは半導体
基板１の主表面上に形成されている。第１の配線層１０
ａは、導電領域３ａに電気的に接続され、相対的に短い
配線長を有し、相対的に高い電気抵抗を有する材料を含
む。第１の絶縁体１１は、第１の配線層１０ａを囲むよ
うに形成され、相対的に低い誘電率を有する。第２の配
線層２８ａは、半導体基板１の主表面上に形成され、第
１の配線層１０ａに含まれる材料よりも低い電気抵抗を
有する材料を含み、第１の配線層１０ａよりも配線長が
長い。第２の絶縁体２４、２５、２９は、第２の配線層
２８ａを囲むように形成され、第１の絶縁体１１よりも
高い誘電率を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＭＯＳ論理回
路素子、半導体装置とその製造方法およびその製造方法
において用いる半導体回路設計方法に関し、より特定的
には、微細化した場合にも、高速動作化、低消費電力化
を図り、また、電気的特性の劣化を防止することが可能
なＣＭＯＳ論理回路素子、半導体装置とその製造方法お
よびその製造方法において用いる半導体回路設計方法に
関するものである。

【０００２】

【従来の技術】今日、ＣＭＯＳ論理回路素子やＤＲＡＭ
（Dynamic Random Access Memory）などに代表される半
導体装置においては、微細化、高速化、低消費電力化と
いった要求がますます強くなってきている。このような
要求に応えるため、トランジスタ性能の向上、配線層で
の寄生容量の低減、配線抵抗の低減などの手法が用いら
れている。

【０００３】図１９は、従来の半導体装置の多層配線構
造を示す断面模式図である。図１９を参照して、従来の
半導体装置では、第１の層間絶縁膜１４６ａ上にアルミ
ニウムからなる第１の配線１４５ａが形成されている。
第１の配線１４５ａ上には第２の層間絶縁膜１４６ｂを
介してアルミニウムからなる第２の配線１４５ｂ〜１４
５ｄが形成されている。第２の配線１４５ｂ〜１４５ｄ
上には、第２の層間絶縁膜１４６ｂを介して第３の配線
１４５ｅが形成されている。第３の配線１４５ｅ上には
第３の層間絶縁膜１４６ｃが形成されている。ここで、
第１および第３の配線１４５ａ、１４５ｅの延びる方向
とほぼ垂直な方向に延びるように、第２の配線１４５ｂ
〜１４５ｄは形成されている。

【０００４】図１９を参照して、半導体装置の微細化が
進むに従い、配線間の間隔Ｓは小さくなってきている。
そして、この配線間の間隔Ｓが小さくなるのに従って、
配線１４５ｃについての全寄生容量Ｃｔｏｔ（以下全容
量という）は大きくなっていく。ここで、全容量Ｃｔｏ
ｔは、図１９に示すように、水平方向に隣接する配線１
４５ｂ、１４５ｄとの間に形成される寄生容量Ｃｃと、
配線１４５ｅと配線１４５ｃとの間に形成される寄生容
量Ｃｔｏｐと、配線１４５ａと配線１４５ｃとの間に形
成される寄生容量Ｃｂｏｔとの合計で表わされる。そし
て、配線間の距離Ｓが小さくなってくると、全容量Ｃｔ
ｏｔにおける寄生容量Ｃｃの割合が約８０％程度と大変
大きくなってくる。

【０００５】そこで、従来、水平方向における配線間の
寄生容量Ｃｃを低減するため、誘電率の比較的低いフッ
素を添加したシリコン酸化膜（ＳｉＯＦ）などの絶縁体
を隣接する配線間に配置して、水平方向の寄生容量Ｃｃ
を低減することが提案されている。

【０００６】しかし、このＳｉＯＦのような誘電率の低
い絶縁体は、従来用いられていたシリコン酸化膜と比較
して、リーク電流量が大きく、また、配線１４５ａ〜１
４５ｅを構成するアルミニウムなどの材料と反応性が高
いなどの問題がある。このため、従来、図２０に示すよ
うな半導体装置の多層配線構造が提案されている。

【０００７】図２０は、従来の半導体装置の多層配線構
造のもう１つの例を示す断面模式図である。図２０を参
照して、半導体装置は、基本的には図１９に示した半導
体装置と同様の構造を備える。しかし、図２０に示した
半導体装置においては、第２の配線１４５ｂ〜１４５ｄ
の表面を従来のシリコン酸化膜からなる層間絶縁膜１４
６ｂの一部である層間絶縁膜部分１５７ａ〜１５７ｃに
より被覆している。そして、配線１４５ｂ〜１４５ｄの
間に位置するように、層間絶縁膜１４６ｂを構成するシ
リコン酸化膜よりも誘電率の低いＳｉＯＦなどの低誘電
率の絶縁体１５６ａ〜１５６ｄを配置している。そし
て、第２の層間絶縁膜１４６ｂと低誘電率の絶縁体１５
６ａ〜１５６ｄとの上にはシリコン酸化膜からなる層間
絶縁膜１４６ｄが形成されている。

【０００８】このように、配線１４５ｂ〜１４５ｄの間
に低誘電率の絶縁体１５６ａ〜１５６ｄを配置している
ので、配線１４５ｃについての水平方向の寄生容量Ｃｃ
を効果的に低減することができる。また、配線１４５ｂ
〜１４５ｄと低誘電率の絶縁体１５６ａ〜１５６ｄとの
間には、シリコン酸化膜からなる層間絶縁膜部分１５７
ａ〜１５７ｃが形成されているので、配線１４５ｂ〜１
４５ｄと低誘電率の絶縁体１５６ａ〜１５６ｄとが直接
接触することを防止できる。このため、配線１４５ｂ〜
１４５ｄと低誘電率の絶縁体１５６ａ〜１５６ｄとが反
応することを防止できる。この結果、配線１４５ｂ〜１
４５ｄの電気的特性が変動することに起因して、半導体
装置の電気的特性が劣化することを防止できる。

【０００９】

【発明が解決しようとする課題】このように、配線につ
いての寄生容量を低減させながら、半導体装置の微細化
は進められているが、一方で、配線の断面積自体も半導
体装置の微細化に伴ってますます小さくなってきてい
る。そして、配線の断面積が小さくなるに従って、配線
抵抗の増大が半導体装置の動作速度の低下といった電気
的特性の劣化の原因となり、大きな問題となってきてい
る。このため、従来配線の材料として用いられていたア
ルミニウムに代えて、アルミニウムよりもより抵抗の低
い銅を配線材料として用いることが検討されてきてい
る。配線材料として銅を用いれば、アルミニウムを用い
た配線と同じ断面積の配線においても、その配線の抵抗
をより低下させることができる。この結果、半導体装置
の高速動作化、低消費電力化などを実現できる。

【００１０】しかし、銅を用いた配線を形成する際に一
般的に用いられるダマシン法では、そのプロセスにおい
てシリコン窒化膜などをエッチングストッパとして用い
る。そして、このシリコン窒化膜は、銅を用いた配線が
形成された後も層間絶縁膜中に残存する。ここで、この
シリコン窒化膜は、従来層間絶縁膜として用いられてい
たシリコン酸化膜などよりも誘電率が高い。このため、
配線についての寄生容量という観点からみた場合には、
銅を用いた配線を形成することにより、かえって全容量
Ｃｔｏｔが従来よりも大きくなってしまう場合がある。
この結果、従来のアルミニウム配線を、銅を用いた配線
に単純に置換えるだけでは、半導体装置の高速動作化、
低消費電力化などを図り、優れた電気的特性を有する半
導体装置を得ることは困難であるという問題を発明者ら
は発見した。

【００１１】また、銅を用いた配線では、銅の層間絶縁
膜中への拡散を防止するために、その配線の表面にバリ
アメタル層が形成される。ここで、バリアメタル層の膜
厚については、その機能を維持するための最小膜厚が存
在する。そして、一般にバリアメタル層を構成する材料
は、銅よりも電気抵抗が高い。このため、半導体装置が
微細化されるのにしたがい、配線の断面積に対するバリ
アメタル層の割合が大きくなってくるので、配線抵抗に
対するバリアメタル層の影響が無視できなくなってきて
いる。そのため、このバリアメタル層の膜厚のばらつき
などにより、配線抵抗が設計値の範囲から外れる場合が
ある。この結果、半導体装置の電気的特性が劣化すると
いう問題が発生することも発明者らは発見した。

【００１２】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
微細化した場合にも、高速動作化、低消費電力化を図る
ことが可能であり、優れた電気的特性を有する配線構造
を備えた半導体装置を提供することである。

【００１３】この発明のもう１つの目的は、微細化した
場合にも、高速動作化、低消費電力化を図ることが可能
であり、優れた電気的特性を有する配線構造を備えたＣ
ＭＯＳ論理回路素子を提供することである。

【００１４】この発明の他の目的は、微細化した場合に
も、高速動作化、低消費電力化を図ることが可能であ
り、優れた電気的特性を有する配線構造を備えた半導体
装置の製造方法を提供することである。

【００１５】この発明の別の目的は、微細化した場合に
も、高速動作化、低消費電力化を図ることが可能であ
り、優れた電気的特性を有する配線構造を備えた半導体
装置の製造方法において用いる半導体回路設計方法を提
供することである。

【００１６】

【課題を解決するための手段】この発明の一の局面にお
ける半導体装置は、半導体基板と、導電領域と、第１の
配線層と、第１の絶縁体と、第２の配線層と、第２の絶
縁体とを備える。半導体基板は主表面を有する。導電領
域は、半導体基板の主表面上に形成されている。第１の
配線層は、導電領域に電気的に接続され、相対的に短い
配線長を有し、相対的に高い電気抵抗を有する材料を含
む。第１の絶縁体は、第１の配線層を囲むように形成さ
れ、相対的に低い誘電率を有する。第２の配線層は、半
導体基板の主表面上に形成され、第１の配線層に含まれ
る材料よりも低い電気抵抗を有する材料を含み、第１の
配線層よりも配線長が長い。第２の絶縁体は、第２の配
線層を囲むように形成され、第１の絶縁体よりも高い誘
電率を有する（請求項１）。

【００１７】ここで、回路ブロック内の短距離配線など
のように相対的に短い配線長を有する第１の配線層にお
いては、回路素子の高集積化にともない、配線間の距離
をできるだけ小さくする必要がある。そして、このよう
に配線間の距離を小さくした場合には、配線間の寄生容
量を低減することが、半導体装置の高速動作化に特に有
効である。

【００１８】そして、この発明の一の局面における半導
体装置では、相対的に短い配線長を有する第１の配線層
を囲むように、相対的に低い誘電率を有する第１の絶縁
体を形成しているので、第１の配線層についての配線間
の寄生容量を、第２の配線層についての配線間の寄生容
量よりも小さくすることができる。この結果、有効に半
導体装置の高速化を図ることができる。このため、優れ
た電気的特性を有する配線構造を備えた半導体装置を得
ることができる。

【００１９】また、第１の配線層よりも配線長の長い第
２の配線層は、第１の配線層に含まれる材料よりも低い
電気抵抗を有する材料を含んでいるので、第２の配線層
の配線抵抗を第１の配線層の配線抵抗よりも低くするこ
とができる。ここで、回路ブロック間の配線などの長距
離配線などに対応する第２の配線層においては、配線抵
抗を低減することが、半導体装置の高速動作化により有
効である。このため、この発明の一の局面における半導
体装置では、より高速動作化を図ることが可能となる。

【００２０】また、配線抵抗を低減することにより、半
導体装置の低消費電力化を実現することが可能となる。
この結果、優れた電気的特性を有する配線構造を備えた
半導体装置を得ることができる。

【００２１】上記一の局面における半導体装置では、第
２の配線層と第１の配線層とが、半導体基板の主表面上
の異なる層に形成されていてもよい（請求項２）。

【００２２】この場合、配線長のそれぞれ異なる第１の
配線層と第２の配線層とを異なる層において形成するの
で、それぞれ配線長の異なる第１および第２の配線層が
一つの層に形成される場合と比較して、半導体装置にお
ける配線構造を簡素化することができる。

【００２３】また、このように異なる層に第１および第
２の配線層を形成すれば、第１および第２の絶縁体をそ
れぞれ異なる材料を用いて形成する場合にも、一つの層
における絶縁体を同一の材料により形成することができ
る。このため、従来の絶縁体の形成工程と同様の工程を
用いて第１および第２の絶縁体を形成することができ
る。そのため、半導体装置の製造工程が複雑化すること
を防止できる。この結果、半導体装置の製造工程数が増
加することを防止でき、半導体装置の製造コストが増大
することを防止できる。

【００２４】上記一の局面における半導体装置では、第
２の配線層は、第１の配線層が形成された層よりも上に
位置する層に形成されていてもよい（請求項３）。

【００２５】この場合、回路ブロック内の配線などに対
応する、相対的に短い配線長を有する第１の配線層が、
より半導体基板上の素子に近い領域に形成されることに
なる。一方、回路ブロック間を接続するための長距離配
線などに対応する第２の配線層が第１の配線層よりも上
層に形成されるので、第１の配線層の配置に大きく影響
されることなく、第２の配線層の配線経路を最短化する
ことが可能となる。このため、第１の配線層が第２の配
線層よりも上層に形成される場合よりも、トータルの配
線長を削減することができる。この結果、より半導体装
置の高速化、低消費電力化を図ることができる。

【００２６】上記一の局面における半導体装置では、第
２の絶縁体が、第２の配線層の上方および下方に位置し
ていてもよい（請求項４）。

【００２７】上記一の局面における半導体装置では、第
１の配線層がアルミニウムを含んでいてもよく、第２の
配線層が銅を含んでいてもよい（請求項５）。

【００２８】ここで、銅は電気抵抗が従来の配線材料で
あるアルミニウムよりも低く、かつ、エレクトロマイグ
レーション寿命も長い。また、材料コストも安価であ
り、配線材料として特に優れている。そして、このよう
に第２の配線層が銅を含んでいるので、半導体装置の高
速動作化、低消費電力化を確実に図ることができる。

【００２９】また、第１の配線層がアルミニウムを含ん
でいるので、第１の配線層を形成する場合にも、従来の
アルミニウム配線を形成するための製造装置やプロセス
をそのまま適用することができる。そのため、本発明に
よる半導体装置をより容易に製造することが可能とな
る。

【００３０】上記一の局面における半導体装置では、第
２の絶縁体がシリコン窒化膜を含んでいてもよい（請求
項６）。

【００３１】この場合、シリコン窒化膜は、銅を含む第
２の配線層を形成する際のダマシン法におけるエッチン
グストッパとして用いることができる。このため、銅を
含む第２の配線層を容易に形成することができる。

【００３２】上記一の局面における半導体装置では、第
１の絶縁体がシリコン酸化膜を含んでいてもよい（請求
項７）。

【００３３】上記一の局面における半導体装置では、第
２の配線層の横断面積が、第１の配線層の横断面積以上
であってもよい（請求項８）。

【００３４】この場合、回路ブロック間の接続配線など
の長距離配線に対応する第２の配線層において、横断面
積を第１の配線層の横断面積よりも大きくすることによ
り、第２の配線層の配線抵抗をより低減することができ
る。この結果、半導体装置の高速動作化、低消費電力化
を確実に図ることができる。

【００３５】上記一の局面における半導体装置では、第
１の配線層が第３および第４の配線層を含んでいてもよ
く、第２の配線層は第５および第６の配線層を含んでい
てもよい。第５および第６の配線層の間の距離は、第３
および第４の配線層の間の距離以上であってもよい（請
求項９）。

【００３６】この場合、回路ブロック間の接続配線など
の長距離配線に対応する第２の配線層において、配線間
の距離を第１の配線層よりも大きくすることができるの
で、第２の配線層における配線間の寄生容量を確実に低
減することができる。この結果、半導体装置の高速動作
化を図ることができる。

【００３７】上記一の局面における半導体装置では、第
２の配線層が、一方側面と、一方側面と逆側に位置する
他方側面とを有していてもよく、一方側面と他方側面と
の上にはバリアメタル層が形成されていてもよい。一方
側面にほぼ垂直な方向における、第２の配線層の設定線
幅をＷ、一方側面と他方側面との上に形成されたバリア
メタル層の合計膜厚をＢＭ、バリアメタル層の必要最小
膜厚をＢＭｍｉｎ、および設定線幅ＷがΔＷだけ小さく
なった際の第２の配線層の抵抗の許容上昇率をＫとした
場合に、ＢＭｍｉｎ／Ｗ≦ＢＭ／Ｗ≦１−（Ｋ／（Ｋ−
１））×ΔＷ／Ｗという関係を満足するようにバリアメ
タル層の合計膜厚ＢＭが選ばれていてもよい（請求項１
０）。

【００３８】ここで、一般に、断面積Ｓが一様な等質導
線の長さｌの部分の配線抵抗Ｒは、下記のように数式
（１）として表される。ここで、ρは比抵抗を表わす。

【００３９】そして、第２の配線層の膜厚をＴとした場
合には、第２の配線層の単位長さ当りの抵抗は、下記の
ように数式（２）という式で表わされる。

【００４０】そして、第２の配線層の設定線幅ＷがΔＷ
だけ小さくなった際の単位長さ当りの抵抗は、下記のよ
うに数式（３）という式で表わされる。

【００４１】そして、このように設定線幅ＷがΔＷだけ
小さくなった際の第２の配線層の抵抗の許容上昇率がＫ
であるので、第２の配線層は、下記のように数式（４）
という関係式を満足する必要がある。この関係式を整理
すると、数式（５）に示したような式になる。

【００４２】また、バリアメタル層の最小必要膜厚がＢ
Ｍｍｉｎであるので、バリアメタル層の合計膜厚ＢＭ
は、数式（６）という関係も満足する必要がある。

【００４３】この結果、数式（７）という関係を満足す
るように、バリアメタル層の合計膜厚ＢＭを決定すれ
ば、バリアメタル層がその機能を発揮し、かつ、第２の
配線層の抵抗の上昇率が、許容上昇率Ｋ以下となるよう
にすることが可能となる。

【００４４】

【数１】

【００４５】上記一の局面における半導体装置では、第
２の配線層は底面を有していてもよく、底面上には底面
バリアメタル層が形成されていてもよい。底面にほぼ垂
直な方向における、第２の配線層の設定膜厚をＴ、底面
バリアメタル層の膜厚をＢＭＴ、底面バリアメタル層の
必要最小膜厚をＢＭＴｍｉｎ、設定膜厚ＴがΔＴだけ小
さくなった際の第２の配線層の抵抗の許容上昇率をＫＴ
とした場合に、ＢＭＴｍｉｎ／Ｔ≦ＢＭＴ／Ｔ≦１−
（ＫＴ／（ＫＴ−１））×ΔＴ／Ｔという関係を満足す
るように底面バリアメタル層の膜厚ＢＭＴが選ばれてい
てもよい（請求項１１）。

【００４６】この場合にも、上記のバリアメタル層の合
計膜厚ＢＭの決定方法と同様に、第２の配線層の設定膜
厚ＴがΔＴだけ小さくなった際に、第２の配線層の抵抗
の上昇率が許容上昇率ＫＴ以下となるためには、数式
（８）に示した関係式を満足するように、底面バリアメ
タル層の膜厚ＢＭＴが選ばれる必要がある。そして、上
記に示した式を整理すると、数式（９）に示した式とな
る。

【００４７】また、底面バリアメタル層の必要最小膜厚
はＢＭＴｍｉｎであるので、底面バリアメタル層の膜厚
ＢＭＴは、数式（１０）という関係式をも満足する必要
がある。

【００４８】この結果、数式（１１）という関係を満足
するように底面バリアメタル層の膜厚ＢＭＴを決定すれ
ば、底面バリアメタル層が必要な機能を発揮し、かつ、
第２の配線層の抵抗の上昇率を、許容上昇率ＫＴ以下と
することができる。

【００４９】

【数２】

【００５０】この発明の他の局面における半導体回路設
計方法は、相対的に短い配線長を有する第１の配線層
と、第１の配線層を囲むように形成された第１の絶縁体
と、第１の配線層よりも配線長の長い第２の配線層と、
第２の配線層を囲むように形成された第２の絶縁体とを
備える半導体装置の半導体回路設計方法であって、以下
の工程を備える。ある一定の配線間距離を有し、ある特
定された材料を含む複数の配線層と、複数の配線層のそ
れぞれを囲むように形成され、ある特定された材料を含
む絶縁体とを備える第１の配線構造パターンを準備す
る。配線間距離とほぼ同一の配線間距離を有し、ある特
定された材料を含む複数の配線層と、複数の配線層のそ
れぞれを囲むように形成され、ある特定された材料を含
む絶縁体とを備える第２の配線構造パターンを準備す
る。第１の配線構造パターンにおいて、各配線層につい
て第１の寄生容量を算出する。第２の配線構造パターン
において、各配線層について第２の寄生容量を算出す
る。第１および第２の寄生容量の小さい方の第１または
第２の配線構造パターンにおける配線層の材料を、第１
の配線層に含まれる材料として選択する。第１および第
２の寄生容量の小さい方の第１または第２の配線構造パ
ターンにおける絶縁体の材料を、第１の絶縁体に含まれ
る材料として選択する（請求項１２）。

【００５１】このため、寄生容量を低減することが半導
体装置の動作速度の向上に効果的である第１の配線層に
ついて、より寄生容量の小さな半導体回路を得ることが
可能となる。この結果、半導体装置の高速動作化を容易
に図ることが可能となる。そのため、優れた電気的特性
を有する配線構造を備える半導体装置を容易に得ること
ができる。

【００５２】上記他の局面における半導体回路設計方法
では、以下の工程をさらに備えていてもよい。第１の配
線構造パターンにおいて、各配線層について第１の配線
抵抗を算出する。第２の配線構造パターンにおいて、各
配線層について第２の配線抵抗を算出する。第１の配線
構造パターンにおいて、第１の寄生容量と第１の配線抵
抗とを乗じて第１の評価値を算出する。第２の配線構造
パターンにおいて、第２の寄生容量と第２の配線抵抗と
を乗じて第２の評価値を算出する。第１および第２の評
価値の小さい方の第１または第２の配線構造パターンに
おける配線層の材料を、第２の配線層に含まれる材料と
して選択する。第１および第２の評価値の小さい方の第
１または第２の配線構造パターンにおける絶縁体の材料
を、第２の絶縁体に含まれる材料として選択する（請求
項１３）。

【００５３】この場合、第２の配線層について、上記評
価値の小さな半導体回路を容易に得ることができる。こ
こで、第２の配線層は、第１の配線層よりも配線長が長
く、回路ブロック間の接続配線などに対応している。そ
して、このように相対的に長い配線長を有する第２の配
線層においては、寄生容量と配線抵抗とを乗じて得た評
価値を小さくすることが、半導体装置の動作速度の向上
および低消費電力化に効果的である。このため、高速動
作化および低消費電力化を図った半導体装置を容易に得
ることができる。

【００５４】上記他の局面における半導体回路設計方法
では、第１および第２の配線構造パターンが、配線層の
材料としてアルミニウムを用いた配線構造パターン、配
線層の材料として銅を用いた配線構造パターン、および
配線層の材料として銅を用い、配線層の材料としてアル
ミニウムを用いた配線構造パターンにおける配線層とほ
ぼ同じ配線抵抗となるように配線層の膜厚を決定した配
線構造パターンからなる群より選ばれた１種であっても
よい（請求項１４）。

【００５５】この場合、配線層の材料としてアルミニウ
ムもしくは銅を用いた半導体回路において、容易に高速
動作化、低消費電力化を実現することができる。

【００５６】上記他の局面における半導体回路設計方法
では、配線間距離が、半導体装置の製造工程において用
いられる写真製版加工工程における最小加工寸法とほぼ
同一であってもよい（請求項１５）。

【００５７】この発明の別の局面における半導体装置の
製造方法では、上記他の局面における半導体回路設計方
法を用いる（請求項１６）。

【００５８】このため、微細化した場合にも、高速動作
化、低消費電力化を図ることが可能な半導体装置を容易
に得ることができる。

【００５９】この発明のもう１つの局面における半導体
装置は、配線層とバリアメタル層とを備える。配線層
は、一方側面と、一方側面と逆側に位置する他方側面と
を有する。バリアメタル層は、一方側面と他方側面との
上に形成されている。一方側面にほぼ垂直な方向におけ
る配線層の設定線幅をＷ、一方側面と他方側面との上に
形成されたバリアメタル層の合計膜厚をＢＭ、バリアメ
タル層の必要最小膜厚をＢＭｍｉｎ、設定線幅ＷがΔＷ
だけ小さくなった際の配線層の抵抗の許容上昇率をＫと
した場合に、ＢＭｍｉｎ／Ｗ≦ＢＭ／Ｗ≦１−（Ｋ／
（Ｋ−１））×ΔＷ／Ｗという関係を満足するようにバ
リアメタル層の合計膜厚ＢＭが選ばれる（請求項１
７）。

【００６０】このため、上記一の局面における半導体装
置において説明したように、上記の関係を満足するよう
にバリアメタル層の合計膜厚ＢＭを選択しているので、
バリアメタル層の機能を確実に発揮させると同時に、配
線の抵抗の上昇率を許容上昇率Ｋ以下とすることができ
る。これにより、配線層の抵抗が許容上昇率Ｋ以上に上
昇することを確実に防止できる。この結果、配線層の抵
抗が上昇することに起因する半導体回路の動作速度の低
下といった、電気的特性の劣化を確実に防止することが
できる。

【００６１】上記もう１つの局面における半導体装置で
は、配線層が底面を有し、底面上には底面バリアメタル
層が形成されていてもよい。底面にほぼ垂直な方向にお
ける、配線層の設定膜厚をＴ、底面バリアメタル層の膜
厚をＢＭＴ、底面バリアメタル層の必要最小膜厚をＢＭ
Ｔｍｉｎ、設定膜厚ＴがΔＴだけ小さくなった際の配線
層の抵抗の許容上昇率をＫＴとした場合に、ＢＭＴｍｉ
ｎ／Ｔ≦ＢＭＴ／Ｔ≦１−（ＫＴ／（ＫＴ−１））×Δ
Ｔ／Ｔという関係を満足するように底面バリアメタル層
の合計膜厚ＢＭＴが選ばれていてもよい（請求項１
８）。

【００６２】この場合、上記一の局面における半導体装
置において説明したように、上記の関係を満足するよう
に底面バリアメタル層の合計膜厚ＢＭＴが選ばれている
ので、底面バリアメタル層が確実にその機能を発揮する
と同時に、配線層の抵抗の上昇率を、許容上昇率ＫＴ以
下とすることができる。

【００６３】この発明のさらに別の局面におけるＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor ）論理
回路素子は、半導体基板と、導電領域と、第１の配線層
と、第１の絶縁体と、第２の配線層と、第２の絶縁体と
を備える。半導体基板は主表面を有する。導電領域は半
導体基板の主表面上に形成されている。第１の配線層は
導電領域に電気的に接続され、相対的に短い配線長を有
し、相対的に高い電気抵抗を有する材料を含む。第１の
絶縁体は第１の配線層を囲むように形成され、相対的に
低い誘電率を有する。第２の配線層は、半導体基板の主
表面上に形成され、第１の配線層に含まれる材料よりも
低い電気抵抗を有する材料を含み、第１の配線層よりも
配線長が長い。第２の絶縁体は、第２の配線層を囲むよ
うに形成され、第１の絶縁体よりも高い誘電率を有する
（請求項１９）。

【００６４】このため、上記さらに別の局面におけるＣ
ＭＯＳ論理回路素子は、上記一の局面における半導体装
置と同様の構造を備えるので、上記一の局面における半
導体装置と同様の効果を得ることができる。

【００６５】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。

【００６６】（実施の形態１）発明者らは、半導体装置
の配線層ならびに絶縁体の材料および配線構造と半導体
装置の動作速度との関係について検討した。具体的に
は、図１に示すような回路について、配線などの材質お
よび配線長とインバータ遅延時間との関係をシミュレー
ションにより求めた。ここで、図１は、発明者らが検討
した半導体回路の等価回路図である。

【００６７】図１を参照して、発明者らが検討した回路
は、複数のインバータ回路５３ａ、５３ｂを備える。こ
のインバータ回路５３ａ、５３ｂは、配線５５により直
列に接続されている。また、インバータ回路５３ａは、
ｐ型ＭＯＳトランジスタ５４ａとｎ型ＭＯＳトランジス
タ５６ａとを備える。また、インバータ回路５３ｂは、
ｐ型ＭＯＳトランジスタ５４ｂとｎ型ＭＯＳトランジス
タ５６ｂとを備える。

【００６８】図２および３は、配線５５（図１参照）の
例を示す断面模式図である。図２および３を参照して、
発明者らが検討した半導体回路における配線の構造を説
明する。

【００６９】図２を参照して、発明者らが検討した配線
構造の１つは、フッ素を添加したシリコン酸化膜（Ｓｉ
ＯＦ）からなる層間絶縁膜４６に囲まれるようにして、
アルミニウムからなる配線４５ａ、４５ｂが形成されて
いる。配線４５ａ、４５ｂの膜厚Ｔ１は０．５３μｍで
ある。また、配線４５ａ、４５ｂの配線幅Ｗ１は０．３
μｍである。また、配線間距離Ｓ１は０．３μｍとし
た。また、層間絶縁膜４６の比誘電率は約３．５であ
る。

【００７０】このような断面形状のアルミニウムからな
る配線を図１に示した回路の配線５５として用い、この
配線５５の配線長を変化させた場合について、図１に示
した回路でのインバータ遅延時間を測定した。その結果
を図４に示す。

【００７１】また、発明者らは、配線材料として銅を用
いた配線についても検討した。このような銅を用いた配
線の断面構造を図３に示す。

【００７２】図３を参照して、ＳｉＯＦからなる層間絶
縁膜４６に囲まれるように、銅からなる配線４８ａ、４
８ｂが形成されている。ただし、配線４８ａ、４８ｂの
上方および下方には、この銅からなる配線４８ａ、４８
ｂを形成するダマシン法においてエッチングストッパと
して作用するシリコン窒化膜５７ａ、５７ｂが形成され
ている。そして、この銅からなる配線４８ａ、４８ｂの
膜厚Ｔ２、配線幅Ｗ２、配線間距離Ｓ２は、それぞれ図
２に示した配線構造における配線４５ａ、４５ｂの膜厚
Ｔ１、配線幅Ｗ１、配線間距離Ｓ１とそれぞれ同一の値
である。ただし、シリコン窒化膜５７ａ、５７ｂの膜厚
Ｔ３は、５０ｎｍである。

【００７３】このような断面形状の銅からなる配線を図
１に示した回路の配線５５として用い、この配線５５の
配線長を変化させた場合について、図１に示した回路で
のインバータ遅延時間を同様に測定した。その結果を図
４に示す。

【００７４】図４は、図１に示した回路におけるアルミ
ニウム配線を用いた場合のインバータ遅延時間（ｔｐ
ｄ）と銅配線を用いた場合のインバータ遅延時間（ｔｐ
ｄ）との比率と、配線長との関係を示すグラフである。
図４を参照して、横軸が配線５５（図１参照）の配線長
であり、縦軸は、それぞれ同じ配線長のアルミニウム配
線および銅配線を用いた場合のインバータ遅延時間（ｔ
ｐｄ）の比率を示している。

【００７５】図４を参照して、配線長が約３ｍｍ程度ま
では、銅を用いた配線よりもアルミニウムを用いた配線
の方が、インバータ遅延時間が小さくなっていることが
わかる。

【００７６】ここで、図２および３を参照して、配線抵
抗については、アルミニウムからなる配線４５ａ、４５
ｂの配線抵抗よりも、銅からなる配線４８ａ、４８ｂの
配線抵抗の方が小さい。

【００７７】そして、配線４５ａ、４５ｂ、４８ａ、４
８ｂを囲むように形成されている絶縁体については、図
２に示した配線構造においては、層間絶縁膜４６のみが
配線４５ａ、４５ｂの周囲に形成されている。一方、図
３に示した配線構造では、配線４８ａ、４８ｂの周囲に
は、層間絶縁膜４６とシリコン窒化膜５７ａ、５７ｂと
が形成されている。そして、このシリコン窒化膜５７
ａ、５７ｂは比誘電率が７〜９程度と層間絶縁膜４６と
して用いられるＳｉＯＦやシリコン酸化膜などよりも高
い。このため、図３に示した配線構造では、配線４８
ａ、４８ｂの周囲に形成された絶縁体についての、全体
としての比誘電率は、図２に示した配線構造の絶縁体の
比誘電率よりも高くなっている。この結果、図３に示し
た配線構造では、配線４８ａ、４８ｂについての寄生容
量が、図２に示した配線構造における配線４５ａ、４５
ｂについての寄生容量よりも大きくなっている。

【００７８】そして、図４に示すように、配線長が３．
０ｍｍよりも短い短距離の配線については、図２に示し
たようなアルミニウムからなる配線４５ａ、４５ｂを用
いた場合の方が、銅を用いた配線を用いる場合よりもイ
ンバータ遅延時間が小さくなっている。このことは、短
距離配線においては、配線についての寄生容量を低減す
ることが、インバータ遅延時間を低減させること、つま
り半導体装置の動作速度を向上させることに、より効果
的であることを示している。

【００７９】また、一方で、配線長が３．０ｍｍ以上の
長距離配線においては、図３に示した銅を用いた配線４
８ａ、４８ｂを用いた場合の方がインバータ遅延時間は
小さくなっている。このことは、長距離配線において
は、配線抵抗のインバータ遅延時間に対する影響が大き
くなることを示している。すなわち、配線についての寄
生容量と配線抵抗とを乗じた評価値（以下ＲＣ値と呼
ぶ）を低減することが、インバータ遅延時間を小さくす
ること、つまり半導体装置の動作速度を向上させること
に、より効果的であることを示している。

【００８０】ここで、図２に示したようなアルミニウム
を用いた配線４５ａ、４５ｂの抵抗率は３μΩｃｍ程度
であり、図３に示したような銅を用いた配線４８ａ、４
８ｂの抵抗率は２μΩｃｍ程度である。

【００８１】以上のような知見に基づいて製造される半
導体装置を図５に示す。図５は、本発明による半導体装
置の実施の形態１を示す断面模式図である。図５を参照
して、半導体装置を説明する。

【００８２】図５を参照して、半導体基板１の主表面に
は導電領域を囲むように分離絶縁膜２が形成されてい
る。半導体基板１の主表面における導電領域には、チャ
ネル領域に隣接するようにソース／ドレイン領域３ａ〜
３ｄが形成されている。半導体基板１の主表面のチャネ
ル領域上に位置する領域においては、ゲート絶縁膜４
ａ、４ｂを介してゲート電極５ａ、５ｂが形成されてい
る。ゲート電極５ａ、５ｂの側壁上には、サイドウォー
ル６ａ〜６ｄが形成されている。ゲート電極５ａ、５ｂ
とサイドウォール６ａ〜６ｄとソース／ドレイン領域３
ａ〜３ｄとの上には第１の層間絶縁膜７が形成されてい
る。

【００８３】ソース／ドレイン領域３ａ〜３ｄ上に位置
する領域においては、層間絶縁膜７の一部を除去するこ
とによりコンタクトホール８ａ〜８ｄが形成されてい
る。コンタクトホール８ａ〜８ｄの内部には、タングス
テンプラグ９ａ〜９ｄが形成されている。タングステン
プラグ９ａ〜９ｄ上には、第１メタル層としてのアルミ
ニウムー銅合金を主成分とする材料からなる配線（Ａｌ
Ｃｕ配線）１０ａ〜１０ｄが形成されている。ＡｌＣｕ
配線１０ａ〜１０ｄと第１の層間絶縁膜７との上には、
第２の層間絶縁膜１１が形成されている。

【００８４】ＡｌＣｕ配線１０ｂ、１０ｄ上に位置する
領域においては、層間絶縁膜１１の一部を除去すること
によりコンタクトホール１２ａ、１２ｂが形成されてい
る。コンタクトホール１２ａ、１２ｂの内部には、タン
グステンプラグ１３ａ、１３ｂが形成されている。タン
グステンプラグ１３ａ、１３ｂ上には、タングステンプ
ラグ１３ａ、１３ｂと電気的に接続するように第２メタ
ル層としてのＡｌＣｕ配線１５ａ、１５ｃが形成されて
いる。また、ＡｌＣｕ配線１０ｃ上に位置する領域にお
いては、層間絶縁膜１１の上部表面上に第２メタル層と
してのＡｌＣｕ配線１５ｂが形成されている。

【００８５】ＡｌＣｕ配線１５ａ〜１５ｃと第２の層間
絶縁膜１１との上には、第３の層間絶縁膜１４が形成さ
れている。ＡｌＣｕ配線１５ａ、１５ｃ上に位置する領
域においては、層間絶縁膜１４の一部を除去することに
よりコンタクトホール１６ａ、１６ｂが形成されてい
る。コンタクトホール１６ａ、１６ｂの内部には、タン
グステンプラグ１７ａ、１７ｂが形成されている。タン
グステンプラグ１７ａ、１７ｂ上には、第３メタル層と
してのＡｌＣｕ配線１９ｂ、１９ｄが形成されている。
また、第３の層間絶縁膜１４の上部表面には、第３メタ
ル層としてのＡｌＣｕ配線１９ａ、１９ｃが形成されて
いる。ＡｌＣｕ配線１９ａ〜１９ｄと第３の層間絶縁膜
１４との上には第４の層間絶縁膜１８が形成されてい
る。

【００８６】ＡｌＣｕ配線１９ｂ、１９ｄ上に位置する
領域においては、層間絶縁膜１８の一部を除去すること
によりコンタクトホール２０ａ、２０ｂが形成されてい
る。コンタクトホール２０ａ、２０ｂの内部にはタング
ステンプラグ２１ａ、２１ｂが形成されている。タング
ステンプラグ２１ａ、２１ｂ上には、第４メタル層とし
てのＡｌＣｕ配線２３ａ、２３ｂが形成されている。第
４の層間絶縁膜１８とＡｌＣｕ配線２３ａ、２３ｂとの
上には第５の層間絶縁膜２２が形成されている。

【００８７】第５の層間絶縁膜２２上には、シリコン窒
化膜２４が形成されている。シリコン窒化膜２４上には
第６の層間絶縁膜２５が形成されている。層間絶縁膜２
５の一部を除去することにより、溝２６ａ〜２６ｃが形
成されている。溝２６ａ、２６ｃの内部には、バリアメ
タル２７ａ〜２７ｃが形成されている。バリアメタル２
７ａ〜２７ｃ上には、溝２６ａ〜２６ｃの内部を充填す
るように第５メタル層としての銅を主成分とする材料か
らなる配線（Ｃｕ配線）２８ａ〜２８ｃが形成されてい
る。

【００８８】層間絶縁膜２５とＣｕ配線２８ａ〜２８ｃ
との上には、シリコン窒化膜２９が形成されている。シ
リコン窒化膜２９上には、第７の層間絶縁膜３０が形成
されている。層間絶縁膜３０上には、シリコン窒化膜３
１が形成されている。シリコン窒化膜３１上には、第８
の層間絶縁膜３２が形成されている。層間絶縁膜３０、
３２をデュアルダマシン法を用いて除去することによ
り、溝３３ａ〜３３ｃが形成されている。溝３３ａ〜３
３ｃの内部には、バリアメタル３４ａ〜３４ｃが形成さ
れている。バリアメタル３４ａ〜３４ｃ上には、溝３３
ａ〜３３ｃの内部を充填するように、第６メタル層とし
てのＣｕ配線３５ａ〜３５ｃが形成されている。層間絶
縁膜３２とＣｕ配線３５ａ〜３５ｃとの上には、シリコ
ン窒化膜３６が形成されている。シリコン窒化膜３６上
には、パッシベーション膜３７が形成されている。

【００８９】ここで、第１〜第４メタル層としてのＡｌ
Ｃｕ配線１０ａ〜１０ｄ、１５ａ〜１５ｃ、１９ａ〜１
９ｄ、２３ａ、２３ｂは、回路ブロック内の素子間の接
続などに用いられる、比較的配線長の短い短距離配線で
ある。なお、アルミニウムー銅合金を主成分とする材料
からなる配線（ＡｌＣｕ配線）に代えてアルミニウムを
主成分とする材料からなる配線（Ａｌ配線）を用いても
よい。

【００９０】一方、第５および第６メタル層であるＣｕ
配線２８ａ〜２８ｃ、３５ａ〜３５ｃは、回路ブロック
間の接続などに用いられる、比較的長い配線長を有する
長距離配線である。そして、ＡｌＣｕ配線１０ａ〜１０
ｄ、１５ａ〜１５ｃ、１９ａ〜１９ｄ、２３ａ、２３ｂ
（以下、下層配線と呼ぶ）の配線抵抗は、Ｃｕ配線２８
ａ〜２８ｃ、３５ａ〜３５ｃ（以下、上層配線と呼ぶ）
よりも大きい。

【００９１】また、下層配線の周囲に形成された絶縁体
である層間絶縁膜７、１１、１４、１８、２２は、シリ
コン酸化膜またはフッ素を添加したシリコン酸化膜（Ｓ
ｉＯＦ）である。一方、上層配線の周囲に形成された絶
縁体は、シリコン酸化膜またはフッ素を添加したシリコ
ン酸化膜（ＳｉＯＦ）からなる層間絶縁膜２５、３０、
３２とシリコン窒化膜２４、２９、３１、３６とを含
む。ここで、シリコン窒化膜２４、２９、３１、３６
は、シリコン酸化膜やＳｉＯＦよりも大きな比誘電率を
有する。

【００９２】この結果、上層配線の周囲に形成された絶
縁体についての全体として見た比誘電率は、下層配線の
周囲に形成された絶縁体の比誘電率よりも高くなってい
る。なお、層間絶縁膜７、１１、１４、１８、２２、２
５、３０、３２は、シリコン酸化膜からなっていてもよ
い。

【００９３】そして、図５に示すように、上層配線と下
層配線との配線間隔および配線の横断面積がほぼ等しい
ような場合には、下層配線の周囲の絶縁体の比誘電率
が、上層配線の周囲に形成された絶縁体の比誘電率より
も小さいことから、下層配線についての寄生容量を上層
配線についての寄生容量よりも小さくすることが可能で
ある。ここで、短距離配線である下層配線では、配線に
ついての寄生容量を低減することが、半導体装置の高速
動作化に特に有効である。この結果、図５に示した半導
体装置においては、短距離配線である下層配線における
信号の遅延などを有効に防止することができるので、半
導体装置の動作速度を向上させることができる。

【００９４】一方、長距離配線である上層配線において
は、配線についての寄生容量と配線抵抗とを乗じた評価
値（ＲＣ値）を低減することが、配線での信号の伝達速
度を向上させることに、より有効である。そして、図５
に示した半導体装置においては、上層配線としてＣｕ配
線を用いているので、上層配線の配線抵抗を下層配線の
配線抵抗よりも小さくすることができる。この結果、有
効に半導体装置の高速動作化を図ることが可能となって
いる。

【００９５】また、上層配線の配線抵抗を小さくするこ
とができるので、半導体装置の低消費電力化を実現する
ことができる。

【００９６】この結果、優れた電気的特性を有する配線
構造を備えた半導体装置を得ることができる。

【００９７】また、このように、長距離配線と短距離配
線とを別々の層に分離して形成することにより、半導体
装置の回路設計を簡略化することができる。

【００９８】また、このように長距離配線と短距離配線
を半導体基板１上に分けて形成することにより、長距離
配線と短距離配線とを混在させて形成する場合よりも、
半導体装置の配線構造を簡略化することができる。

【００９９】また、このように長距離配線と短距離配線
とを異なる層に形成することにより、１つの層の内部に
おける配線の材質や絶縁体の材質を統一することができ
る。このため、長距離配線と短距離配線との間で、配線
材料および絶縁体の材料を変更する場合にも、半導体の
製造工程が複雑化することを防止できる。この結果、半
導体装置の製造コストが上昇することを防止できる。

【０１００】また、図５に示すように、半導体基板の主
表面に近い層に短距離配線を形成し、短距離配線よりも
上に位置する層において長距離配線を形成することによ
り、長距離配線の配線経路を決定する際に、短距離配線
が形成されている位置を迂回するといったようなことを
行う必要がない。このため、長距離配線の配線経路を単
純化し、配線長を短縮化することができる。この結果、
全配線長を削減することができる。この結果、配線長が
長くなることによる信号の遅延などを防止できるので、
半導体装置をより高速動作化および低消費電力化するこ
とが可能となる。

【０１０１】また、下層配線として、従来用いられてい
たＡｌＣｕ配線やＡｌ配線を用いるので、従来の半導体
装置の製造に用いられていた製造装置や製造ノウハウを
流用することができる。その結果、新たな設備投資や技
術開発を行なうための費用を削減することができる。こ
の結果、半導体装置の製造コストを低減し、かつ、半導
体装置を容易に製造することができる。

【０１０２】また、上層配線として、従来のアルミニウ
ムなどよりも電気抵抗の低いＣｕ配線を用いているの
で、配線における信号の遅延などをより抑制でき、半導
体装置の高速動作化および低消費電力化を図ることがで
きる。

【０１０３】また、上層配線の周囲には、シリコン窒化
膜２４、２９、３１、３６が形成されているが、これら
のシリコン窒化膜は、このＣｕ配線２８ａ〜２８ｃ、３
５ａ〜３５ｃを形成する際のダマシン法におけるエッチ
ングストッパとして利用されている。

【０１０４】図６は、本発明による半導体装置の実施の
形態１の変形例を示す断面模式図である。図６を参照し
て、半導体装置はＣＭＯＳ論理回路素子であり、基本的
には図５に示した半導体装置と同様の構造を備える。た
だし、図６に示した半導体装置では、半導体基板１の主
表面における分離絶縁膜２に囲まれた導電領域におい
て、それぞれソース／ドレイン領域３ａ〜３ｈ、ゲート
絶縁膜４ａ〜４ｄ、ゲート電極５ａ〜５ｄを備える４つ
の電界効果トランジスタが形成されている。

【０１０５】そして、第１の層間絶縁膜７上には、第１
メタル層としてのＡｌＣｕ配線１０ａ〜１０ｇが形成さ
れている。ＡｌＣｕ配線１０ａ〜１０ｇは、それぞれコ
ンタクトホール８ａ〜８ｈの内部に形成されたタングス
テンプラグ９ａ〜９ｈを介して、ソース／ドレイン領域
３ａ〜３ｈと電気的に接続されている。第２の層間絶縁
膜１１上には、第２のメタル層としてのＡｌＣｕ配線１
５ａ〜１５ｃが形成されている。ＡｌＣｕ配線１５ａ〜
１５ｃは、それぞれコンタクトホール１２ａ〜１２ｃの
内部に形成されたタングステンプラグ１３ａ〜１３ｃを
介して、ＡｌＣｕ配線１０ｂ、１０ｄ、１０ｆと電気的
に接続されている。

【０１０６】第３の層間絶縁膜１４上には、第３のメタ
ル層としてのＡｌＣｕ配線１９ａ〜１９ｇが形成されて
いる。ＡｌＣｕ配線１９ｂ、１９ｄ、１９ｆは、それぞ
れコンタクトホール１６ａ〜１６ｃの内部に形成された
タングステンプラグ１７ａ〜１７ｃを介してＡｌＣｕ配
線１５ａ〜１５ｃと電気的に接続されている。第４の層
間絶縁膜１８上には、第４のメタル層としてのＡｌＣｕ
配線２３ａ〜２３ｃが形成されている。ＡｌＣｕ配線２
３ａ〜２３ｃは、それぞれコンタクトホール２０ａ〜２
０ｃの内部に形成されたタングステンプラグ２１ａ〜２
１ｃを介して、ＡｌＣｕ配線１９ｂ、１９ｄ、１９ｆと
電気的に接続されている。

【０１０７】そして、シリコン窒化膜２４上の構造は、
図５に示した半導体装置とほぼ同様であるが、Ｃｕ配線
２８ａ〜２８ｃ、３５ａ〜３５ｃの線幅および膜厚は、
下層配線であるＡｌＣｕ配線１０ａ〜１０ｇ、１５ａ〜
１５ｃ、１９ａ〜１９ｇ、２３ａ〜２３ｃの線幅および
膜厚よりも大きくなっている。また、上層配線であるＣ
ｕ配線２８ａ〜２８ｃ、３５ａ〜３５ｃの配線間距離
も、下層配線における配線間距離よりも大きくなってい
る。

【０１０８】このような構造を備えた半導体装置におい
ては、図５に示した半導体装置と同様の効果を得ること
ができるとともに、上層配線の横断面積を下層配線の横
断面積よりも大きくしているので、上層配線における配
線抵抗をより低くすることができる。この結果、上層配
線におけるＲＣ値をより低減することができるので、半
導体装置の高速動作化、低消費電力化をより図ることが
可能となる。

【０１０９】一方、短距離配線層においては、短距離配
線の横断面積を小さくしている。具体的には、短距離配
線の膜厚を小さくすることにより、配線間の距離を小さ
くしても配線についての寄生容量が増大することを抑制
している。このように配線の横断面積を小さくすると、
配線抵抗が上昇する。しかし、短距離配線においては、
配線についての寄生容量を低減することが半導体装置の
高速動作化により有効である。このため、図６に示した
ような半導体装置においては、結果的に半導体装置の高
速動作化を実現することができる。なお、配線の横断面
積を小さくすることで配線抵抗が高くなる場合でも、半
導体回路を構成するトランジスタのオン抵抗が数キロオ
ーム程度と比較的大きな値であることから、相対的に配
線の横断面積が小さくなることによる配線抵抗の増大は
大きな問題とはならない。

【０１１０】また、図６に示すように、上層配線の配線
間距離を、下層配線における配線間距離よりも大きくす
ることにより、上層配線の配線についての寄生容量をさ
らに低減することができる。この結果、上層配線におけ
るＲＣ値をさらに低減することが可能となり、半導体装
置をより高速動作化、低消費電力化することが可能とな
る。

【０１１１】図７は、本発明による半導体装置の実施の
形態１を示す平面模式図である。図７を参照して、半導
体装置は、外部接続領域３８と、配線領域３９と、回路
ブロック領域４０ａ〜４０ｄと、クロック発生領域４１
とを備える。そして、回路ブロック領域４０ａ〜４０ｄ
の間を接続するブロック間配線４３ａ〜４３ｃおよびク
ロック発生領域４１と回路ブロック領域４０ａ〜４０ｄ
とを接続するためのクロック配線４２が形成されてい
る。このブロック間配線４３ａ〜４３ｃおよびクロック
配線４２は、長距離配線であり、図５および６に示した
Ｃｕ配線２８ａ〜２８ｃ、３５ａ〜３５ｃに対応する。

【０１１２】また、回路ブロック領域４０ｂ〜４０ｃの
内部には、回路ブロック領域内に形成された素子の間を
接続するためのブロック内配線４４ａ〜４４ｃが形成さ
れている。このブロック内配線４４ａ〜４４ｃは、比較
的短い配線長を有する短距離配線であり、図５および６
に示したＡｌＣｕ配線１０ａ〜１０ｇ、１５ａ〜１５
ｃ、１９ａ〜１９ｇ、２３ａ〜２３ｃに対応する。

【０１１３】（実施の形態２）図８は、本発明による半
導体回路設計方法の実施の形態２を説明するためのプロ
セスフロー図である。図８を参照して、本発明による半
導体回路設計方法を説明する。

【０１１４】図８を参照して、まず、複数の異なる配線
構造を準備する。その後、複数の異なる配線構造につい
て全寄生容量（Ｃｔｏｔ）を算出する工程（Ｓ１）を実
施する。その後、それぞれの配線構造の全寄生容量を比
較し、全寄生容量が最小となる配線構造に用いた材料を
短距離配線構造の材料として選択する工程（Ｓ２）を実
施する。

【０１１５】ここで、本発明の実施の形態１において示
したように、比較的短い配線長を有する短距離配線にお
いては、全寄生容量を低減することが、半導体装置の高
速動作化に特に有効である。そのため、図８に示したよ
うな半導体回路設計方法を用いれば、容易に半導体装置
の高速動作化を図ることができる。

【０１１６】図９は、本発明による半導体回路設計方法
の実施の形態２の変形例を示すプロセスフロー図であ
る。図９を参照して、まず、複数の異なる配線構造を準
備する。その後、この複数の異なる配線構造について全
寄生容量（Ｃｔｏｔ）と配線抵抗（Ｒ）とを算出する工
程（Ｓ１）を実施する。

【０１１７】次に、複数の異なる配線構造について、全
寄生容量（Ｃｔｏｔ）と配線抵抗（Ｒ）との積（ＲＣｔ
ｏｔ：評価値）を比較し、この積（ＲＣｔｏｔ）が最小
となる配線構造に用いた材料を長距離配線の材料として
選択する工程（Ｓ２）を実施する。

【０１１８】ここで、本発明の実施の形態１において示
したように、比較的長い配線長を有する長距離配線にお
いては、全寄生容量と配線抵抗との積（ＲＣｔｏｔ）を
低減することが半導体装置の高速動作化、低消費電力化
に特に有効である。そのため、図９に示した半導体回路
設計方法を用いれば、容易に半導体装置の高速動作化、
低消費電力化を図ることができる。

【０１１９】図１０〜１２は、図８および９において用
いる配線構造の第１〜第３パターンを示す断面模式図で
ある。図１０〜１２を参照して、配線構造を説明する。

【０１２０】図１０は、本発明による半導体回路設計方
法において用いられる配線構造の第１パターンを示す断
面模式図である。図１０を参照して、ＳｉＯＦからなる
層間絶縁膜４６ａ上に、Ａｌ配線４５ａが形成されてい
る。Ａｌ配線４５ａ上には、ＳｉＯＦからなる層間絶縁
膜４６ｂを介して、Ａｌ配線４５ｂ〜４５ｄが形成され
ている。Ａｌ配線４５ｂ〜４５ｄは、Ａｌ配線４５ａの
延びる方向とほぼ垂直な方向に延びるように形成されて
いる。Ａｌ配線４５ｂ〜４５ｄ上には、層間絶縁膜４６
ｂを介してＡｌ配線４５ｅが形成されている。Ａｌ配線
４５ｅは、Ａｌ配線４５ａの延びる方向とほぼ平行な方
向に延びるように形成されている。Ａｌ配線４５ｅ上に
は、ＳｉＯＦからなる層間絶縁膜４６ｃが形成されてい
る。

【０１２１】ここで、Ａｌ配線４５ａ〜４５ｅは、それ
ぞれ同じ膜厚Ｔ１および配線幅Ｗ１を有する。そして、
Ａｌ配線４５ｂ〜４５ｄは、配線間隔Ｓを隔てて形成さ
れている。また、Ａｌ配線４５ａ〜４５ｅは、その膜厚
方向については、間隔ＴＩ１を隔てて形成されている。

【０１２２】ここで、Ａｌ配線４５ｃについての全寄生
容量Ｃｔｏｔは、水平方向に隣接するＡｌ配線４５ｂ、
４５ｄとの間の寄生容量（２Ｃｃ）と、Ａｌ配線４５ｅ
との間の寄生容量（Ｃｔｏｐ）と、Ａｌ配線４５ａとの
間の寄生容量（Ｃｂｏｔ）との和で表わされる。

【０１２３】図１１は、本発明による半導体回路設計方
法において用いられる配線構造の第２パターンを示す断
面模式図である。図１１を参照して、配線構造は、基本
的には図１０に示した配線構造の第１パターンと同様の
構造を備える。ただし、図１１に示した配線構造では、
配線材料として銅が用いられているので、Ａｌ配線に代
えてＣｕ配線４８ａ〜４８ｅが形成されている。また、
Ｃｕ配線を形成するためにダマシン法を用いるので、ダ
マシン法においてエッチングストッパとして用いられる
シリコン窒化膜４７ａ〜４７ｆがＣｕ配線４８ａ〜４８
ｅの上方および下方に形成されている。そして、図１１
に示した配線構造では、Ｃｕ配線４８ａ〜４８ｅの膜厚
Ｔ１、配線幅Ｗ１、配線間隔Ｓ、配線の膜厚方向におけ
る間隔ＴＩ１は、すべて図１０に示した配線構造の第１
パターンと同一である。また、層間絶縁膜４６ａ〜４６
ｅの材質は、図１０に示した配線構造の第１パターンに
おける層間絶縁膜４６ａ〜４６ｃと同様である。

【０１２４】図１２は、本発明による半導体回路設計方
法において用いられる配線構造の第３パターンを示す断
面模式図である。図１２を参照して、配線構造は、基本
的には図１１に示した配線構造の第２パターンと同様で
ある。ただし、Ｃｕ配線４９ａ〜４９ｅの膜厚Ｔ２は、
図１１に示した配線構造におけるＣｕ配線４８ａ〜４８
ｅの膜厚Ｔ１よりも小さくなるように決定されている。
これは、Ｃｕ配線４９ａ〜４９ｅの配線抵抗が、図１０
に示した配線構造の第１パターンにおけるＡｌ配線４５
ａ〜４５ｅの配線抵抗とほぼ同一の配線抵抗となるよう
に、Ｃｕ配線４９ａ〜４９ｅの膜厚Ｔ２を決定している
ためである。また、層間絶縁膜４６ａ〜４６ｅの材質
は、図１１に示した配線構造の第２パターンにおける層
間絶縁膜４６ａ〜４６ｅと同様である。

【０１２５】このように、図１０〜１２に示した第１〜
第３パターンについて、寄生容量を算出した。その算出
結果の例を図１３に示す。

【０１２６】図１３は、配線構造の第１〜第３パターン
についての寄生容量の計算結果の１つの例を示すグラフ
である。図１３を参照して、横軸は配線構造におけるシ
リコン窒化膜の膜厚を示し、縦軸は寄生容量を示してい
る。ここで、図１３に示した計算結果の前提条件として
は、配線幅Ｗ１は０．３μｍ、配線間距離Ｓは０．３μ
ｍ、層間絶縁膜の比誘電率は３．５であり、配線の膜厚
Ｔ１は０．５３０μｍ、Ｔ２は０．３９７μｍである。
また棒グラフの黒塗りの部分は、水平方向における配線
間の寄生容量（Ｃｃ）を示し、白抜きの部分は垂直方向
における寄生容量（Ｃｔｏｐ、Ｃｂｏｔ）を示してい
る。

【０１２７】ここで、このように配線間距離Ｓが０．３
μｍと大変小さくなっているのは、短距離配線を想定し
ているためである。そして、図１３を参照して、上記の
ような条件の下では、第１パターンのＡｌ配線を用いた
場合が最も寄生容量が小さくなることがわかる。

【０１２８】なお、ここで配線間距離Ｓを、半導体回路
の製造工程において用いられる写真製版加工工程におけ
る最小加工寸法とほぼ同一としてもよい。この場合、寄
生容量が最も大きくなり得るケースについて検証するこ
とができるので、より適した配線構造を選択することが
できる。

【０１２９】このように、短距離配線としては、図１０
に示した第１パターンにおける配線材料および層間絶縁
膜の材料を用いることが最も寄生容量を低減することが
できる。この結果、半導体装置の高速動作化を図ること
が可能であることがわかる。

【０１３０】なお、膜厚方向における配線間距離ＴＩ１
は、配線膜厚Ｔ１と同一の値としている。

【０１３１】図１４は、図１０〜１２に示した配線構造
の第１〜第３パターンについての寄生容量の計算結果の
もう１つの例を示すグラフである。図１４を参照して、
ここで示した計算の前提としては、配線幅Ｗ１を０．７
μｍ、配線間距離Ｓを０．７μｍ、層間絶縁膜の比誘電
率を３．５、配線の膜厚Ｔ１を１．３３０μｍ、Ｔ２を
０．９１０μｍとした。そして、その他グラフの表示方
法などは、基本的には図１３と同様である。

【０１３２】図１４を参照して、ここでは、配線間距離
Ｓが０．７μｍ、配線幅Ｗ１が０．７μｍと比較的大き
な値となっており、長距離配線を想定している。このよ
うな場合には、Ａｌ配線を用いた第１パターンよりも、
第３パターンにおいてシリコン窒化膜の膜厚が５０ｎｍ
である場合の方が、寄生容量が小さくなっていることが
わかる。

【０１３３】このように、図１０〜１２に示したような
配線構造の第１〜第３パターンを用いて、本発明による
半導体回路設計方法を用いて半導体装置を製造すれば、
アルミニウムもしくは銅を配線材料として用いる半導体
装置の高速動作化、低消費電力化を容易に行なうことが
できる。

【０１３４】（実施の形態３）図１５は、ＡｌＣｕ配線
およびＣｕ配線の配線膜厚Ｔと配線抵抗との関係を示す
グラフである。ここで、図１５に示したデータの基礎と
なったＡｌＣｕ配線およびＣｕ配線の断面構造を図１６
および１７に示す。

【０１３５】図１６は、図１５に示したデータの基礎と
なったＡｌＣｕ配線の断面模式図である。図１６を参照
して、ＡｌＣｕ配線５０の上面および底面には、バリア
メタル５１ａ、５１ｂが形成されている。そして、図１
６に示すように、配線膜厚Ｔとしては、ＡｌＣｕ配線５
０およびバリアメタル５１ａ、５１ｂの合計膜厚を配線
膜厚Ｔとしている。また、ＡｌＣｕ配線は線幅Ｗを有す
る。

【０１３６】図１７は、図１５に示したデータの基礎と
なったＣｕ配線の断面模式図である。図１７を参照し
て、Ｃｕ配線５２の側面および底面には、バリアメタル
５１ｃが形成されている。そして、Ｃｕ配線５２とバリ
アメタル５１ｃとの合計膜厚を配線膜厚Ｔとしている。
また、Ｃｕ配線５２とバリアメタル５１ｃとの合計配線
幅を配線幅Ｗとしている。

【０１３７】ここで、図１５に示したデータにおいて
は、配線幅Ｗは０．３μｍと一定にした場合を示してい
る。

【０１３８】また、図１８は、図１６および１７に示し
たＡｌＣｕ配線およびＣｕ配線についての配線膜厚Ｔと
寄生容量との関係を示すグラフである。なお、図１８に
示したデータの前提のデータとしては、配線幅Ｗを０．
３μｍ、配線間距離Ｓを０．３μｍ、層間絶縁膜の比誘
電率を０．３５としている。

【０１３９】図１５を参照して、特に配線膜厚Ｔが減少
すると配線抵抗が急激に大きくなっていることがわか
る。これは、配線の断面積が小さくなることに比例し
て、配線抵抗が大きくなることが１つの原因である。し
かし、このことだけではなく、配線材料よりも比較的抵
抗の高いバリアメタル５１ａ〜５１ｃ（図１６、１７参
照）の影響が考えられる。つまり、ＴｉＮに代表される
ようなバリアメタル５１ａ〜５１ｃは、配線材料が層間
絶縁膜中に拡散することを防止したり、材料同士の密着
性を高める密着層の役割を有している。このような機能
を発揮させるため、バリアメタル５１ａ〜５１ｃには薄
くできる下限膜厚が存在する。そのため、配線膜厚Ｔを
小さくしていった場合に、バリアメタル５１ａ〜５１ｃ
の膜厚は下限膜厚以下には薄くできないことから、配線
膜厚Ｔを小さくすればするほど、高抵抗層であるバリア
メタルの膜厚が配線膜厚Ｔに対して占める割合が大きく
なってしまう。この結果、図１５に示すように、配線膜
厚Ｔが小さくなればなるほど、結果的に配線抵抗が急激
に大きくなってしまう。

【０１４０】従来、バリアメタル５１ａ〜５１ｃの膜厚
については、その決定過程において配線抵抗との関係は
特に考慮されていなかった。

【０１４１】そこで、発明者らは、まず、配線の幅方向
について、図１７を参照して、バリアメタル５１ｃの配
線幅方向における合計膜厚をｘ、バリアメタル５１ｃの
必要最小膜厚をｘｍｉｎ、配線幅ＷがΔＷだけ小さくな
った際の配線層の抵抗の許容上昇率をＫとした場合に、
数式（１２）に示した関係を満足するようにバリアメタ
ル５１ｃの配線幅方向における合計膜厚ｘを決定した。

【０１４２】具体的には、配線幅Ｗとして配線幅の最小
値を考え、この配線幅Ｗの最小値として０．３μｍ、バ
リアメタル５１ｃの必要最小膜厚ｘｍｉｎを２０ｎｍ、
ΔＷとして０．０１５μｍ（配線幅Ｗの最小値の５
％）、抵抗の許容上昇率Ｋとして１．１というデータを
用いた場合に、バリアメタル５１ｃの合計膜厚ｘは、２
０ｎｍ以上１３５ｎｍ以下であればよいことになる。こ
のとき、たとえば、バリアメタル５１ｃの合計膜厚ｘを
１００ｎｍ（バリアメタル５１ｃの膜厚ｘ／２を５０ｎ
ｍ）とすることができる。

【０１４３】また、膜厚方向についても、同様に、図１
７を参照して、バリアメタル５１ｃの膜厚Ｔ方向におけ
る膜厚ｙについて、このバリアメタル５１ｃの膜厚ｙの
必要最小膜厚をｙｍｉｎ、Ｃｕの膜厚ＴがΔＴだけ小さ
くなった場合の配線抵抗の許容上昇率をＫとした場合
に、数式（１３）に示した関係を満たすようにバリアメ
タル５１ｃの膜厚Ｔ方向における膜厚ｙを決定する。

【０１４４】たとえば、必要最小膜厚ｙｍｉｎを２０ｎ
ｍ、設定膜厚Ｔを０．５５μｍ、ΔＴを０．０２７５μ
ｍ（設定膜厚Ｔの５％）、許容上昇率Ｋを１．１とした
場合には、バリアメタル５１ｃの膜厚ｙは、２０ｎｍ以
上２４７．５ｎｍ以下であればよい。このため、たとえ
ば、バリアメタル５１ｃの膜厚ｙとして、５０ｎｍとい
う値を用いることができる。

【０１４５】

【数３】

【０１４６】このようにすれば、バリアメタルとしての
機能を確実に発揮させることができるとともに、配線層
の膜厚や配線幅が製造ばらつきの範囲でばらつくような
場合にも、確実に配線層の配線抵抗の変動率を設計値の
範囲内にすることができる。この結果、確実に半導体装
置の電気的特性が劣化することを防止できる。

【０１４７】また、この実施の形態３において示したバ
リアメタル５１ｃの構造を、本発明の実施の形態１に適
用しても、同様の効果を得ることができる。

【０１４８】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。

【０１４９】

【発明の効果】このように、請求項１〜１９に記載の発
明によれば、長距離配線および短距離配線について最適
な配線構造を決定することができ、かつ、配線抵抗の変
動を抑制することが可能となるので、半導体装置を微細
化するような場合にも、高速動作化、低消費電力化を図
ることが可能であり、かつ、優れた電気的特性を有する
ＣＭＯＳ論理回路素子、半導体装置とその製造方法およ
びその製造方法において用いる半導体回路設計方法を提
供することができる。

【図面の簡単な説明】

【図１】 発明者らが検討した半導体回路の等価回路図
である。

【図２】 図１に示した配線の１つの例を示す断面模式
図である。

【図３】 図１に示した配線のもう１つの例を示す断面
模式図である。

【図４】 図１に示した回路における配線長とインバー
タ遅延時間比率との関係を示すグラフである。

【図５】 本発明による半導体装置の実施の形態１を示
す断面模式図である。

【図６】 本発明による半導体装置の実施の形態１の変
形例を示す断面模式図である。

【図７】 本発明による半導体装置の実施の形態１を示
す平面模式図である。

【図８】 本発明による半導体回路設計方法の実施の形
態２を説明するためのプロセスフロー図である。

【図９】 本発明による半導体回路設計方法の実施の形
態２の変形例を示すプロセスフロー図である。

【図１０】 図８および９に示した本発明による半導体
回路設計方法において用いる配線構造の第１パターンを
示す断面模式図である。

【図１１】 図８および９に示した本発明による半導体
回路設計方法において用いる配線構造の第２パターンを
示す断面模式図である。

【図１２】 図８および９に示した本発明による半導体
回路設計方法において用いる配線構造の第３パターンを
示す断面模式図である。

【図１３】 図１０〜１２に示した配線構造の第１〜第
３パターンについての寄生容量の計算結果の１つの例を
示すグラフである。

【図１４】 図１０〜１２に示した配線構造の第１〜第
３パターンについての寄生容量の計算結果のもう１つの
例を示すグラフである。

【図１５】 配線膜厚と配線抵抗との関係を示すグラフ
である。

【図１６】 図１５に示したデータの基礎となったＡｌ
Ｃｕ配線の断面模式図である。

【図１７】 図１５に示したデータの基礎となったＣｕ
配線の断面模式図である。

【図１８】 配線膜厚と寄生容量との関係を示すグラフ
である。

【図１９】 従来の半導体装置の多層配線構造を示す断
面模式図である。

【図２０】 従来の半導体装置の多層配線構造のもう１
つの例を示した断面模式図である。

【符号の説明】

１ 半導体基板、２ 分離絶縁膜、３ａ〜３ｈ ソース
／ドレイン領域、４ａ〜４ｄ ゲート絶縁膜、５ａ〜５
ｄ ゲート電極、６ａ〜６ｄ サイドウォール、７，１
１，１４，１８，２２，２５，３０，３２，４６ａ〜４
６ｅ 層間絶縁膜、８ａ〜８ｈ，１２ａ〜１２ｃ，１６
ａ〜１６ｃ，２０ａ〜２０ｃ コンタクトホール、９ａ
〜９ｈ，１３ａ〜１３ｃ，１７ａ〜１７ｃ，２１ａ〜２
１ｃ タングステンプラグ、１０ａ〜１０ｇ，１５ａ〜
１５ｃ，１９ａ〜１９ｇ，２３ａ〜２３ｃ，５０ Ａｌ
Ｃｕ配線、２４，２９，３１，３６，４７ａ〜４７ｆ，
５７ シリコン窒化膜、２６ａ〜２６ｃ，３３ａ〜３３
ｃ 溝、２７ａ〜２７ｃ，３４ａ〜３４ｃ，５１ａ〜５
１ｃ バリアメタル、２８ａ〜２８ｃ，３５ａ〜３５
ｃ，４８ａ〜４８ｅ，４９ａ〜４９ｅ，５２ Ｃｕ配
線、３７ パッシベーション膜、３８ 外部接続領域、
３９ 配線領域、４０ａ〜４０ｄ 回路ブロック領域、
４１ クロック発生領域、４２ クロック配線、４３ａ
〜４３ｃ ブロック間配線、４４ａ〜４４ｃ ブロック
内配線、４５ａ〜４５ｅ Ａｌ配線、５３インバータ、
５４ ｐ型ＭＯＳトランジスタ、５５ 配線、５６ ｎ
型ＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH33 JJ01 JJ19 JJ33 KK01 KK08 KK11 MM01 MM02 MM12 MM13 NN06 NN07 NN38 QQ25 QQ37 RR06 RR11 TT01 UU01 UU07 VV00 WW00 WW01 WW02 WW09 XX03 XX25 XX33 XX34 5F048 AA01 AA09 AB04 AC03 BA01 BB04 BF01 BF02 BF07 BF12 BF16 BG11 DA23

Claims (19)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された導電領域と、 前記導電領域に電気的に接続され、相対的に短い配線長
   を有し、相対的に高い電気抵抗を有する材料を含む第１
   の配線層と、 前記第１の配線層を囲むように形成され、相対的に低い
   誘電率を有する第１の絶縁体と、 前記半導体基板の主表面上に形成され、前記第１の配線
   層に含まれる材料よりも低い電気抵抗を有する材料を含
   み、前記第１の配線層よりも配線長の長い第２の配線層
   と、 前記第２の配線層を囲むように形成され、前記第１の絶
   縁体よりも高い誘電率を有する第２の絶縁体とを備え
   る、半導体装置。
2. 【請求項２】 前記第２の配線層と前記第１の配線層と
   は、前記半導体基板の主表面上の異なる層に形成されて
   いる、請求項１に記載の半導体装置。
3. 【請求項３】 前記第２の配線層は、前記第１の配線層
   が形成された層よりも上に位置する層に形成されてい
   る、請求項２に記載の半導体装置。
4. 【請求項４】 前記第２の絶縁体は、前記第２の配線層
   の上方および下方に位置する、請求項１〜３のいずれか
   １項に記載の半導体装置。
5. 【請求項５】 前記第１の配線層はアルミニウムを含
   み、 前記第２の配線層は銅を含む、請求項１〜４のいずれか
   １項に記載の半導体装置。
6. 【請求項６】 前記第２の絶縁体はシリコン窒化膜を含
   む、請求項５に記載の半導体装置。
7. 【請求項７】 前記第１の絶縁体はシリコン酸化膜を含
   む、請求項１〜６のいずれか１項に記載の半導体装置。
8. 【請求項８】 前記第２の配線層の横断面積は、前記第
   １の配線層の横断面積以上である、請求項１〜７のいず
   れか１項に記載の半導体装置。
9. 【請求項９】 前記第１の配線層は第３および第４の配
   線層を含み、 前記第２の配線層は第５および第６の配線層を含み、 前記第５および第６の配線層の間の距離は、前記第３お
   よび第４の配線層の間の距離以上である、請求項１〜８
   のいずれか１項に記載の半導体装置。
10. 【請求項１０】 前記第２の配線層は、一方側面と、前
    記一方側面と逆側に位置する他方側面とを有し、 前記一方側面と前記他方側面との上にはバリアメタル層
    が形成され、 前記一方側面にほぼ垂直な方向における、前記第２の配
    線層の設定線幅をＷ、 前記一方側面と前記他方側面との上に形成された前記バ
    リアメタル層の合計膜厚をＢＭ、 前記バリアメタル層の必要最小膜厚をＢＭｍｉｎ、 前記設定線幅ＷがΔＷだけ小さくなった際の前記第２の
    配線層の抵抗の許容上昇率をＫ、とした場合に、 ＢＭｍｉｎ／Ｗ≦ＢＭ／Ｗ≦１−（Ｋ／（Ｋ−１））×
    ΔＷ／Ｗ という関係を満足するように前記バリアメタル層の合計
    膜厚ＢＭが選ばれている、請求項１〜９のいずれか１項
    に記載の半導体装置。
11. 【請求項１１】 前記第２の配線層は底面を有し、 前記底面上には底面バリアメタル層が形成され、 前記底面にほぼ垂直な方向における、前記第２の配線層
    の設定膜厚をＴ、 前記底面バリアメタル層の膜厚をＢＭＴ、 前記底面バリアメタル層の必要最小膜厚をＢＭＴｍｉ
    ｎ、 前記設定膜厚ＴがΔＴだけ小さくなった際の前記第２の
    配線層の抵抗の許容上昇率をＫＴとした場合に、 ＢＭＴｍｉｎ／Ｔ≦ＢＭＴ／Ｔ≦１−（ＫＴ／（ＫＴ−
    １））×ΔＴ／Ｔ という関係を満足するように前記底面バリアメタル層の
    膜厚ＢＭＴが選ばれている、請求項１０に記載の半導体
    装置。
12. 【請求項１２】 相対的に短い配線長を有する第１の配
    線層と、前記第１の配線層を囲むように形成された第１
    の絶縁体と、前記第１の配線層よりも配線長の長い第２
    の配線層と、前記第２の配線層を囲むように形成された
    第２の絶縁体とを備える半導体装置の半導体回路設計方
    法であって、 ある一定の配線間距離を有し、ある特定された材料を含
    む複数の配線層と、前記複数の配線層のそれぞれを囲む
    ように形成され、ある特定された材料を含む絶縁体とを
    備える第１の配線構造パターンを準備する工程と、 前記配線間距離とほぼ同一の配線間距離を有し、ある特
    定された材料を含む複数の配線層と、前記複数の配線層
    のそれぞれを囲むように形成され、ある特定された材料
    を含む絶縁体とを備える第２の配線構造パターンを準備
    する工程と、 前記第１の配線構造パターンにおいて、各配線層につい
    て第１の寄生容量を算出する工程と、 前記第２の配線構造パターンにおいて、各配線層につい
    て第２の寄生容量を算出する工程と、 前記第１および第２の寄生容量の小さい方の前記第１ま
    たは第２の配線構造パターンにおける前記配線層の材料
    を、前記第１の配線層に含まれる材料として選択する工
    程と、 前記第１および第２の寄生容量の小さい方の前記第１ま
    たは第２の配線構造パターンにおける前記絶縁体の材料
    を、前記第１の絶縁体に含まれる材料として選択する工
    程とを備える、半導体回路設計方法。
13. 【請求項１３】 前記第１の配線構造パターンにおい
    て、各配線層について第１の配線抵抗を算出する工程
    と、 前記第２の配線構造パターンにおいて、各配線層につい
    て第２の配線抵抗を算出する工程と、 前記第１の配線構造パターンにおいて、前記第１の寄生
    容量と前記第１の配線抵抗とを乗じて第１の評価値を算
    出する工程と、 前記第２の配線構造パターンにおいて、前記第１の寄生
    容量と前記第２の配線抵抗とを乗じて第２の評価値を算
    出する工程と、 前記第１および第２の評価値の小さい方の前記第１また
    は第２の配線構造パターンにおける前記配線層の材料
    を、前記第２の配線層に含まれる材料として選択する工
    程と、 前記第１および第２の評価値の小さい方の前記第１また
    は第２の配線構造パターンにおける前記絶縁体の材料
    を、前記第２の絶縁体に含まれる材料として選択する工
    程とをさらに備える、請求項１２に記載の半導体回路設
    計方法。
14. 【請求項１４】 前記第１および第２の配線構造パター
    ンは、 配線層の材料としてアルミニウムを用いた配線構造パタ
    ーン、 配線層の材料として銅を用いた配線構造パターン、およ
    び 配線層の材料として銅を用い、前記配線層の材料として
    アルミニウムを用いた配線構造パターンにおける配線層
    とほぼ同じ配線抵抗となるように配線層の膜厚を決定し
    た配線構造パターンからなる群より選ばれた１種であ
    る、請求項１２または１３に記載の半導体回路設計方
    法。
15. 【請求項１５】 前記配線間距離は、半導体装置の製造
    工程において用いられる写真製版加工工程における最小
    加工寸法とほぼ同一である、請求項１２〜１４のいずれ
    か１項に記載の半導体回路設計方法。
16. 【請求項１６】 請求項１２〜１５のいずれか１項に記
    載の半導体回路設計方法を用いた半導体装置の製造方
    法。
17. 【請求項１７】 一方側面と、前記一方側面と逆側に位
    置する他方側面とを有する配線層と、 前記一方側面と前記他方側面との上に形成されたバリア
    メタル層とを備え、 前記一方側面にほぼ垂直な方向における、前記配線層の
    設定線幅をＷ、 前記一方側面と前記他方側面との上に形成された前記バ
    リアメタル層の合計膜厚をＢＭ、 前記バリアメタル層の必要最小膜厚をＢＭｍｉｎ、 前記設定線幅ＷがΔＷだけ小さくなった際の前記配線層
    の抵抗の許容上昇率をＫとした場合に、 ＢＭｍｉｎ／Ｗ≦ＢＭ／Ｗ≦１−（Ｋ／（Ｋ−１））×
    ΔＷ／Ｗ という関係を満足するように前記バリアメタル層の合計
    膜厚ＢＭが選ばれている、半導体装置。
18. 【請求項１８】 前記配線層は底面を有し、 前記底面上には底面バリアメタル層が形成され、 前記底面にほぼ垂直な方向における、前記配線層の設定
    膜厚をＴ、 前記底面バリアメタル層の膜厚をＢＭＴ、 前記底面バリアメタル層の必要最小膜厚をＢＭＴｍｉ
    ｎ、 前記設定膜厚ＴがΔＴだけ小さくなった際の前記配線層
    の抵抗の許容上昇率をＫＴとした場合に、 ＢＭＴｍｉｎ／Ｔ≦ＢＭＴ／Ｔ≦１−（ＫＴ／（ＫＴ−
    １））×ΔＴ／Ｔ という関係を満足するように前記底面バリアメタル層の
    合計膜厚ＢＭＴが選ばれている、請求項１７に記載の半
    導体装置。
19. 【請求項１９】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された導電領域と、 前記導電領域に電気的に接続され、相対的に短い配線長
    を有し、相対的に高い電気抵抗を有する材料を含む第１
    の配線層と、 前記第１の配線層を囲むように形成され、相対的に低い
    誘電率を有する第１の絶縁体と、 前記半導体基板の主表面上に形成され、前記第１の配線
    層に含まれる材料よりも低い電気抵抗を有する材料を含
    み、前記第１の配線層よりも配線長の長い第２の配線層
    と、 前記第２の配線層を囲むように形成され、前記第１の絶
    縁体よりも高い誘電率を有する第２の絶縁体とを備え
    る、ＣＭＯＳ論理回路素子。