KR100316017B1 - 상감기법을이용한미세금속패턴형성방법 - Google Patents

상감기법을이용한미세금속패턴형성방법 Download PDF

Info

Publication number
KR100316017B1
KR100316017B1 KR1019980058559A KR19980058559A KR100316017B1 KR 100316017 B1 KR100316017 B1 KR 100316017B1 KR 1019980058559 A KR1019980058559 A KR 1019980058559A KR 19980058559 A KR19980058559 A KR 19980058559A KR 100316017 B1 KR100316017 B1 KR 100316017B1
Authority
KR
South Korea
Prior art keywords
film
pattern
insulating film
forming
insulating
Prior art date
Application number
KR1019980058559A
Other languages
English (en)
Other versions
KR20000042394A (ko
Inventor
윤희용
장성근
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980058559A priority Critical patent/KR100316017B1/ko
Priority to JP34687699A priority patent/JP3932345B2/ja
Priority to US09/471,575 priority patent/US6348414B1/en
Publication of KR20000042394A publication Critical patent/KR20000042394A/ko
Application granted granted Critical
Publication of KR100316017B1 publication Critical patent/KR100316017B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

본 발명은 미세 패턴의 주재료인 금속막의 폭을 보다 많이 확보하여 소자의 동작 속도를 향상시킬 수 있으며, 종래의 방법과 같이 금속막, 확산방지막 및 접착막을 동시에 식각하지 않고 금속막만을 식각함으로써 공정을 보다 용이하게 제어할 수 있는, 상감 기법을 이용한 반도체 소자의 미세 금속 패턴 형성 방법에 관한 것으로, 금속막과 하부층 사이의 접착력을 향상시키기 위한 접착막 및 금속막과 접착막 사이의 상호 반응을 방지하기 위한 확산방지막을 먼저 증착하고, 미세 금속 패턴간을 절연하기 위한 절연막을 형성하고 절연막을 식각하여 미세 금속 패턴과 연결될 확산방지막을 노출시킨 다음, 금속막을 형성하여 미세 금속 패턴을 형성함으로써 미세 패턴의 주재료인 금속막의 폭을 보다 증가시켜 소자의 동작 속도를 향상시킬 뿐만 아니라 금속막만을 식각함으로써 공정을 용이하게 제어하는데 그 특징이 있다.

Description

상감 기법을 이용한 미세 금속 패턴 형성 방법{Method for forming fine pattern by using damascene}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 워드라인(word line) 또는 비트라인(bit line) 등과 같은 미세 패턴 형성에 있어서 미세 패턴을 절연시키는 절연막 패턴을 형성하고 절연막 내에 전도막 재료를 증착하여 전도막을 직접 식각하지 않고 미세 패턴을 형성하는, 상감(象嵌) 기법을 이용한 반도체 소자의 미세 금속 패턴 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1g를 참조하여 종래의 상감 기법을 이용한 미세 금속 패턴 형성 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 제1 절연막(11)을 형성하고, 제1 절연막(11)을 선택적으로 식각하여 금속 패턴이 형성될 부분을 노출시킨다.
다음으로, 도1b에 도시한 바와 같이 전체 구조상에 제2 절연막을 증착하고 제2 절연막을 전면식각하여 제1 절연막(11) 측벽에 절연막 스페이서(12)를 형성한다.
다음으로, 도1c에 도시한 바와 같이 전체 구조상에 금속막과 하부층(반도체 기판) 사이의 접착력을 향상시키기 위한 접착막(glue layer)(13)을 형성하고, 접착막(13) 상에 접착막(13)과 금속막 사이의 상호 반응을 억제하기 위한 확산방지막(14)을 증착한 후, 도1d에 도시한 바와 같이 확산방지막(14) 상에 금속막(15)을 형성한다.
다음으로, 도1e에 도시한 바와 같이 금속막(15), 확산방지막(14) 및접착막(13)을 식각하여 절연막(11) 및 절연막 스페이서(12)에 의해 절연되는 금속 패턴을 형성한다.
다음으로, 도1f에 도시한 바와 같이 이후에 실시될 자기정렬콘택(Self Align Contact) 형성을 위한 제1 절연막(11) 식각 공정에서 금속 패턴을 보호하기 위한 식각정지막(etch stop layer)(16)을 증착한다.
다음으로, 도1g에 도시한 바와 같이 절연막(11)이 노출될 때까지 식각정지막(16)을 화학적 기계적 연마 (chemical mechanical polishing) 또는 식각하여 금속패턴 상에만 식각정지막(16)이 남도록 평탄화시킨다.
전술한 바와 같이 이루어지는 종래의 상감 기법을 이용한 미세 금속 패턴 형성 방법은, 미세 금속 패턴의 주재료인 금속막(15)을 확산방지막(14) 및 접착막(13)과 함께 한번에 식각하여야 하기 때문에 공정 제어가 용이하지 않고, 확산방지막(14) 및 접착막(13)이 전도막(15)의 양측면 및 바닥면을 둘러싸는 구조로 미세 패턴이 형성되어 금속 패턴의 주재료인 금속막(15)의 폭이 의도한 것 보다 좁아짐에 따라 빠른 동작 속도를 얻기가 힘들다.
이러한 종래의 기술을 0.13 ㎛ 이하의 선폭을 갖는 고집적 소자 제조에 적용할 경우에는 금속막의 폭을 보다 넓게 확보하기 위해서 스페이서를 이루는 제2 절연막(12), 확산방지막(14) 및 접착막(13)의 두께를 가능한 줄여야 하는 등 공정 개발의 어려움이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은, 미세 패턴의 주재료인 금속막의 폭을 보다 많이 확보하여 소자의 동작 속도를 향상시킬 수 있으며, 종래의 방법과 같이 금속막, 확산방지막 및 접착막을 동시에 식각하지 않고 금속막만을 식각함으로써 공정을 보다 용이하게 제어할 수 있는, 상감 기법을 이용한 반도체 소자의 미세 금속 패턴 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1g는 종래의 상감 기법을 이용한 미세 금속 패턴 형성 공정 단면도,
도2a 내지 도2k는 본 발명의 일실시예에 따른 상감 기법을 이용한 미세 금속 패턴 형성 공정 단면도,
도3a 내지 도3h는 본 발명의 다른 실시예에 따른 상감 기법을 이용한 미세 금속 패턴 형성 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
20, 30: 반도체 기판 21, 31: 접착막
22, 32: 확산방지막 23, 33: 제1 절연막
24, 34: 절연막 스페이서 25, 35: 금속막
26, 36: 식각정지막
상기와 같은 목적을 달성하기 위한 본 발명은 기판 상에 접착막 및 확산방지막을 차례로 형성하는 제1 단계; 상기 확산방지막 상에 절연막 패턴을 형성하는 제2 단계; 상기 절연막 패턴 측벽에 절연막 스페이서를 형성하여 이웃하는 상기 절연막 스페이서 사이에 패턴 형성 영역을 정의하는 제3 단계; 상기 패턴 형성 영역에 상기 절연막 패턴 보다 그 높이가 낮은 금속막을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조상에 식각정지막을 형성하고, 상기 절연막 패턴의 표면이 노출될 때까지 상기 식각정지막을 제거하는 제5 단계; 상기 절연막 패턴을 제거하여 상기 확산방지막을 노출시키는 제6 단계; 및 상기 식각정지막을 식각마스크로 이용하여 상기 확산방지막 및 상기 접착막을 선택적으로 식각해서 상기 기판을 노출시키는 제7 단계를 포함하는 상감 기법을 이용한 패턴 형성 방법을 제공한다.
본 발명은 금속막과 하부층 사이의 접착력을 향상시키기 위한 접착막 및 금속막과 접착막 사이의 상호 반응을 방지하기 위한 확산방지막을 먼저 증착하고, 미세 금속 패턴간을 절연하기 위한 절연막을 형성하고 절연막을 식각하여 미세 금속패턴과 연결될 확산방지막을 노출시킨 다음, 금속막을 형성하여 미세 금속 패턴을 형성함으로써 미세 패턴의 주재료인 금속막의 폭을 보다 증가시켜 소자의 동작 속도를 향상시킬 뿐만 아니라 금속막만을 식각함으로써 공정을 용이하게 제어하는데 그 특징이 있다.
본 발명의 일실시예에 따른 상감 기법을 이용한 미세 금속 패턴 형성 방법을 도2a 내지 도2k를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 금속막과 하부층(반도체 기판) 사이의 접착력을 향상시키기 위한 접착막(21) 및 접착막(21)과 금속막 사이의 상호 반응을 억제하기 위한 확산방지막(22)을 차례로 형성한다. 이때, 접착막(21)은 Ti 등으로 형성하며, 확산방지막(22)은 TiN 또는 WNx등으로 형성한다.
다음으로, 도2b에 도시한 바와 같이 확산방지막(22) 상에 SiO2계열의 절연물질로 제1 절연막(23)을 형성하고, 도2c에 도시한 바와 같이 제1 절연막(23)을 선택적으로 식각하여 금속 패턴이 형성될 부분의 확산방지막(22)을 노출시키는 제1 절연막(23) 패턴을 형성한 다음, 도2d에 도시한 바와 같이 전체 구조상에 SiN 또는 SiON 계열의 절연물질로 제2 절연막을 증착하고 제2 절연막을 전면식각하여 제1 절연막(23) 패턴의 측벽에 절연막 스페이서(24)를 형성한다. 상기 절연막 스페이서(24)는 이후의 제1 절연막(23) 패턴 제거 공정에서 미세 금속 패턴을 보호하기 위한 것이다.
다음으로, 도2e에 도시한 바와 같이 금속막(25)을 형성하여 금속 패턴이 형성될 영역을 채우고, 도2f에 도시한 바와 같이 제1 절연막(23) 패턴의 표면이 노출될 때까지 금속막(25)을 화학적 기계적 연마한 다음, 도2g에 도시한 바와 같이 금속막(25)을 식각하여 제1 절연막(23) 패턴 보다 금속막(25)이 낮아지도록 한다.
다음으로, 도2h에 도시한 바와 같이 이후에 실시될 자기정렬콘택(Self Align Contact) 형성을 위한 제1 절연막(23) 패턴 제거 공정에서 금속막(25)을 보호하기 위하여 SiN 또는 SiON 등으로 식각정지막(etch stop layer)(26)을 증착하고, 도2i에 도시한 바와 같이 제1 절연막(23) 패턴의 표면이 노출될 때까지 식각정지막(26)을 화학적 기계적 연마 또는 식각하여 금속막(25) 상에만 식각정지막(26)이 남도록 평탄화시킨다.
다음으로, 도2j에 도시한 바와 같이 제1 절연막(23) 패턴을 제거하여 확산방지막(22)을 노출시키고, 도2k에 도시한 바와 같이 확산방지막(22) 및 접착막(21)을 선택적으로 식각하여 미세 금속 패턴 형성 공정을 완료한다. 이때, 확산방지막(22) 및 접착막(21) 식각시 식각정지막(26)을 식각마스크로 이용한다.
본 발명의 다른 실시예에 따른 상감 기법을 이용한 미세 금속 패턴 형성 방법을 도3a 내지 도3h를 참조하여 설명한다.
먼저, 도3a에 도시한 바와 같이 반도체 기판(30) 상에 금속막과 하부층(반도체 기판) 사이의 접착력을 향상시키기 위한 접착막(31) 및 접착막(31)과 금속막 사이의 상호 반응을 억제하기 위한 확산방지막(32)을 차례로 형성한다. 이때,접착막(31)은 Ti 등으로 형성하며, 확산방지막(32)은 TiN 또는 WNx등으로 형성한다.
다음으로, 도3b에 도시한 바와 같이 확산방지막(32) 상에 SiO2계열의 절연물질로 제1 절연막(33)을 형성하고, 제1 절연막(33)을 선택적으로 식각하여 금속 패턴이 형성될 부분의 확산방지막(32)을 노출시키는 제1 절연막(33) 패턴을 형성한 다음, 도3c에 도시한 바와 같이 전체 구조상에 SiN 또는 SiON 계열의 절연물질로 제2 절연막을 증착하고 제2 절연막을 전면식각하여 제1 절연막(33) 패턴 측벽에 절연막 스페이서(34)를 형성한다. 상기 절연막 스페이서(34)는 이후의 제1 절연막(33) 패턴 제거 공정에서 미세 금속 패턴을 보호하기 위한 것이다.
다음으로, 도3d에 도시한 바와 같이 미세 금속 패턴이 형성될 영역에 선택적 증착 방법으로 원하는 두께의 금속막(35)을 형성한다. 이때, 금속막(35)이 제1 절연막(33) 패턴 보다 높지 않도록 한다.
다음으로, 도3e에 도시한 바와 같이 이후에 실시될 자기정렬콘택 형성을 위한 제1 절연막(33) 식각 공정에서 금속막(35)을 보호하기 위하여 SiN 또는 SiON 등으로 식각정지막(36)을 증착하고, 도3f에 도시한 바와 같이 제1 절연막(33) 패턴의 표면이 노출될 때까지 식각정지막(36)을 화학적 기계적 연마 또는 식각하여 금속막(35) 상에만 식각정지막(36)이 남도록 평탄화시킨다.
다음으로, 도3g에 도시한 바와 같이 제1 절연막(33) 패턴을 제거하여 확산방지막(32)을 노출시키고, 도3h에 도시한 바와 같이 확산방지막(32) 및 접착막(31)을선택적으로 식각하여 미세 금속 패턴 형성 공정을 완료한다. 이때, 확산방지막(32) 및 접착막(31) 식각시 식각정지막(36)을 식각마스크로 이용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 종래의 상감 기법을 이용한 미세 금속 패턴 형성 방법에 비하여 보다 용이한 공정으로 미세 금속 패턴을 형성할 수 있으며, 금속 패턴의 폭을 보다 증가시킬 수 있어 소자의 동작 속도를 향상시킬 수 있다.

Claims (3)

  1. 상감 기법을 이용한 패턴 형성 방법에 있어서,
    기판 상에 접착막 및 확산방지막을 차례로 형성하는 제1 단계;
    상기 확산방지막 상에 절연막 패턴을 형성하는 제2 단계;
    상기 절연막 패턴 측벽에 절연막 스페이서를 형성하여 이웃하는 상기 절연막 스페이서 사이에 패턴 형성 영역을 정의하는 제3 단계;
    상기 패턴 형성 영역에 상기 절연막 패턴 보다 그 높이가 낮은 금속막을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조상에 식각정지막을 형성하고, 상기 절연막 패턴의 표면이 노출될 때까지 상기 식각정지막을 제거하는 제5 단계;
    상기 절연막 패턴을 제거하여 상기 확산방지막을 노출시키는 제6 단계; 및
    상기 식각정지막을 식각마스크로 이용하여 상기 확산방지막 및 상기 접착막을 선택적으로 식각해서 상기 기판을 노출시키는 제7 단계
    를 포함하는 상감 기법을 이용한 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제4 단계는,
    상기 제3 단계가 완료된 전체 구조상에 금속막을 형성하는 단계;
    상기 절연막 패턴의 표면이 노출될 때까지 상기 금속막을 화학적 기계적 연마하는 단계; 및
    상기 절연막 패턴의 높이 보다 상기 금속막의 높이가 낮도록 하기 위하여 상기 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 상감 기법을 이용한 패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막 패턴은 SiO2계 절연물질로 형성하고,
    상기 절연막 스페이서 및 상기 식각정지막은 각각 SiN 또는 SiON 계열의 절연물질 형성하는 것을 특징으로 하는 상감 기법을 이용한 패턴 형성 방법.
KR1019980058559A 1998-12-24 1998-12-24 상감기법을이용한미세금속패턴형성방법 KR100316017B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019980058559A KR100316017B1 (ko) 1998-12-24 1998-12-24 상감기법을이용한미세금속패턴형성방법
JP34687699A JP3932345B2 (ja) 1998-12-24 1999-12-06 象嵌技法を利用した微細金属パターン形成方法
US09/471,575 US6348414B1 (en) 1998-12-24 1999-12-21 Method for forming fine metal patterns by using damascene technique

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980058559A KR100316017B1 (ko) 1998-12-24 1998-12-24 상감기법을이용한미세금속패턴형성방법

Publications (2)

Publication Number Publication Date
KR20000042394A KR20000042394A (ko) 2000-07-15
KR100316017B1 true KR100316017B1 (ko) 2002-02-19

Family

ID=19565641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980058559A KR100316017B1 (ko) 1998-12-24 1998-12-24 상감기법을이용한미세금속패턴형성방법

Country Status (3)

Country Link
US (1) US6348414B1 (ko)
JP (1) JP3932345B2 (ko)
KR (1) KR100316017B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
US20090200668A1 (en) * 2008-02-07 2009-08-13 International Business Machines Corporation Interconnect structure with high leakage resistance
KR102014197B1 (ko) 2012-10-25 2019-08-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US20160329213A1 (en) * 2015-05-04 2016-11-10 Lam Research Corporation Highly selective deposition of amorphous carbon as a metal diffusion barrier layer
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10170307B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning semiconductor device using masking layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0827187A (ja) 1994-07-22 1996-01-30 Mitsui Toatsu Chem Inc 糖タンパク質
JPH095833A (ja) 1995-06-22 1997-01-10 Canon Inc 光学機器
JP3305921B2 (ja) 1995-07-10 2002-07-24 日野自動車株式会社 自動車のピラー上部構造
JP3161503B2 (ja) 1995-08-25 2001-04-25 日本電信電話株式会社 音声メッセージの通信装置および通信システム
JPH0998284A (ja) 1995-09-29 1997-04-08 Nec Corp ファクシミリ装置
JPH09204408A (ja) 1996-01-26 1997-08-05 Nec Eng Ltd コンピュータ診断処理システム
US5877076A (en) 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US5935762A (en) 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
US5877075A (en) 1997-10-14 1999-03-02 Industrial Technology Research Institute Dual damascene process using single photoresist process
US5882996A (en) 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
US5946567A (en) 1998-03-20 1999-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits
TW396524B (en) * 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
TW430946B (en) * 1998-07-22 2001-04-21 United Microelectronics Corp Dual damascene process

Also Published As

Publication number Publication date
KR20000042394A (ko) 2000-07-15
JP3932345B2 (ja) 2007-06-20
US6348414B1 (en) 2002-02-19
JP2000195867A (ja) 2000-07-14

Similar Documents

Publication Publication Date Title
US5897372A (en) Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer
JP2005135988A (ja) 半導体装置の製造方法
KR100316017B1 (ko) 상감기법을이용한미세금속패턴형성방법
US7557038B2 (en) Method for fabricating self-aligned contact hole
KR20000035246A (ko) 반도체 구조물의 제조 방법
KR100471410B1 (ko) 반도체소자의 비트라인 콘택 형성방법
KR100299379B1 (ko) 반도체소자의금속배선형성방법
KR100548542B1 (ko) 반도체 소자의 게이트 형성방법
KR100597594B1 (ko) 반도체 소자의 콘택플러그 형성방법
JPH07335757A (ja) 半導体装置およびその製造方法
KR100317327B1 (ko) 반도체 소자의 제조방법
KR100271660B1 (ko) 반도체소자의 층간절연막 형성방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR100278274B1 (ko) 반도체장치의스택콘택형성방법
JPH0917860A (ja) 半導体素子における配線構造とその製造方法
KR100609036B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100284302B1 (ko) 반도체소자의금속배선형성방법
KR100228772B1 (ko) 반도체소자의 제조방법
KR20050002001A (ko) 측벽 슬로프를 방지할 수 있는 반도체 소자의 콘택홀형성방법
KR100439027B1 (ko) 셀프 얼라인 콘택형성방법
KR100340072B1 (ko) 반도체소자의금속배선형성방법
KR100673772B1 (ko) 절연막 스페이서를 이용한 비트라인 콘택 플러그 형성 방법
KR100304967B1 (ko) 반도체소자의 배선 및 그의 형성방법
KR19990069616A (ko) 식각저지층을 이용한 콘택홀 형성방법
KR19990005533A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131030

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140916

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee