KR20050002001A - 측벽 슬로프를 방지할 수 있는 반도체 소자의 콘택홀형성방법 - Google Patents

측벽 슬로프를 방지할 수 있는 반도체 소자의 콘택홀형성방법 Download PDF

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Abstract

본 발명은 콘택홀의 측벽의 부분에 발생되는 경사를 제거하여, 콘택 저항을 개선할 수 있는 반도체 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명의 콘택홀 형성방법은, 반도체 기판상에 콘택 패드를 갖는 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막 상부에 상기 콘택 패드를 사이에 두고 양측에 비트 라인 구조물을 형성하는 단계, 상기 제 2 층간 절연막 표면 및 비트 라인 구조물 표면에 식각 저지막을 형성하는 단계, 상기 비트 라인 구조물 사이가 충분히 충진되도록 제 3 층간 절연막을 형성하는 단계, 상기 제 3 층간 절연막 상부에 상기 콘택 패드를 노출시키기 위한 하드 마스크 패턴을 형성하는 단계, 상기 하드 마스크 패턴의 형태로 상기 제 3 층간 절연막을 식각하여 측벽이 경사진 예비 콘택홀을 형성하는 단계, 상기 예비 콘택홀 측벽에 절연 스페이서를 형성하는 단계, 및 상기 절연 스페이서를 마스크로 하여 상기 식각 저지막 및 제 2 층간 절연막을 식각하여 콘택홀을 형성한다.

Description

측벽 슬로프를 방지할 수 있는 반도체 소자의 콘택홀 형성방법{Method for forming contact hole preventing slope of sidewall}
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 콘택홀 측벽의 슬로프를 방지할 수 있는 반도체 소자의 콘택홀 형성방법에 관한것이다.
반도체 소자의 집적도가 증대됨에 따라, 패턴의 사이즈 뿐만 아니라, 패턴간의 간격 및 콘택홀의 사이즈 역시 감소하고 있다.
한편, 다층 배선의 요구로, 다층의 도전층 사이에 층간 절연막이 개재되고, 이들 다층 배선간의 완벽한 절연을 위하여 절연막의 두께는 상대적으로 증대되고 있다.
이에따라, 이러한 다층의 도전층 사이를 연결하는 콘택홀은 이러한 비교적 두꺼운 절연막 내에 형성되므로, 상대적으로 깊은 깊이를 갖게 된다.
그러나, 상기와 같이 콘택홀이 형성될 절연막의 두께가 증대됨에 따라, 콘택홀을 형성하기 위한 식각 공정시, 식각 가스들이 절연막 저부까지 전량 도달하는 것이 어렵게 되고, 이로 인하여, 가스를 이용한 비등방성 식각임에도 불구하고, 측벽이 슬로프지도록 형성된다.
이와같이 콘택홀의 측벽이 슬로프지게 되면, 콘택홀의 입구부보다 접촉부의 면적이 좁아지게 되므로써, 콘택 저항이 감소되는 문제점이 있다.
따라서, 본 발명은 상기한 종래 문제점을 해결하기 위한 것으로, 콘택홀의 측벽의 부분에 발생되는 슬로프를 제거하여, 콘택 저항을 개선할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 기판 12 : 제 1 층간 절연막
14 : 콘택 패드 16 : 제 2 층간 절연막
22 : 비트 라인 구조물 23 : 식각 저지막
24 : 제 3 층간 절연막 26 : 하드 마스크막
28 : 포토레지스트 패턴 31 : 스페이서
33 : 콘택홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 콘택홀 형성방법은,반도체 기판상에 콘택 패드를 갖는 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막 상부에 상기 콘택 패드를 사이에 두고 양측에 비트 라인 구조물을 형성하는 단계, 상기 제 2 층간 절연막 표면 및 비트 라인 구조물 표면에 식각 저지막을 형성하는 단계, 상기 비트 라인 구조물 사이가 충분히 충진되도록 제 3 층간 절연막을 형성하는 단계, 상기 제 3 층간 절연막 상부에 상기 콘택 패드를 노출시키기 위한 하드 마스크 패턴을 형성하는 단계, 상기 하드 마스크 패턴의 형태로 상기 제 3 층간 절연막을 식각하여 측벽이 슬로프진 예비 콘택홀을 형성하는 단계, 상기 예비 콘택홀 측벽에 절연 스페이서를 형성하는 단계, 및 상기 절연 스페이서를 마스크로 하여 상기 식각 저지막 및 제 2 층간 절연막을 식각하여 콘택홀을 형성한다.
상기 비트 라인 구조물을 형성하는 단계는, 상기 제 2 층간 절연막 상부에 비트 라인용 도전층을 증착하는 단계, 상기 비트 라인용 도전층 상부에 하드 마스크막을 증착하는 단계, 및 상기 하드 마스크막 및 비트 라인용 도전층을 패터닝하여 비트 라인 구조물을 형성하는 단계를 포함한다.
상기 식각 저지막은 실리콘 질화막 또는 실리콘 질산화막이다.
상기 예비 콘택홀을 형성하는 단계와, 상기 스페이서를 형성하는 단계 사이에, 상기 예비 콘택홀의 디멘젼을 확보하기 위하여 상기 하드 마스크 패턴을 마스크로 하여 상기 제 3 층간 절연막을 습식 식각하는 단계를 더 포함한다.
상기 스페이서를 형성하는 단계는, 상기 하드 마스크 패턴 및 예비 콘택홀 상부에 스페이서용 절연막을 증착하는 단계, 및 상기 제 3 층간 절연막 표면이 노출되도록 상기 스페이서용 절연막 및 하드 마스크 패턴을 비등방성 식각하는 단계를 포함한다.
상기 스페이서를 형성하는 단계는, 상기 하드 마스크 패턴 및 예비 콘택홀 상부에 스페이서용 절연막을 증착하는 단계, 및 상기 하드 마스크 패턴이 노출되도록 상기 스페이서용 절연막을 비등방성 식각하는 단계를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예에서는 비트 라인 사이에 자기 정렬 방식으로 형성되는 스토리지 노드 콘택홀을 예를 들어 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(10) 상부에 제 1 층간 절연막(12)을 증착하고, 제 1 층간 절연막(12)의 소정 부분에 콘택 패드(14)를 공지의 방식으로 형성한다. 콘택 패드(14)가 형성된 제 1 층간 절연막(12) 상부에 제 2 층간 절연막(16)을 증착한다. 제 2 층간 절연막(16) 상부에 비트 라인용 도전층(18) 및 하드 마스크막(20)을 순차적으로 적층한다음, 소정 부분 패터닝하여, 비트 라인 구조물(22)을 형성한다. 이때, 비트 라인 구조물(22) 사이에 상기 콘택 패드(14)가 위치한다.
비트 라인 구조물(22) 및 제 2 층간 절연막(16) 상부에 식각 저지막(23) 상기 비트 라인 구조물(22) 및 제 2 층간 절연막(16)의 표면을 따라 증착한다. 식각 저지막(23)으로는 예를 들어, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다.
그 다음, 비트 라인 구조물(22) 사이에 충분히 매립되도록 제 3 층간 절연막(24)을 증착한다음, 제 3 층간 절연막(24) 상부에 콘택용 하드 마스크막(26)을 증착한다. 그후, 콘택용 하드 마스크막(26) 상부에 스토리지 노드 콘택홀을 한정하기 위한 포토레지스트 패턴(28)을 형성한다.
그리고 나서, 도 1b에서와 같이, 포토레지스트 패턴(28)의 형태로 콘택용 하드 마스크막(26)을 패터닝한다음, 패터닝된 하드 마스크막(26)의 형태로 식각 저지막(23)이 노출되도록 제 3 층간 절연막(24)을 비등방성 식각하여, 예비 콘택홀(H1)을 형성한다. 이때, 예비 콘택홀(H1)을 형성하기 위한 식각은 CxFy 가스 계열로 진행할 수 있으며, 상술한 바와 같이 제 3 층간 절연막(24)의 두께가 충분히 두껍고 콘택홀의 면적이 협소하므로, 상기 식각 가스가 충분히 제 3 층간 절연막(24) 하부에 도달되기 어려워, 상기 예비 콘택홀(H1)은 측벽이 슬로프지도록 형성된다.
다음, 도 1c에서와 같이, 포토레지스트 패턴(28)을 공지의 방식으로 제거한다. 그후, 콘택 디멘젼(dimension)을 확보하기 위하여, 하드 마스크막(26) 및 식각 저지막(23)을 마스크로 하여 노출된 제 3 층간 절연막을 습식 식각한다. 이에따라 예비 콘택홀(H1) 내에는 식각 저지막(23)이 덮혀진 비트 라인 구조물(22)의 측벽이 노출된다.
도 1d를 참조하여, 예비 콘택홀(H1) 및 콘택용 하드 마스크막(26) 상부에 스페이서용 절연막(30)을 증착한다. 이때, 스페이서용 절연막(30)은 예비 콘택홀(H1)의 직경의 2분의 1보다 적은값으로 증착됨이 바람직하다.
그러고 나서, 도 1e에 도시된 바와 같이, 제 3 층간 절연막(24) 표면 또는 콘택용 하드 마스크막(26) 표면이 노출되도록 스페이서용 절연막(30)을 비등방성 식각하여 예비 콘택홀(H1)의 양 측벽에 스페이서(31)를 형성한다. 그 다음, 스페이서(31)의 형태로 식각 저지막(23) 및 제 2 층간 절연막(16)을 식각하여, 콘택홀(33)을 형성한다. 상기 스페이서(31)의 형성에 의해 콘택홀 측벽이 거의 기판면에 수직에 가깝게 보상되어, 콘택홀 측벽이 슬로프짐으로 인한 콘택 저항 감소를 방지할 수 있다.
본 발명은 상기한 실시예에만 국한되는 것은 아니다. 본 발명에서는 예를 들어 스토리지 노드 콘택홀을 형성하는 것을 예를 들어 설명하였지만, 이에 한정되지 않고 다양한 콘택홀 형성에 적용될 수 있다.
이상에서 자세히 설명한 바와 같이 본 발명에 의하면, 측벽의 슬로프진 형태로 예비 콘택홀을 형성한 후, 예비 콘택홀의 측벽에 스페이서를 형성하여, 측벽의 슬로프면을 보상한다. 이에따라, 콘택홀 측벽이 슬로프짐으로 인한 콘택 저항 감소를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

  1. 반도체 기판상에 콘택 패드를 갖는 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 상부에 상기 콘택 패드를 사이에 두고 양측에 비트 라인 구조물을 형성하는 단계;
    상기 제 2 층간 절연막 표면 및 비트 라인 구조물 표면에 식각 저지막을 형성하는 단계;
    상기 비트 라인 구조물 사이가 충분히 충진되도록 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막 상부에 상기 콘택 패드를 노출시키기 위한 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴의 형태로 상기 제 3 층간 절연막을 식각하여 측벽이 슬로프진 예비 콘택홀을 형성하는 단계;
    상기 예비 콘택홀 측벽에 절연 스페이서를 형성하는 단계; 및
    상기 절연 스페이서를 마스크로 하여 상기 식각 저지막 및 제 2 층간 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제 2 층간 절연막 상부에 비트 라인용 도전층을 증착하는 단계;
    상기 비트 라인용 도전층 상부에 하드 마스크막을 증착하는 단계; 및
    상기 하드 마스크막 및 비트 라인용 도전층을 패터닝하여 비트 라인 구조물을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 식각 저지막은 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서, 상기 예비 콘택홀을 형성하는 단계와, 상기 스페이서를 형성하는 단계 사이에, 상기 예비 콘택홀의 디멘젼을 확보하기 위하여 상기 하드 마스크 패턴을 마스크로 하여 상기 제 3 층간 절연막을 습식 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하드 마스크 패턴 및 예비 콘택홀 상부에 스페이서용 절연막을 증착하는 단계; 및
    상기 제 3 층간 절연막 표면이 노출되도록 상기 스페이서용 절연막 및 하드 마스크 패턴을 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 하드 마스크 패턴 및 예비 콘택홀 상부에 스페이서용 절연막을 증착하는 단계; 및
    상기 하드 마스크 패턴이 노출되도록 상기 스페이서용 절연막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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