CN111883417A - 一种三维存储器的制造方法 - Google Patents
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Abstract
本申请实施例公开了一种三维存储器的制造方法，所述方法包括：提供半导体结构，所述半导体结构上形成有第一沟道孔；在所述第一沟道孔内填充第一半导体层；对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸；在所述沟槽内填充第二半导体层；其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。
Description
技术领域
本申请实施例涉及半导体制造领域，特别涉及一种三维存储器的制造方法。
背景技术
在3D NAND器件的制造过程中，在形成上层堆叠结构前，需要在下层堆叠结构的沟道孔内填充牺牲层以避免上层堆叠结构塌陷。然而由于沟道孔侧壁轮廓和牺牲层的材料等因素的影响，牺牲层的填充过程中容易出现空隙等问题。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种三维存储器的制造方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种三维存储器的制造方法，所述方法包括：
提供半导体结构，所述半导体结构上形成有第一沟道孔；
在所述第一沟道孔内填充第一半导体层；
对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸；
在所述沟槽内填充第二半导体层；
其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。
在一种可选的实施方式中，所述第一半导体层的表面粗糙度低于所述第二半导体层的表面粗糙度。
在一种可选的实施方式中，所述第一半导体层为未掺杂非晶硅层；
所述第二半导体层为掺杂非晶硅层。
在一种可选的实施方式中，所述填充第一半导体层在第一反应室内执行；所述对所述第一半导体层进行刻蚀，包括：
在所述第一反应室内，通入刻蚀气体对所述第一半导体层进行原位刻蚀。
在一种可选的实施方式中，在对所述第一半导体层进行刻蚀的步骤中采用的刻蚀气体包括Cl2和HCl。
在一种可选的实施方式中，所述对所述第一半导体层进行刻蚀在第二反应室内执行；所述在所述沟槽内填充第二半导体层，包括：
在所述第二反应室内，通入反应气源和掺杂气源，在所述沟槽内原位沉积第二半导体层。
在一种可选的实施方式中，所述填充第二半导体层的步骤中采用的掺杂气源包括磷源或砷源。
在一种可选的实施方式中，所述填充第一半导体层、所述对所述第一半导体层进行刻蚀、以及所述填充第二半导体层在同一反应室内执行。
在一种可选的实施方式中，所述方法还包括：
对所述第二半导体层的上表面进行平坦化处理，以使所述第二半导体层的上表面与所述第一沟道孔的上表面齐平；
在所述半导体结构上形成上层堆叠结构以及与所述第一沟道孔相对应的第二沟道孔。
在一种可选的实施方式中，所述方法还包括：
通过所述第二沟道孔去除所述第一沟道孔内的所述第一半导体层和所述第二半导体层。
本申请实施例提供了一种三维存储器的制造方法，所述方法包括：提供半导体结构，所述半导体结构上形成有第一沟道孔；在所述第一沟道孔内填充第一半导体层；对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸；在所述沟槽内填充第二半导体层；其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。本申请实施例中通过DEP-ETCH-DEP(沉积-刻蚀-沉积)工艺，先在沟道孔内填充未掺杂半导体层，再在未掺杂半导体层中刻蚀出顶部开口尺寸大于底部开口尺寸的沟槽，最后在沟槽内填充掺杂半导体层，由于沟槽的顶部开口尺寸大于底部开口尺寸，且沟槽的侧壁的材料为未掺杂半导体，从而该沟槽形成的界面有利于后续掺杂半导体层的填充，因此在沟槽内填充掺杂半导体层时不会出现填充空隙。
附图说明
图1为本申请实施例提供的一种三维存储器的制造方法的实现流程示意图；
图2a-图2f为本申请一具体示例提供的一种三维存储器的制造方法中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
3D NAND存储器件的存储结构通常由多层材料层堆叠形成。随着3D NAND存储器件中堆叠的存储单元层数越来越多，通常采用单沟道组(Single Channel hole Formation，SCF)结构形成具有存储功能的存储单元串。在SCF工艺中，通常采用非晶硅作为牺牲层，填充于下层堆叠结构的沟道孔内。同时为了控制晶圆的弯曲度(bow)，需要采用掺杂非晶硅作为牺牲层。然而由于在刻蚀形成下层堆叠结构的沟道孔时，很难直接形成顶部开口尺寸大于底部开口尺寸的沟道孔，从而导致牺牲层填充后会出现填充空隙等问题。虽然存在通过DEP-ETCH-DEP工艺，先在沟道孔内沉积牺牲层，再通过ETCH步骤在牺牲层内沟槽，最后再在沟槽内填充牺牲层来改进牺牲层的填充工艺的方法，但由于沟槽的侧壁的材料为掺杂非晶硅，而该掺杂非晶硅在ETCH步骤后形成的界面凹凸不平，而该凹凸不平的界面不利于后续牺牲层的填充，从而在最后在沟槽内填充牺牲层时仍然会出现填充空隙的问题。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供一种三维存储器的制造方法，图1为本申请实施例提供的一种三维存储器的制造方法的实现流程示意图，该方法主要包括以下步骤：
步骤101、提供半导体结构，所述半导体结构上形成有第一沟道孔。
在本申请实施例中，提供半导体结构，所述半导体结构可以包括：半导体衬底、形成在所述半导体衬底上的下层堆叠结构以及贯穿所述下层堆叠结构的第一沟道孔。需要说明的是，所述半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述下层堆叠结构，具体为：多层交错堆叠的氧化物层和氮化物层，氮化物层形成于相邻的氧化物层之间。优选地，氮化物层为氮化硅，氧化物层为氧化硅。在实际应用时，可以通过沉积工艺形成所述下层堆叠结构，例如，化学气相沉积(Chemical VaporDeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、等离子体增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、溅镀(sputtering)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic LayerDeposition，ALD)。
步骤102、在所述第一沟道孔内填充第一半导体层。
步骤103、对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸。
在本申请实施例中，在所述第一沟道孔内填充第一半导体层。所述填充第一半导体层在第一反应室内执行，在所述第一反应室内，通入刻蚀气体对所述第一半导体层进行原位刻蚀，以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸。所述刻蚀气体包括Cl2和HCl。这里，刻蚀所述第一半导体层例如采用湿法刻蚀工艺执行。其中，所述第一半导体层为未掺杂半导体层。由于未掺杂非晶硅层的表面粗糙度小于掺杂非晶硅层的表面粗糙度，因此在所述第一半导体层内形成的沟槽的侧壁较为光滑。而通过刻蚀气体对第一半导体层进行刻蚀时，由于刻蚀气体由上至下刻蚀，从而能够在所述第一半导体层内形成一顶部开口尺寸大于底部开口尺寸的沟槽。该具有光滑侧壁的沟槽有利于后续的填充步骤。
步骤104、在所述沟槽内填充第二半导体层；其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。
在本申请实施例中，在所述第一反应室内，通入反应气源和掺杂气源，在所述沟槽内原位沉积第二半导体层，从而在所述沟槽内形成掺杂半导体层；其中，所述反应气源为硅源，所述掺杂气源包括磷源或砷源。这里，所述填充第一半导体层、所述对所述第一半导体层进行刻蚀、以及所述填充第二半导体层在同一反应室内执行，从而减少了整体处理时间，避免了因进出不同的反应室而引起的污染，提高了产品良率。由于所述沟槽为具有光滑侧壁的沟槽，从而在所述沟槽内沉积第二半导体层时不会产生填充空隙。且由于所述第二半导体层为掺杂半导体层，而掺杂后的半导体层可以改变晶圆的晶格、消除晶圆的应力，从而可以避免出现晶圆弯曲的情况。
在本申请实施例中，所述第一半导体层和所述第二半导体层的材料相同。其中，所述第一半导体层为未掺杂非晶硅层。所述第二半导体层为掺杂非晶硅层。
在本申请一具体实施例中，所述对所述第一半导体层进行刻蚀在第二反应室内执行，在所述第二反应室内，通入反应气源和掺杂气源，在所述沟槽内原位沉积第二半导体层。
在本申请实施例中，填充所述第二半导体层后，对所述第二半导体层的上表面进行平坦化处理，以使所述第二半导体层的上表面与所述第一沟道孔的上表面齐平；在所述半导体结构上形成上层堆叠结构以及与所述第一沟道孔相对应的第二沟道孔；通过所述第二沟道孔去除所述第一沟道孔内的所述第一半导体层和所述第二半导体层。这里，去除所述第一半导体层和所述第二半导体层例如采用湿法刻蚀工艺执行。需要说明的是，在所述上层堆叠结构上形成第二沟道孔时，所述第二沟道孔位于与所述第一沟道孔对应的位置上，即所述第二沟道孔的中心线与所述第一沟道孔的中心线重合，从而所述第一沟道孔与所述第二沟道孔共同构成一贯通的总沟道孔。在实际应用时，可以通过化学机械研磨(Chemical Mechanical Polish，CMP)工艺实现对所述第二半导体层上表面的平坦化处理。形成所述第二沟道孔的刻蚀工艺具体可以是溅射刻蚀、化学刻蚀或高密度等离子体刻蚀等中的一种。
在本申请实施例中，所述第一半导体层和所述第二半导体层作为牺牲层填充在所述第一沟道孔内，从而在形成上层堆叠结构的第二沟道孔时，所述第一半导体层和所述第二半导体层可以作为阻挡层，其能够保护所述第二沟道孔下方的所述第一沟道孔在刻蚀形成所述第二沟道孔时不被刻蚀。而在形成所述第二沟道孔后，可以通过湿法刻蚀工艺去除位于所述第一沟道孔内的所述第一半导体层和所述第二半导体层，从而所述第一沟道孔与所述第二沟道孔共同构成一贯通的总沟道孔。需要说明的是，在去除所述第一沟道孔内的所述第一半导体层和所述第二半导体层的过程中，由于所述第一沟道孔底部具有硅外延层(Silicon Epitaxial Growth，SEG)，为了防止损伤硅外延层，可以采用Cl2刻蚀气体或HCl刻蚀气体作为湿法刻蚀工艺中的刻蚀气体，所述Cl2刻蚀气体及HCl刻蚀气体具有高刻蚀选择比，其对非晶硅(第一半导体层和第二半导体层)的刻蚀速率很高，而对硅外延层的刻蚀速率很低。
以下结合图2a-图2f对本申请实施例提供一种三维存储器的制造方法进行详细阐述。图2a-图2f为本申请一具体示例提供的一种三维存储器的制造方法中的结构示意图。需要说明的是，图2a-图2f以半导体结构包括半导体衬底，形成在所述半导体衬底上的下层堆叠结构以及贯穿所述下层堆叠结构的第一沟道孔为例进行说明。如图2a所示，半导体结构包括：半导体衬底210、形成在所述半导体衬底210上的下层堆叠结构220以及贯穿所述下层堆叠结构220的第一沟道孔230。所述下层堆叠结构220为多层交错堆叠的氧化物层和氮化物层，其中，所述氮化物层为氮化硅，所述氧化物层为氧化硅。需要说明的是，本申请实施例中图2a-图2f仅示意出了位于所述半导体衬底210上的下层堆叠结构220和第一沟道孔230，在实际应用时，所述第一沟道孔230延伸至所述半导体衬底210(图中未示出)，且所述半导体衬底210内部、所述半导体衬底210的底部形成有硅外延层(图中未示出)。
如图2b所示，在所述第一反应室内，在所述第一沟道孔230内填充未掺杂半导体层240，在所述第一反应室内，通入刻蚀气体对所述未掺杂半导体层240进行原位刻蚀，以在所述未掺杂半导体层240内形成具有倾斜侧壁的沟槽241，所述沟槽241的顶部开口尺寸大于底部开口尺寸，形成的结构如图2c所示。其中，刻蚀所述未掺杂半导体层240例如采用湿法刻蚀工艺执行。如图2c所示，由于刻蚀气体是由上至下地对所述未掺杂半导体层240进行刻蚀，从而能够在所述未掺杂半导体层240内形成一顶部开口尺寸大于底部开口尺寸的沟槽241。该具有光滑侧壁的沟槽241有利于后续的填充步骤。
如图2d所示，在所述第一反应室内，通入硅源和磷源，在所述沟槽241内原位沉积形成掺杂半导体层250。由于所述沟槽为具有光滑侧壁的沟槽，从而在所述沟槽内沉积掺杂半导体层时不会产生填充空隙。
需要说明的是，第一沟道孔230的存在通常会导致晶圆表面产生应力，通过在所述沟槽241内形成掺杂半导体层250可以抵消上述应力，从而降低晶圆的弯曲程度。掺杂半导体层的掺杂浓度可以根据弯曲的情况来调配，例如，晶圆的弯曲量为100um时，可以进行磷离子注入，掺杂半导体层的磷离子掺杂浓度范围可以为1×1015-1×1022cm-3。这样，通过掺杂磷离子，晶圆的弯曲量能够下降100um左右，与晶圆原本的弯曲量相抵消，从而可以避免晶圆弯曲的问题。
本申请实施例中所述填充未掺杂半导体层、所述对所述未掺杂半导体层进行刻蚀、以及所述填充掺杂半导体层均在同一反应室内执行，从而减少了整体处理时间，避免了因进出不同的反应室而引起的污染，提高了产品良率。
如图2e所示，对所述掺杂半导体层250的上表面进行平坦化处理，以使所述掺杂半导体层250的上表面与所述第一沟道孔230的上表面齐平；在所述半导体结构上形成上层堆叠结构260以及与所述第一沟道孔230相对应的第二沟道孔261。需要说明的是，在所述上层堆叠结构260上形成第二沟道孔261时，所述第二沟道孔261位于与所述第一沟道孔230对应的位置上，即所述第二沟道孔261的中心线与所述第一沟道孔230的中心线重合。
如图2f所示，通过所述第二沟道孔261去除所述第一沟道孔230内的所述未掺杂半导体层240和所述掺杂半导体层250。这里，去除所述未掺杂半导体层240和所述掺杂半导体层250例如采用湿法刻蚀工艺执行。去除所述第一沟道孔230内的所述未掺杂半导体层240和所述掺杂半导体层250后，所述第一沟道孔230与所述第二沟道孔261共同构成一贯通的总沟道孔270。
本申请实施例提供了一种三维存储器的制造方法，所述方法包括：提供半导体结构，所述半导体结构上形成有第一沟道孔；在所述第一沟道孔内填充第一半导体层；对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸；在所述沟槽内填充第二半导体层；其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。本申请实施例中通过DEP-ETCH-DEP工艺，先在沟道孔内沉积未掺杂半导体层，再在未掺杂半导体层中刻蚀出顶部开口尺寸大于底部开口尺寸的沟槽，最后在沟槽内填充掺杂半导体层，由于沟槽的顶部开口尺寸大于底部开口尺寸，且沟槽的侧壁的材料为未掺杂半导体，从而该沟槽形成的界面有利于后续掺杂半导体层的填充，因此在沟槽内填充掺杂半导体层时不会出现填充空隙。且由于所述第二半导体层为掺杂半导体层，而掺杂后的半导体层可以改变晶圆的晶格、消除晶圆的应力，从而可以避免出现晶圆弯曲的情况。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种三维存储器的制造方法，其特征在于，所述方法包括：
提供半导体结构，所述半导体结构上形成有第一沟道孔；
在所述第一沟道孔内填充第一半导体层；
对所述第一半导体层进行刻蚀；以在所述第一半导体层内形成具有倾斜侧壁的沟槽，所述沟槽的顶部开口尺寸大于底部开口尺寸；
在所述沟槽内填充第二半导体层；
其中，所述第一半导体层为未掺杂半导体层，所述第二半导体层为掺杂半导体层。
2.根据权利要求1所述的三维存储器的制造方法，其特征在于，
所述第一半导体层的表面粗糙度低于所述第二半导体层的表面粗糙度。
3.根据权利要求1所述的三维存储器的制造方法，其特征在于，
所述第一半导体层为未掺杂非晶硅层；
所述第二半导体层为掺杂非晶硅层。
4.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述填充第一半导体层在第一反应室内执行；所述对所述第一半导体层进行刻蚀，包括：
在所述第一反应室内，通入刻蚀气体对所述第一半导体层进行原位刻蚀。
5.根据权利要求1所述的三维存储器的制造方法，其特征在于，在对所述第一半导体层进行刻蚀的步骤中采用的刻蚀气体包括Cl2和HCl。
6.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述对所述第一半导体层进行刻蚀在第二反应室内执行；所述在所述沟槽内填充第二半导体层，包括：
在所述第二反应室内，通入反应气源和掺杂气源，在所述沟槽内原位沉积第二半导体层。
7.根据权利要求1所述的三维存储器的制造方法，其特征在于，
所述填充第二半导体层的步骤中采用的掺杂气源包括磷源或砷源。
8.根据权利要求1所述的三维存储器的制造方法，其特征在于，
所述填充第一半导体层、所述对所述第一半导体层进行刻蚀、以及所述填充第二半导体层在同一反应室内执行。
9.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述方法还包括：
对所述第二半导体层的上表面进行平坦化处理，以使所述第二半导体层的上表面与所述第一沟道孔的上表面齐平；
在所述半导体结构上形成上层堆叠结构以及与所述第一沟道孔相对应的第二沟道孔。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述方法还包括：
通过所述第二沟道孔去除所述第一沟道孔内的所述第一半导体层和所述第二半导体层。
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