CN109817571B - 一种平坦化处理方法以及三维存储器的制备方法 - Google Patents

Abstract

本发明公开了一种平坦化处理方法以及三维存储器的制备方法。所述方法包括：提供叠层结构，所述叠层结构内具有从上表面向下延伸的若干通孔；所述插塞填充所述通孔，并至少具有凸出于所述叠层结构上表面的过填充部分；采用刻蚀工艺去除所述插塞的所述过填充部分；去除所述叠层结构的部分顶层叠层；对所述插塞的上表面进行平坦化处理，使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。

Description

一种平坦化处理方法以及三维存储器的制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种平坦化处理方法以及三维存储器的制备方法。

背景技术

在半导体工艺中，经常用到平坦化工艺以获得相对平坦的表面，这为后续工艺的进行提供了可靠的基础。化学机械研磨(Chemical Mechanical Polish， CMP)是现阶段最为常用的一种平坦化处理工艺，其综合了化学研磨和机械研磨的优势，可以在保证材料去除效率的同时，获得较完美的表面，并且可以实现纳米级到原子级的表面粗糙度。

在三维存储器的制备过程中，一般会在沟道通孔(Chanel Hole，CH)内形成沟道结构以及其他填充结构以实现相应功能；为了保证填充效果，往往通过在沟道通孔上开口处产生过填充从而保证填充结构在沟道通孔内填充完全，而这些不期望的过填充部分后续需要采用CMP工艺去除，以获得平坦的结构表面。特别地，对于当前的研究热点——128层三维存储器，由于其层数较多，沟道通孔的刻蚀难以一次完成，因此本领域提出了使用双通孔叠加工艺形成其沟道通孔的方法，即先完成下沟道通孔(LCH)，再沉积上叠层并刻蚀形成上沟道通孔，上、下通孔共同组成沟道通孔。在上叠层沉积之前，需要采用插塞将下通孔密封以避免上叠层形成时在下通孔的位置处出现凹陷，而插塞在下通孔开口处是否平坦直接影响了上叠层沉积的平坦性。因此，通孔内插塞的平坦化处理是三维存储器制备过程中值得关注的问题之一。

对于通过CMP工艺进行平坦化处理，具有以下明显缺点：过度抛光(Over Polish，OP)处理步骤成本高、时间长；当CMP处理整块/大块表面时，凹陷损伤(Dishing Erosion)现象严重，并且在需要使用两次CMP处理时，第一次处理中产生的凹陷损伤还会进一步加剧第二次处理产生的凹陷损伤问题。因此，如何避免CMP平坦化中的凹陷损伤并尽量简化工艺制程，一直是本领域技术人员所致力研究的方向。

发明内容

有鉴于此，本发明的主要目的在于提供一种平坦化处理方法以及三维存储器的制备方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种平坦化处理方法，包括以下步骤：

提供叠层结构，所述叠层结构内具有从上表面向下延伸的若干通孔；

所述插塞填充所述通孔，并至少具有凸出于所述叠层结构上表面的过填充部分；

采用刻蚀工艺去除所述插塞的所述过填充部分；

去除所述叠层结构的部分顶层叠层；

对所述插塞的上表面进行平坦化处理，使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。

上述方案中，对所述插塞的上表面进行平坦化处理之后，所述插塞至少密封所述通孔的上开口。

上述方案中，在所述插塞填充所述通孔时，所述插塞的过填充部分还形成在所述叠层结构的上表面上。

上述方案中，所述平坦化处理为采用化学机械研磨工艺。

上述方案中，所述插塞的材料包括多晶硅。

上述方案中，去除所述叠层结构的部分顶层叠层包括去除顶层覆盖层以及消耗层。

上述方案中，所述顶层覆盖层的材料包括氮化硅，所述消耗层的材料包括氧化硅。

本发明实施例还提供了一种三维存储器的制备方法，包括上述方案中任意一项所述的平坦化处理方法的步骤。

上述方案中，所述方法包括下沟道通孔制备以及上沟道通孔制备；在所述下沟道通孔制备中包括所述平坦化处理方法的步骤；

其中，所述通孔为所述三维存储器的下沟道通孔；所述插塞为下沟道通孔牺牲层。

上述方案中，所述叠层结构包括若干交替层叠的第一材料层和第二材料层；所述叠层结构中在被去除的所述叠层之下的第三层第二材料层具有第一高度，所述插塞至少密封所述通孔中位于所述第一高度以上的开口部分；其中，所述第二材料层为所述三维存储器的栅极金属填充牺牲层。

本发明实施例所提供的平坦化处理方法以及三维存储器的制备方法，包括：提供叠层结构，所述叠层结构内具有从上表面向下延伸的若干通孔；所述插塞填充所述通孔，并至少具有凸出于所述叠层结构上表面的过填充部分；采用刻蚀工艺去除所述插塞的所述过填充部分；去除所述叠层结构的部分顶层叠层；对所述插塞的上表面进行平坦化处理，使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。如此，凸出于所述叠层结构上表面的过填充部分已经先通过刻蚀工艺去除，而后进行的平坦化处理可仅针对插塞的已被刻蚀处理过的上表面轻微地操作，缩短了OP处理的时间，节省了处理成本，并且极大可能地避免了凹陷损伤现象；由于只进行了一次平坦化处理，简化了工艺制程，降低了生产成本。

附图说明

图1a-1d为相关技术中三维存储器下沟道通孔内插塞的平坦化处理过程中的结构剖面示意图；

图2为相关技术中三维存储器下沟道通孔内插塞的平坦化处理过程中凹陷损伤现象的结构剖面示意图；

图3为本发明实施例提供的平坦化处理方法的流程示意图；

图4a-4e为本发明实施例提供的三维存储器下沟道通孔内插塞的平坦化处理过程中的结构剖面示意图。

附图标记说明：

10、20-半导体衬底；

11、21-叠层结构；111、211-第一材料层；112、212-第二材料层；111'、211'- 顶层第一材料层/消耗层；112'、212'-顶层第二材料层/顶层覆盖层；

12、22-插塞。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向 (旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1a-1d为相关技术中三维存储器下沟道通孔内插塞的平坦化处理过程中的结构剖面示意图。请参考图1a，所述结构可以包括：半导体衬底10；叠层结构11，形成在所述半导体衬底10上；所述叠层结构11内具有从上表面向下延伸的若干下沟道通孔LCH；其中，所述叠层结构11可以包括若干交替层叠的第一材料层111和第二材料层112。在所述下沟道通孔LCH内填充插塞12，如图所示，所述插塞12包括覆盖在所述叠层结构11上的过填充部分。为了在所述叠层结构11上沉积上叠层结构并刻蚀形成上沟道通孔，并对插塞12进行平坦化处理以去除所述过填充部分并形成平坦的上表面。在相关技术中，通常采用以下步骤平坦化所述插塞12：首先，采用CMP工艺研磨所述插塞12的上表面，直至顶层第二材料层112'被去除，顶层第一材料层111'被暴露(请参考图 1b)；接下来，去除顶层第一材料层111'，例如，通过湿法刻蚀工艺去除；使得所述插塞12凸出于剩余叠层结构的上表面(请参考图1c)；最后，再次采用 CMP工艺研磨所述插塞12的上表面，直至插塞12与剩余叠层结构中被暴露的第二材料层112的上表面共面，从而获得平坦的表面结构(请参考图1d)。

在上述相关技术提供的平坦化处理方法中，需要使用两次CMP处理、一次湿法刻蚀，工艺成本较高；第一次CMP处理中容易产生凹陷损伤问题(如图2所示)，且产生的凹陷损伤还会进一步加剧第二次CMP处理产生的凹陷损伤问题；过度抛光(Over Polish，OP)处理步骤成本高、时间长。上述问题都会严重影响最终的产品的产率和性能。

基于此，本发明实施例提供了一种平坦化处理方法；具体请参见附图3。所述方法包括：

步骤101、提供叠层结构，所述叠层结构内具有从上表面向下延伸的若干通孔；所述插塞填充所述通孔，并至少具有凸出于所述叠层结构上表面的过填充部分；

步骤102、采用刻蚀工艺去除所述插塞的所述过填充部分；

步骤103、去除所述叠层结构的部分顶层叠层；

步骤104、对所述插塞的上表面进行平坦化处理，使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。

本发明实施例提供的平坦化处理方法可以具体应用于三维存储器的制备过程中，并可以具体应用于三维存储器的下沟道通孔的制备过程中。下面，具体结合三维存储器的制备过程，参考图4a-4e，对本发明再作进一步详细的说明。

首先，请参考图4a。在步骤101中，提供叠层结构21，所述叠层结构21 内具有从上表面向下延伸的若干通孔；在所述通孔内填充有插塞22，所述插塞 22至少具有凸出于所述叠层结构21上表面的过填充部分。在三维存储器的制备过程中，所述通孔可以具体为三维存储器的下沟道通孔LCH；所述插塞22 为下沟道通孔牺牲层，即在完成上叠层沉积以及上沟道通孔刻蚀后，所述插塞 22被去除。

在一实施例中，所述叠层结构21下方还可以包括半导体衬底20，所述半导体衬底20可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge) 衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

在一实施例中，所述叠层结构21可以包括若干交替层叠的第一材料层211 和第二材料层212。这里，所述第一材料层211可以为介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质；所述第二材料层212可以为牺牲层，具体为三维存储器中栅极金属填充牺牲层，即在后续形成栅极金属时所述第二材料层212被去除，并且其被去除的位置上填充栅极金属；所述第二材料层212的材料例如可以为氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种。在本实施例中，第一材料层211可以由氧化硅形成，第二材料层212可以由氮化硅形成，从而形成的叠层结构21为NO 叠层。第一材料层211和第二材料层212可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，第一材料层和第二材料层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。当所述三维存储器为128层三维存储器时，所述叠层结构21可以具体包括69层第二材料层212。

在所述叠层结构21的顶端还可以包括顶层第一材料层211'以及顶层第二材料层212'。其中，所述顶层第一材料层211'具体可以为消耗层，所述消耗层用于在后续平坦化处理中，保护下面的叠层不受损伤。所述顶层第一材料层211' 的材料可以与第一材料层211的材料相同，也可以不同；在一实施例中，其材料可以包括氧化硅；在另一实施例中，其材料可以包括氮氧化硅。所述顶层第二材料层212'具体为顶层覆盖层；其材料可以与第二材料层212的材料相同，也可以不同；在一实施例中，其材料可以包括氮化硅。

在一实施例中，所述插塞22的材料包括多晶硅。

在一实施例中，在所述插塞22填充所述通孔时，所述插塞22的过填充部分还形成在所述叠层结构21的上表面上。可以理解地，所述插塞22在所述通孔内可以存在空洞，但至少应当密封所述通孔的上开口。在三维存储器的制备过程中，应当控制所述插塞22内空洞的大小；优选地，当所述叠层结构21中在后续被去除的叠层(顶层第一材料层211'以及顶层第二材料层212')之下的第三层第二材料层T3 212具有第一高度，所述插塞22至少密封所述通孔中位于所述第一高度以上的开口部分；其中，第二材料层212为所述三维存储器的栅极金属填充牺牲层，如此，在最终形成的三维存储器中，第三层第二材料层 T3 212的位置即为存储器中T3栅极金属层所在的位置。

接下来，请参考图4b。在步骤102中，采用刻蚀工艺去除所述插塞22的所述过填充部分。

具体地，所述刻蚀工艺可以包括干法刻蚀工艺或者湿法刻蚀工艺。在所述刻蚀工艺之后，所述插塞22的上表面可以具有与刻蚀工艺之前形状相同的表面结构，即所述插塞22的上表面可以不平坦；在一实施例中，所述插塞22的上表面可以具有低于所述叠层结构21上表面的凹陷。

接下来，请参考图4c以及图4d。在步骤103中，去除所述叠层结构21的部分顶层叠层。

在一实施例中，去除所述叠层结构21的部分顶层叠层具体包括去除顶层覆盖层212'以及消耗层211'。

在一实施例中，具体采用湿法刻蚀工艺去除所述叠层结构21的部分顶层叠层。在具体包括去除顶层覆盖层212'以及消耗层211'的情况下，采用两步湿法刻蚀工艺依次分别去除上述两层结构。

最后，请参考图4e。在步骤104中，对所述插塞22的上表面进行平坦化处理，使得所述插塞22的上表面与去除部分顶层叠层后剩余的所述叠层结构21的上表面共面。

在一实施例中，所述插塞22的上表面具体与所述叠层结构21中被暴露的第二材料层212的上表面共面。

在一实施例中，对所述插塞21的上表面进行平坦化处理之后，所述插塞 21至少密封所述通孔的上开口。

在一实施例中，所述平坦化处理采用化学机械研磨工艺执行。

进一步地，所述采用化学机械研磨工艺具体为采用抛光研磨(buff-polish) 工艺。所述抛光研磨工艺属于研磨工艺中一种时间更短、研磨更轻微的方式，也可以称为磨光皮抛光或抛光轮抛光；由于本发明实施例中，插塞22的过填充部分已经通过刻蚀工艺被去除，此时插塞22不再是大块/整块的多晶硅结构，因而可以采用抛光研磨工艺对每一插塞的上表面进行平坦化处理，从而避免了凹陷损伤现象的发生，降低了生产成本。

本发明实施例还提供了一种三维存储器的制备方法，其中，可以包括上述实施例中任意一项所述的平坦化处理方法的步骤，这里不再赘述。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种平坦化处理方法，其特征在于，包括以下步骤：

提供叠层结构，所述叠层结构内具有从上表面向下延伸的若干通孔；

在所述通孔内填充有插塞，所述插塞至少具有凸出于所述叠层结构上表面的过填充部分；

采用刻蚀工艺去除所述插塞的所述过填充部分；

在去除所述过填充部分后，去除所述叠层结构的部分顶层叠层；被去除的所述部分顶层叠层包括顶层覆盖层以及消耗层；

对所述插塞的上表面进行平坦化处理，使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。

2.根据权利要求1所述的方法，其特征在于，对所述插塞的上表面进行平坦化处理之后，所述插塞至少密封所述通孔的上开口。

3.根据权利要求1所述的方法，其特征在于，在所述插塞填充所述通孔时，所述插塞的过填充部分还形成在所述叠层结构的上表面上。

4.根据权利要求1所述的方法，其特征在于，所述平坦化处理为采用化学机械研磨工艺。

5.根据权利要求1所述的方法，其特征在于，所述插塞的材料包括多晶硅。

6.根据权利要求1所述的方法，其特征在于，所述顶层覆盖层的材料包括氮化硅，所述消耗层的材料包括氧化硅。

7.根据权利要求1所述的方法，其特征在于，所述刻蚀工艺包括干法刻蚀工艺或者湿法刻蚀工艺。

8.根据权利要求1所述的方法，其特征在于，所述去除所述叠层结构的部分顶层叠层，包括：采用两步湿法刻蚀工艺依次分别去除所述顶层覆盖层以及所述消耗层。

9.一种三维存储器的制备方法，其特征在于，包括权利要求1-8中任意一项所述的平坦化处理方法的步骤。

10.根据权利要求9所述的方法，其特征在于，所述方法包括下沟道通孔制备以及上沟道通孔制备；在所述下沟道通孔制备中包括所述平坦化处理方法的步骤；

其中，所述通孔为所述三维存储器的下沟道通孔；所述插塞为下沟道通孔牺牲层。

11.根据权利要求10所述的方法，其特征在于，所述叠层结构包括若干交替层叠的第一材料层和第二材料层；所述叠层结构中在被去除的所述叠层之下的第三层第二材料层具有第一高度，所述插塞至少密封所述通孔中位于所述第一高度以上的开口部分；其中，所述第二材料层为所述三维存储器的栅极金属填充牺牲层。

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