CN110379711A - 平坦化处理方法、三维存储器的制备方法及三维存储器 - Google Patents

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Abstract

本申请实施例公开了一种平坦化处理方法、三维存储器的制备方法及三维存储器，其中，所述平坦化处理方法包括：提供待处理的半导体结构，所述半导体结构至少包括：叠层结构和插塞，所述插塞具有插入所述叠层结构内部的第一部分以及凸出于所述叠层结构上表面的第二部分；去除所述第二部分，暴露出所述叠层结构上表面处的第一牺牲层；采用第一刻蚀工艺完全去除所述第一牺牲层，暴露出所述叠层结构中所述第一牺牲层下的第一介质层；在所述第一介质层之上沉积第二介质层，对所述第二介质层的表面进行平坦化处理。如此，能够降低工艺成本，且避免第一牺牲层残留，提高三维存储器的性能。

Description

平坦化处理方法、三维存储器的制备方法及三维存储器
技术领域
本申请实施例涉及半导体器件及其制造领域，涉及但不限于一种平坦化处理方法、三维存储器的制备方法及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维结构的存储器，通过将存储器单元三维地布置在衬底之上来提高集成密度。
目前，对于三维存储器的平坦化处理，通常是通过化学机械抛光(ChemicalMechanical Polishing，CMP)工艺，去除形成三维存储器的半导体结构中的插塞凸出于叠层结构上表面的部分，并且在去除插塞的该部分之后，继续通过CMP工艺去除叠层结构所暴露出的牺牲层。
但是，在采用CMP工艺去除叠层结构所暴露出的牺牲层时，由于牺牲层CMP研磨液价格昂贵，会增大整个工艺过程的成本；另外，由于在形成叠层结构时，沉积过程的不均匀性，会使叠层结构最上层的牺牲层表面不平整而形成台阶结构，而在台阶结构处通过CMP工艺通常不能完全研磨掉牺牲层材料，易造成牺牲层残留，这样会极大的影响三维存储器的性能。
发明内容
有鉴于此，本申请实施例提供一种平坦化处理方法、三维存储器的制备方法及三维存储器，能够降低工艺成本，且能够提高所制备的三维存储器的性能。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种平坦化处理方法，所述方法包括：
提供待处理的半导体结构，所述半导体结构至少包括：叠层结构和插塞，所述插塞具有插入所述叠层结构内部的第一部分以及凸出于所述叠层结构上表面的第二部分；
去除所述插第二部分，暴露出所述叠层结构上表面处的第一牺牲层；
采用第一刻蚀工艺完全去除所述第一牺牲层，暴露出所述叠层结构中所述第一牺牲层下的第一介质层；
在所述第一介质层之上沉积第二介质层，对所述第二介质层的表面进行平坦化处理。
在一些实施例中，所述采用第一刻蚀工艺完全去除所述第一牺牲层，包括：
采用湿法刻蚀工艺完全去除所述第一牺牲层。
在一些实施例中，所述去除所述第二部分，包括：
采用CMP工艺去除所述第二部分。
在一些实施例中，所述对所述第二介质层的表面进行平坦化处理，包括：
采用CMP工艺对所述第二介质层的表面进行平坦化处理。
在一些实施例中，在暴露出所述叠层结构中所述第一牺牲层下的第一介质层之后，所述插塞凸出于所述第一介质层的上表面。
第二方面，本申请实施例提供一种三维存储器的制备方法，包括上述任意一种平坦化处理方法
在一些实施例中，所述提供待处理的半导体结构，包括：
提供叠层结构，所述叠层结构内包括沟道通孔；
在所述沟道通孔内依次形成阻挡层、存储层以及隧穿层；
在所述叠层结构的上表面形成插塞，所述插塞填充所述沟道通孔内的空间形成插入所述叠层结构内部的第一部分；
在采用第一刻蚀工艺完全去除所述第一牺牲层之后，所述存储层的上表面低于所述阻挡层和/或所述隧穿层的上表面，且高于所述插塞的下表面。
第三方面，本申请实施例提供一种三维存储器，包括：
叠层结构；
插塞结构，插入所述叠层结构内部；
第二介质层，覆盖于所述叠层结构上表面的第一介质层以及所述插塞结构之上，
其中，所述第一介质层是采用第一刻蚀工艺完全去除所述叠层结构中的第一牺牲层之后所暴露的介质层。
在一些实施例中，所述插塞结构凸出于所述第一介质层的上表面。
在一些实施例中，所述三维存储器还包括：贯穿所述叠层结构的沟道通孔，以及沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层；
所述存储层的上表面低于所述阻挡层和/或所述隧穿层的上表面，并高于所述插塞结构的下表面。
本申请实施例提供的平坦化处理方法、三维存储器的制备方法及三维存储器，在去除插塞的第二部分之后，是通过第一刻蚀工艺刻蚀完全去除第一牺牲层。如此，不仅能够避免使用价格昂贵的研磨液，以降低工艺成本；而且通过第一刻蚀工艺能够对第一牺牲层表面不平整位置以及台阶结构位置进行充分刻蚀，完全刻蚀掉第一牺牲层，避免第一牺牲层造成残留，从而能够提高三维存储器的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为相关技术中平坦化处理方法的实现流程示意图；
图2A为相关技术中半导体结构的器件结构剖面示意图；
图2B为相关技术中去除第二部分之后的器件结构剖面示意图
图2C为相关技术中去除第一牺牲层之后的器件结构剖面示意图；
图2D为相关技术中在第一介质层之上沉积第二介质层的器件结构剖面示意图；
图2E为相关技术中对第二介质层上表面平坦化处理后的器件结构剖面示意图；
图3为本申请实施例所提供的平坦化处理方法的实现流程示意图；
图4A为本申请实施例中半导体结构的器件结构剖面示意图；
图4B为本申请实施例中去除插塞的第二部分后的器件结构剖面示意图；
图4C为本申请实施例中完全去除第一牺牲层后的器件结构剖面示意图；
图4D为本申请实施例中在第一介质层上沉积第二介质层后的器件结构剖面示意图；
图4E为本申请实施例中对第二介质层上表面平坦化处理后的器件结构剖面示意图；
图5为本申请实施例提供的三维存储器的制备方法的实现流程示意图；
图6为本申请实施例提供的三维存储器的器件结构剖面示意图。
附图标记说明：
21、41、61-叠层结构；
22、42-插塞；
221、421-第一部分；
222、422-第二部分；
62-插塞结构；
211、412’-第一牺牲层；
212、411’、611’-第一介质层；
23、44、63-第二介质层；
231-台阶结构；
40、60-衬底；
411、611-介质层；
412、612-牺牲层；
413-TSG氧化物层；
43、64-沟道通孔；
431、641-阻挡层；
432、642-存储层；
433、643-隧穿层；
434、644-沟道层；
435、645-填充层；
436、646-外延层；
441-凸起。
具体实施方式
为使本申请实施例的技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一特征和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一特征和第二特征之间的实施例，这样第一特征和第二特征可能不是直接接触。
为了更好地理解本申请实施例中提供的平坦化处理方法和三维存储器的制备方法，首先对相关技术中的平坦化处理方法进行分析说明。
如图1所示，为相关技术中平坦化处理方法的实现流程示意图，所述方法包括以下步骤：
步骤S101，提供待处理的半导体结构。
如图2A所示，为相关技术中半导体结构的器件结构剖面示意图，所述半导体结构至少包括：叠层结构21和插塞22，所述插塞具有插入所述叠层结构21内部的第一部分221以及凸出于所述叠层结构21上表面的第二部分222。
步骤S102，去除第二部分，暴露出叠层结构上表面处的第一牺牲层。
这里，采用CMP工艺去除所述第二部分222，如图2B所示，为相关技术中去除第二部分之后的器件结构剖面示意图。在去除第二部分之后，暴露出叠层结构21上表面处的第一牺牲层211。
步骤S103，去除第一牺牲层，暴露出叠层结构中第一牺牲层下的第一介质层。
这里，采用CMP工艺去除所述第一牺牲层211，如图2C所示，为相关技术中去除第一牺牲层之后的器件结构剖面示意图。在去除第一牺牲层之后，暴露出叠层结构21中第一牺牲层下的第一介质层212。
步骤S104，在第一介质层之上沉积第二介质层，对第二介质层的表面进行平坦化处理。
如图2D所示，为相关技术中在第一介质层之上沉积第二介质层的器件结构剖面示意图。这里，由于沉积过程的不均匀性，以及第一介质层212上表面的不平整性，会使得所沉积的第二介质层23的上表面不平整，或者第二介质层23的上表面存在台阶结构231。因此，需要对第二介质层23的上表面进行平坦化处理。
如图2E所示，为相关技术中对第二介质层上表面平坦化处理后的器件结构剖面示意图，其中，经过平坦化处理的器件结构的上表面具有平坦表面。
对于相关技术中的平坦化处理方法，存在以下缺点：
1)由于相关技术中是采用CMP工艺去除第一牺牲层，而通常牺牲层的材料为氮化硅材料(SiN)，由于SiN的CMP研磨液价格昂贵，因此相关技术中的平坦化处理方法会增大整个工艺过程的成本。
2)由于形成叠层结构是通过循环堆叠牺牲层和介质层来实现的，那么由于沉积过程的不均匀性，会使叠层结构最上层的第一牺牲层上表面不平整而形成台阶结构。
而相关技术中是通过CMP工艺来去除第一牺牲层，由于存在台阶结构，通常CMP工艺在台阶结构位置是不能完全研磨掉第一牺牲层，易造成第一牺牲层材料的残留。那么，在后续步骤中就需要去除残留的这部分第一牺牲层材料，在去除之后，则会在器件的第一介质层与沉积的第二介质层之间留下一道缝隙。那么在后续沉积金属材料(如形成金属栅线)时，金属材料会被同时沉积到该缝隙中，这样会导致在器件上电使用时，出现器件的层间短路的情况。显然，相关技术中通过CMP去除第一牺牲层的方案会极大的影响最终所形成的三维存储器的性能。
针对相关技术所存在的至少一个问题，本申请实施例提供一种平坦化处理方法，能够解决平坦化处理过程成本高以及第一牺牲层存在残留的问题。
图3为本申请实施例所提供的平坦化处理方法的实现流程示意图，如图3所示，所述方法包括以下步骤：
步骤S301，提供待处理的半导体结构。
如图4A所示，为本申请实施例中半导体结构的器件结构剖面示意图，所述半导体结构至少包括：叠层结构41和插塞42，所述插塞42具有插入所述叠层结构41内部的第一部分421以及凸出于所述叠层结构42上表面的第二部分422。
其中，所述待处理的半导体结构还可以包括衬底40；所述叠层结构41可以包括位于所述衬底40之上且循环堆叠的若干层介质层411和牺牲层412。
这里，所述衬底40位于所述叠层结构41的最底层，所述衬底40的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本实施例中可以选择Si作为衬底40。
所述介质层411和牺牲层412的层数可以为任意数量，所述介质层411和牺牲层412可以具有相同的厚度，也可以具有彼此不同的厚度。
所述介质层411的材料包括但不限于硅氧化物、硅氮化物、硅氮氧化物以及其他高介电常数(高k)介质层材料；所述牺牲层412的材料包括但不限于氧化物、氮化物、氮化硅、硅和硅锗材料。在本申请一实施例中，介质层411可以由氧化硅形成，牺牲层412可以由氮化硅形成，从而形成的叠层结构41包括氧化硅-氮化硅叠层。
本申请实施例中，可以采用化学气相沉积(Chemical Vapor Deposition，CVD)或者原子层沉积(Atomic Layer Deposition，ALD)或者其他的任意沉积方式，依次在衬底40之上循环沉积多层介质层411和牺牲层412。
请继续参照图4A，所述叠层结构41内包括沟道通孔43(本申请实施例示例性的仅画出一个沟道通孔43)，在所述沟道通孔43内具有依次形成的阻挡层431、存储层432以及隧穿层433。
这里，所述沟道通孔43是通过对所述叠层结构41进行刻蚀所形成的，所述沟道通孔43贯穿所述叠层结构41，在刻蚀形成所述沟道通孔43时，刻穿所述叠层结构41，暴露出所述衬底40的上表面。
所述阻挡层431、存储层432以及隧穿层433形成存储叠层；所述阻挡层431、存储层432以及隧穿层433沿所述沟道通孔的径向向内的方向依次设置，其中，阻挡层431的材料可以为氧化物(例如，氧化硅)；存储层432为电荷俘获层，其材料可以为氮化物(例如，氮化硅)；隧穿层433的材料可以为氧化物(例如，氧化硅)，这样，由氧化硅-氮化硅-氧化硅形成沟道通孔43内部的ONO叠层。
当然，在其他实施例中，所述存储叠层除了可以是ONO叠层之外，也可以为AONO叠层、ONOP叠层或者其它合适的存储叠层结构。
在所述ONO叠层的内部，沉积有沟道层434，所述沟道层434为三维存储器提供载流子移动的通道，在所述沟道层434内部形成有填充层435。
在所述沟道通孔43的底部，还包括外延层436，其中，所述外延层436是在形成沟道通孔43之后，通过选择外延生长在所述沟道通孔43的底部，且在所述衬底40之上所形成的。
需要说明的是，所述ONO叠层是在形成所述外延层436之后通过沉积形成的。
请继续参照图4A，所述插塞42具有插入所述叠层结构41内部的第一部分421以及凸出于所述叠层结构42上表面的第二部分422。
这里，所述第一部分421位于所述叠层结构41内的沟道通孔43内；所述第一部分421的底部低于所述叠层结构41的上表面。所述第二部分422沉积于所述叠层结构42上表面之上。
需要说明的是，所述第一部分421与所述第二部分422实际是一体的，可以把所述第二部分422称为所述沟道通孔43的过填充部分，在沉积形成插塞42时，所述第一部分421与所述第二部分422是同时被沉积形成的。例如，可以理解地，在形成所述插塞时，不仅会形成填充于所述沟道通孔43内的所述第一部分，还会形成过填充于所述叠层结构42上表面之上的第二部分。
本申请实施例中，所述插塞42可以为半导体插塞，例如可以选择多晶硅材料，即所述插塞42可以为多晶硅层。所述多晶硅层可以是在所述叠层结构41内的沟道通孔43中形成ONO结构之后，沿所述叠层结构41的上表面沉积多晶硅材料，以形成所述多晶硅层。
请继续参照图4A，在本申请一实施例中，所述叠层结构41最上层为牺牲层，在最上层牺牲层之下为最上层介质层，在最上层介质层之下，与所述最上层介质层连接的还包括一层顶部选择栅(Top Select Gate，TSG)氧化物层413。
步骤S302，去除所述第二部分，暴露出叠层结构上表面处的第一牺牲层。
如图4B所示，为本申请实施例中去除插塞的第二部分后的器件结构剖面示意图，在去除第二部分422之后，暴露所述叠层结构41的上表面，由于所述叠层结构41的最上层为牺牲层，因此，暴露所述叠层结构41上表面处的第一牺牲层412’。
需要说明的是，步骤S302仅去除所述插塞42中的第二部分422，因此，在暴露第一牺牲层412’的同时，也暴露所述插塞42的第一部分421的上表面。
本申请实施例中，可以采用任意一种去除工艺以去除所述第二部分的多晶硅材料，例如，可以采用CMP工艺去除所述第二部分的多晶硅材料。
步骤S303，采用第一刻蚀工艺完全去除第一牺牲层，暴露出叠层结构中第一牺牲层下的第一介质层。
如图4C所示，为本申请实施例中完全去除第一牺牲层后的器件结构剖面示意图，在完全去除第一牺牲层412’之后，暴露出所述叠层结构41中所述第一牺牲层412’下的第一介质层411’。由于所述叠层结构41包括循环堆叠的介质层和牺牲层，其中，所述第一牺牲层412’为所述叠层结构41中靠近所述插塞的一个牺牲层，所述第一介质层411’为所述叠层结构41中靠近所述插塞的一个介质层。
本申请实施例中，采用第一刻蚀工艺去除第一牺牲层，其中，所述第一刻蚀工艺能够完全去除所述第一牺牲层。例如，当所述第一牺牲层为氮化硅层时，对于所述氮化硅层上表面的不平整位置以及台阶结构位置，通过所述第一刻蚀工艺均可以完全去除氮化硅材料，以使所述第一介质层411’被完全暴露出。
步骤S304，在第一介质层之上沉积第二介质层，对第二介质层的表面进行平坦化处理。
如图4D所示，为本申请实施例中在第一介质层上沉积第二介质层后的器件结构剖面示意图，其中，所述第二介质层44与所述第一介质层411’的材料可以相同，也可以不同。所述第二介质层44也可以采用CVD、ALD或者其他的任意沉积方式沉积形成。
本申请实施例中，由于沉积过程的不均匀性，会导致所沉积的第二介质层44的上表面不平整；或者，由于第一介质层411’上表面本身是不平整的，这也会导致所沉积的第二介质层44的上表面不平整；或者，由于插塞凸出于第一介质层的表面，因此在沉积第二介质层44时，第二介质层44会在插塞凸出位置发生同形变化，而形成凸起441，从而导致第二介质层44表面不平整。因此，需要对第二介质层44的上表面进行平坦化处理。
需要说明的是，第二介质层44上表面的不平整位置，即包括尺寸不同的凸起，也包括尺寸不同的台阶结构。
如图4E所示，为本申请实施例中对第二介质层上表面平坦化处理后的器件结构剖面示意图，其中，所述平坦化处理可以为通过CMP工艺进行表面平坦化处理，当然，也可以采用其他任意一种平坦化处理工艺进行第二介质层44上表面的平坦化处理。
经过平坦化处理的器件结构的上表面具有平坦表面。在进行平坦化处理之后，形成最终的三维存储器。
本申请实施例提供的平坦化处理方法，在去除插塞的第二部分之后，是通过第一刻蚀工艺刻蚀第一牺牲层，以实现完全去除第一牺牲层。这样，由于通过第一刻蚀工艺能够对第一牺牲层表面不平整位置以及台阶结构位置进行充分刻蚀，以完全刻蚀掉第一牺牲层，避免第一牺牲层造成残留，从而能够提高所形成的三维存储器的性能。
在一些实施例中，步骤S303中的第一刻蚀工艺可以为湿法刻蚀工艺，则上述步骤S303可以为：采用湿法刻蚀工艺完全去除所述第一牺牲层。
本申请实施例中，所述湿法刻蚀工艺中所使用的刻蚀液包括硫酸溶液、盐酸溶液等任意一种腐蚀液，通过腐蚀液对所述第一牺牲层进行湿法刻蚀。在刻蚀过程中，可以通过调整所述刻蚀液的浓度或者调整刻蚀的时间，来实现将所述第一牺牲层完全刻蚀掉。对于第一牺牲层表面不平整位置，或者存在台阶结构的位置，可以通过延长刻蚀时间或者增大刻蚀液中硫酸或盐酸的浓度，来实现对台阶位置的完全刻蚀。
然而，相关技术中，则是采用CMP工艺去除第一牺牲层，那么在第一牺牲层CMP工艺中，就需要用到第一牺牲层CMP研磨液。而在CMP工艺中，研磨液一般是研磨材料和化学添加剂的混合物，其中，研磨材料主要包括石英、二氧化硅、氧化铈等，化学添加剂主要是用于与待去除的材料发生反应，以生成易被去除的物质。因此，需要根据第一牺牲层材料对应选择研磨材料和化学添加剂，并且，还需要根据第一牺牲层的厚度以及研磨环境，确定研磨材料与化学添加剂的比例，以配制得到适宜浓度的研磨液。那么，在采用CMP工艺去除第一牺牲层时，则需要根据第一牺牲层的材料、第一牺牲层的厚度、研磨环境以及研磨需求等一系列参数确定对应的研磨液，显然，这样会增大CMP工艺前的研磨液准备工作。并且，即使可以通过购买现成的研磨液，也是需要根据实际需要购买对应的研磨液，由于研磨液价格昂贵，会增大整个制备工艺的成本。另外由于在形成叠层结构时，是通过循环堆叠牺牲层和介质层来实现的，那么由于沉积过程的不均匀性，会使叠层结构最上层的第一牺牲层上表面不平整而形成台阶结构，CMP工艺在台阶结构位置容易造成第一牺牲层材料的残留。
而在本申请实施例中，采用湿法刻蚀工艺去除所述第一牺牲层，这样，相对于相关技术中采用CMP工艺去除第一牺牲层的方案，则至少存在以下优点：
1)不用提前准备研磨材料和化学添加剂合适且浓度适宜的研磨液，仅通过配制硫酸溶液或者盐酸溶液即可，能够极大的减少刻蚀前的准备工作，提高刻蚀速度。
2)不用使用价格昂贵的研磨液，能够降低工艺成本，尤其是对于大批量生产三维存储器时，对研磨液的需求量会比较大，那么其成本的下降是非常可观的。
3)通过第一刻蚀工艺能够对第一牺牲层表面不平整位置以及台阶结构位置进行充分刻蚀，完全刻蚀掉第一牺牲层，避免第一牺牲层造成残留，从而能够提高三维存储器的性能。
需要说明的是，本申请实施例中，由于叠层结构的沟道通孔中的ONO结构的存储层材料也是氮化硅材料，因此，在采用湿法刻蚀去除第一牺牲层时，会刻蚀掉一定厚度的存储层。其中，所述存储层的刻蚀厚度小于等于第一牺牲层厚度的一半，且刻蚀之后的所述存储层的上表面高于所述插塞的第一部分的下表面，这样，由于存储层的上表面高于所述插塞的第一部分的下表面，因此，最终所形成的三维存储器的性能并不会受到影响。
在一些实施例中，步骤S302中去除所述第二部分，可以通过以下方式实现：采用CMP工艺去除所述第二部分。
这里，所述插塞可以为多晶硅材料，在去除插塞的第二部分时，可以通过CMP工艺研磨掉所述第二部分，以暴露出所述叠层结构上表面处的第一牺牲层。
在一些实施例中，步骤S304中对所述第二介质层的表面进行平坦化处理，可以通过以下方式实现：采用CMP工艺对所述第二介质层的表面进行平坦化处理。
由于沉积过程的不均匀性，以及第一介质层上表面的不平整性，会使得所沉积的第二介质层的上表面不平整，或者第二介质层的上表面存在台阶结构。因此，需要对第二介质层的上表面进行平坦化处理。本申请实施例中，可以采用CMP工艺去除一定厚度的所述第二介质层，实现对第二介质层表面的平坦化处理。
在一些实施例中，由于所述第一刻蚀工艺完全去除第一牺牲层，那么，在暴露出所述叠层结构中所述第一牺牲层下的第一介质层之后，所述插塞的第一部分凸出于所述第一介质层的上表面。
在上述平坦化处理方法实施例的基础上，本申请实施例提供一种三维存储器的制备方法，如图5所示，为本申请实施例提供的三维存储器的制备方法的实现流程示意图，所述方法包括以下步骤：
步骤S501，提供衬底，在衬底上循环堆叠介质层和牺牲层，形成堆叠层。
步骤S502，刻蚀所述堆叠层，得到沟道通孔，以形成叠层结构。
步骤S503，在所述沟道通孔内依次形成阻挡层、存储层以及隧穿层。
步骤S504，在所述叠层结构的上表面形成插塞，所述插塞填充所述沟道通孔内的空间形成插入所述叠层结构内部的第一部分，所述插塞中凸出于所述叠层结构上表面的为第二部分。
至此，形成待处理的半导体结构。
步骤S505，采用CMP工艺去除所述插塞中凸出于所述叠层结构上表面的第二部分，暴露出所述叠层结构上表面处的第一牺牲层。
步骤S506，采用湿法刻蚀工艺完全去除所述第一牺牲层，暴露出所述叠层结构中所述第一牺牲层下的第一介质层。
步骤S507，在所述第一介质层之上沉积第二介质层，采用CMP工艺对所述第二介质层的表面进行平坦化处理。
需要说明的是，本申请实施例提供的三维存储器的制备方法包括上述任一实施例所提供的平坦化处理方法，本实施例对与上述任一实施例所提供的平坦化处理方法相同或相应的步骤不再赘述。对于本实施例中未披露的技术细节，请参照上述任一实施例所提供的平坦化处理方法的描述而理解。
在上述平坦化处理方法实施例和三维存储器的制备方法实施例的基础上，本申请实施例提供一种三维存储器，如图6所示，所述三维存储器包括：
叠层结构61、插塞结构62和第二介质层63。
其中，所述叠层结构61包括：位于衬底60之上且循环堆叠的若干层介质层611和牺牲层612。在所述若干层介质层611和牺牲层612中，其中，最上层牺牲层为第一牺牲层，最上层介质层为第一介质层611’，所述第一牺牲层位于所述第一介质层611’之上。
本申请实施例中，所述第一介质层611’是采用第一刻蚀工艺完全去除所述叠层结构61中的第一牺牲层之后所暴露的介质层。所述第一刻蚀工艺可以为湿法刻蚀工艺。采用所述第一刻蚀工艺去除所述第一牺牲层，可以将第一牺牲层材料完全去除。并且，采用所述第一刻蚀工艺去除所述第一牺牲层之后所暴露出的第一介质层611’的表面，相对于其他工艺(例如CMP工艺)去除所述第一牺牲层之后所暴露出的第一介质层的表面，会更加平整，且所暴露出的第一介质层的表面不会残留第一牺牲层材料。
所述插塞结构62，插入所述叠层结构61内部，且所述插塞结构凸出于所述第一介质层611’的上表面。其中，所述插塞结构可以为半导体插塞结构，例如可以选择多晶硅材料形成所述插塞结构。
需要说明的是，本申请实施例中的插塞结构，对应上述任意一个实施例中的第一部分，即所述插塞结构对应插塞插入所述叠层结构内部的部分。
所述第二介质层63，覆盖于所述叠层结构61上表面的第一介质层611’以及所述插塞结构62之上，可以采用CVD或者ALD或者其他的任意沉积方式形成。所述第二介质层63与所述第一介质层611’的材料可以相同也可以不同。本申请实施例中，所述第二介质层63的上表面具有平整表面。
在一些实施例中，所述三维存储器还包括：贯穿所述叠层结构61的沟道通孔64，以及沿所述沟道通孔64的径向向内的方向依次设置的阻挡层641、存储层642以及隧穿层643。其中，阻挡层641的材料可以为氧化硅；存储层642为电荷俘获层，其材料可以为氮化硅；隧穿层643的材料可以为氧化硅，这样，由氧化硅-氮化硅-氧化硅形成沟道通孔64内部的ONO结构。在所述ONO结构的内部，沉积有沟道层644，在所述沟道层644内部形成有填充层645。
在所述沟道通孔64的底部，还包括外延层646。
其中，所述存储层642的上表面低于所述阻挡层641和/或所述隧穿层643的上表面，并高于所述插塞结构62的下表面。
需要说明的是，本实施例三维存储器的描述，与上述方法实施例的描述类似，具有同方法实施例相似的有益效果，因此不做赘述。对于本申请三维存储器实施例中未披露的技术细节，请参照本申请上述方法实施例的描述而理解。
本领域内的技术人员应明白，本申请实施例的平坦化处理方法、三维存储器的制备方法及三维存储器的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同限定。

Claims (10)

1.一种平坦化处理方法，其特征在于，所述方法包括：
提供待处理的半导体结构，所述半导体结构至少包括：叠层结构和插塞，所述插塞具有插入所述叠层结构内部的第一部分以及凸出于所述叠层结构上表面的第二部分；
去除所述第二部分，暴露出所述叠层结构上表面处的第一牺牲层；
采用第一刻蚀工艺完全去除所述第一牺牲层，暴露出所述叠层结构中所述第一牺牲层下的第一介质层；
在所述第一介质层之上沉积第二介质层，对所述第二介质层的表面进行平坦化处理。
2.根据权利要求1所述的方法，其特征在于，所述采用第一刻蚀工艺完全去除所述第一牺牲层，包括：
采用湿法刻蚀工艺完全去除所述第一牺牲层。
3.根据权利要求1所述的方法，其特征在于，所述去除所述第二部分，包括：
采用化学机械研磨CMP工艺去除所述第二部分。
4.根据权利要求1所述的方法，其特征在于，所述对所述第二介质层的表面进行平坦化处理，包括：
采用CMP工艺对所述第二介质层的表面进行平坦化处理。
5.根据权利要求1所述的方法，其特征在于，在暴露出所述叠层结构中所述第一牺牲层下的第一介质层之后，所述插塞凸出于所述第一介质层的上表面。
6.一种三维存储器的制备方法，其特征在于，包括权利要求1至5中任意一项所述的平坦化处理方法的步骤。
7.根据权利要求6所述的方法，其特征在于，
所述提供待处理的半导体结构，包括：
提供叠层结构，所述叠层结构内包括沟道通孔；
在所述沟道通孔内依次形成阻挡层、存储层以及隧穿层；
在所述叠层结构的上表面形成插塞，所述插塞填充所述沟道通孔内的空间形成插入所述叠层结构内部的第一部分；
在采用第一刻蚀工艺完全去除所述第一牺牲层之后，所述存储层的上表面低于所述阻挡层和/或所述隧穿层的上表面，且高于所述插塞的下表面。
8.一种三维存储器，其特征在于，包括：
叠层结构；
插塞结构，插入所述叠层结构内部；
第二介质层，覆盖于所述叠层结构上表面的第一介质层以及所述插塞结构之上；
其中，所述第一介质层是采用第一刻蚀工艺完全去除所述叠层结构中的第一牺牲层之后所暴露的介质层。
9.根据权利要求8所述的三维存储器，其特征在于，所述插塞结构凸出于所述第一介质层的上表面。
10.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括：贯穿所述叠层结构的沟道通孔，以及沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层；
所述存储层的上表面低于所述阻挡层和/或所述隧穿层的上表面，并高于所述插塞结构的下表面。
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