CN107731840A - 一种3d nand闪存结构的制备工艺 - Google Patents

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Abstract

本发明提供了一种3D NAND闪存结构的制备工艺，通过在两次CMP平坦化的工艺步骤中增加了磷酸溶液的湿法刻蚀工艺来有效去除O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层，从而避免ONO堆叠结构中的氮化硅存储层在水平方向上与多晶硅插塞平齐，进而避免了加压时有电子穿过氧化物隧穿层而被氮化硅存储层捕获；同时，控制刻蚀后ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度，从而保证产品的性能。本发明的上述工艺能够有效避免了掺杂离子的减少和阈值电压的劣化，从而提高了产品的整体性能。

Description

一种3D NAND闪存结构的制备工艺
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能够避免加压时氮化硅存储层捕获电子、进而减少掺杂离子和影响顶层选择栅阈值电压的3D NAND闪存结构的制备工艺。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，ONOS型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。目前的ONOS型3DNAND闪存结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层选择栅、中层控制栅以及顶层选择栅三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。
常见的ONOS型3D NAND闪存结构的制备工艺种，通常包括如下步骤(如图1a～1e所示)：
S1：沉积多晶硅插塞1，如图1a所示；
S2：第一次平坦化处理，如图1b所示，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞(Poly Plug)1的表面以露出O/N堆叠结构最上层的硬质氮化硅层2；
S3：第二次平坦化处理，如图1c所示，采用研磨速率较低的化学机械抛光(CMP)工艺平坦化以去除所述硬质氮化硅层2，并露出多晶硅插塞1和ONO堆叠结构中的氮化硅层3；
S4：沉积帽氧化层4，如图1d所示；
S5：后端金属制程工艺，如图1e所示，形成漏极插塞(Drain Plug)5。
然而在上述制备工艺得到的ONO型3D NAND闪存结构中，ONO堆叠结构在沟道的侧壁被沉积制备后，在后续过程中就不再会被去除，从而使得ONO堆叠结构距离漏极插塞很近。而在高电压加压时，如图2所示，电子(图中椭圆状粒子)将会沿着电流通路(黑色曲线示意的路线)从漏极流向源极，但是在电子的迁移过程中，由于ONO堆叠结构与漏极插塞的距离过近，将难以避免的导致有部分电子会穿过氧化物隧穿层而被邻近的氮化硅存储层3捕获，被氮化硅存储层3捕获的电子6将会减少器件的掺杂离子数量，并进而影响顶层选择栅(Top Selective Gate，简称TSG)的阈值电压(Vt)等性能，从而最终影响3D NAND闪存产品的整体性能。
因此，如何在加压时尽量避免迁移的电子穿过氧化物隧穿层而被邻近的氮化硅存储层捕获，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种3D NAND闪存结构的制备工艺，够避免加压时氮化硅存储层捕获电子、进而减少掺杂离子和影响顶层选择栅阈值电压等问题。
为了实现上述目的，本发明提出了一种3D NAND闪存结构的制备工艺，其包括以下步骤：
沉积多晶硅插塞；
第一次平坦化处理，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞的表面以露出O/N堆叠结构最上层的硬质氮化硅层；
刻蚀去除所述O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层；
沉积插塞氧化物；
第二次平坦化处理，采用化学机械抛光(CMP)工艺平坦化以露出多晶硅插塞；
沉积帽氧化层；
后端金属制程工艺，形成漏极插塞(Drain Plug)。
进一步的，所述刻蚀为采用磷酸溶液的湿法刻蚀。
进一步的，所述刻蚀所去除的ONO堆叠结构中的氮化硅存储层的量，以刻蚀后所述ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度为准。
进一步的，所述沉积插塞氧化物采用原子层沉积工艺(ALD)。
进一步的，所述第二次平坦化处理中，化学机械抛光(CMP)工艺为研磨速率较低的化学机械抛光工艺(Buffer CMP)。
本发明还提供一种3D NAND闪存结构，所述闪存结构由前述的制备工艺制备得到。
与现有技术相比，本发明的有益效果主要体现在：
第一，在两次CMP平坦化的工艺步骤中增加了磷酸溶液的湿法刻蚀工艺来有效去除O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层，从而避免ONO堆叠结构中的氮化硅存储层在水平方向上与多晶硅插塞平齐，从而避免了加压时有电子穿过氧化物隧穿层而被氮化硅存储层捕获；
第二，控制刻蚀后ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度，从而保证产品的性能；
第三，通过在刻蚀后的沟道(Channel Hole)空间沉积插塞氧化物作为阻挡氧化物，进一步避免了电子偏离电流通道的任意迁移；
第四，第二次平坦化处理采用了较低速率的化学机械抛光工艺(Buffer CMP)，有效保证了去除插塞氧化物并准确停留于多晶硅插塞处。
第五，通过上述工艺，有效避免了掺杂离子的减少和阈值电压的劣化，从而提高了产品的整体性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-e为现有技术中3D NAND闪存结构的制备工艺流程图；
图2为现有技术中加压时电子被氮化硅存储层捕获的原理图；
图3a-g为本发明中3D NAND闪存结构的制备工艺流程图；
图4为图3c中局部放大示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，为本发明的第一实施例，在本实施例中，提出了一种3D NAND闪存结构的制备工艺，其包括以下步骤：
S100：沉积多晶硅插塞；
S200：第一次平坦化处理，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞的表面以露出O/N堆叠结构最上层的硬质氮化硅层；
S300：刻蚀去除所述O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层；
S400：沉积插塞氧化物；
S500：第二次平坦化处理，采用化学机械抛光(CMP)工艺平坦化以露出多晶硅插塞；
S600：沉积帽氧化层；
S700：后端金属制程工艺，形成漏极插塞(Drain Plug)。
具体的，在步骤S100中，请参考图3a，首先，进行前序步骤S110，提供具有O/N堆叠结构110和ONO堆叠结构120的衬底100，上述前序步骤S110中的工艺为现有技术中的常规工艺，因此图中并未将步骤予以一一展示，此处也不再详述。随后进行步骤S120，沉积多晶硅插塞130。
在步骤S200中，请参考图3b，第一次平坦化处理，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞130的表面以露出O/N堆叠结构110最上层的硬质氮化硅层111。
在步骤S300中，请参考图3c，采用磷酸溶液的湿法刻蚀工艺，刻蚀去除所述O/N堆叠结构110最上层的硬质氮化硅层111和ONO堆叠结构120中邻近所述多晶硅插塞130的一部分氮化硅存储层121。如图4所示为图3c虚线圆圈部分的局部放大图，由于磷酸溶液能有效去除ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层121，从而避免了ONO堆叠结构中的氮化硅存储层121在水平方向上与多晶硅插塞130平齐，进而避免了加压时有电子穿过氧化物隧穿层而被氮化硅存储层捕获；同时，控制刻蚀后ONO堆叠结构中的氮化硅存储层121的高度高于顶层选择栅(TSG)140(参见图4的虚线所示)的高度，从而保证产品的性能。
在步骤S400中，请参考图3d，采用原子层沉积工艺(ALD)沉积插塞氧化物150，沉积插塞氧化物150可以有效作为阻挡层，进一步避免了电子偏离电流通道的任意迁移。
在步骤S500中，请参考图3e，第二次平坦化处理，采用研磨速率较低的化学机械抛光(Buffer CMP)工艺平坦化以露出多晶硅插塞130；较低的研磨速率有效保证了去除插塞氧化物150并准确停留于多晶硅插塞130处。
在步骤S600中，请参考图3f，沉积帽氧化层160。
在步骤S700中，请参考图3g，后端金属制程工艺，形成漏极插塞(Drain Plug)170。
综上，本发明通过在两次CMP平坦化的工艺步骤中增加了磷酸溶液的湿法刻蚀工艺来有效去除O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层，从而避免ONO堆叠结构中的氮化硅存储层在水平方向上与多晶硅插塞平齐，进而避免了加压时有电子穿过氧化物隧穿层而被氮化硅存储层捕获；同时，控制刻蚀后ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度，从而保证产品的性能。本发明的上述工艺能够有效避免了掺杂离子的减少和阈值电压的劣化，从而提高了产品的整体性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种3D NAND闪存结构的制备工艺，其特征在于，包括以下步骤：
沉积多晶硅插塞；
第一次平坦化处理，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞的表面以露出O/N堆叠结构最上层的硬质氮化硅层；
刻蚀去除所述O/N堆叠结构最上层的硬质氮化硅层和ONO堆叠结构中邻近所述多晶硅插塞的一部分氮化硅存储层；
沉积插塞氧化物；
第二次平坦化处理，采用化学机械抛光(CMP)工艺平坦化以露出多晶硅插塞；
沉积帽氧化层；
后端金属制程工艺，形成漏极插塞(Drain Plug)。
2.根据权利要求1所述的一种制备工艺，其特征在于：
所述刻蚀为采用磷酸溶液的湿法刻蚀。
3.根据权利要求1所述的一种制备工艺，其特征在于：
所述刻蚀所去除的ONO堆叠结构中的氮化硅存储层的量，以刻蚀后所述ONO堆叠结构中的氮化硅存储层的高度高于顶层选择栅(TSG)的高度为准。
4.根据权利要求1所述的一种制备工艺，其特征在于：
所述沉积插塞氧化物采用原子层沉积工艺(ALD)。
5.根据权利要求1所述的一种制备工艺，其特征在于：
所述第二次平坦化处理中，化学机械抛光(CMP)工艺为研磨速率较低的化学机械抛光工艺(Buffer CMP)。
6.一种3D NAND闪存结构，其特征在于：
所述闪存结构由权利要求1-5任意一项所述的制备工艺制备得到。
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