CN107658223A - 一种闪存结构中多晶硅插塞的制备工艺 - Google Patents

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Abstract

本发明提供了一种3D NAND闪存结构中多晶硅插塞的制备工艺，采用干法刻蚀工艺替换了常规工艺中的第一次化学机械抛光的平坦化处理工艺，由于干法刻蚀的刻蚀气体通常具有选择性，因此可以通过选择刻蚀气体的种类来控制刻蚀的对象，从而使刻蚀精确截止于想要停留的空间位置；而由于干法刻蚀具有更高的精度和可控性，能够有效彻底的去除多余的多晶硅和顶层氮化硅，同时尽量避免对于氧化物的去除。因此，能够有效避免了多晶硅的残留，并保证多晶硅插塞高度和形貌的均匀性，从而提高产品性能。

Description

一种闪存结构中多晶硅插塞的制备工艺
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能够精确控制多晶硅插塞去除厚度的多晶硅插塞的制备工艺。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。
在ONOS型3D NAND闪存器件中，通常会以掺杂的多晶硅插塞(Poly Plug)作为存储单元接触区及位线接触的导电回路，从而提供低漏电结特性，并尽可能将漏电电流限制在较小量，以使得存储器能够具备更长的保持时间。而目前化学机械抛光(CMP)是多晶硅插塞最为常见的平坦化处理工艺，例如常规的多晶硅插塞的制备工艺种，通常包括如下步骤(如图1a～1e所示)：
S1：回刻原子层沉积(ALD)的氧化物，如图1a所示，以形成多晶硅插塞的沉积空间1；
S2：沉积多晶硅插塞，如图1b所示，在插塞氧化物的沉积空间1沉积多晶硅以形成多晶硅插塞2；
S3：第一次平坦化处理，如图1c所示，采用化学机械抛光(CMP)工艺平坦化所述多晶硅插塞2的表面以露出最上层的硬质氮化硅层3；
S4：刻蚀氮化硅层，如图1d所示，采用磷酸溶液等湿法刻蚀工艺，刻蚀所述最上层的硬质氮化硅层3；
S5：第二次平坦化处理，如图1e所示，采用化学机械抛光(CMP)工艺平坦化插塞氧化物层的表面以露出多晶硅插塞2和ONO堆叠结构中的氮化硅层4。
然而为了保证多余的多晶硅被彻底清除，上述第一次CMP平坦化处理工艺中，往往存在以下问题：首先，在沟道(Channel Hole)核心区域(Core Area)的顶层氮化硅处的图案密度(Pattern Density)较低，CMP的工艺设备难以捕捉到氮化硅的反馈信号，因此主要依赖擦洗线区域(Scrubber Line Area)的监测设备来捕捉氮化硅的反馈信号，但是由于两个区域的氮化硅厚度并不相同，这就导致依赖擦洗线区域的信号，将会导致沟道核心区域的氮化硅将被更多的去除，进而破坏沟道区域的氧化物插塞；其次，由于CMP平坦化处理一般是依据处理的时间坐标来控制(即按预估好的时长进行处理)，而并非依据处理的空间坐标(例如截止于顶层氮化硅)，但按预估的时间来处理就会存在这样的问题，即之前沉积多晶硅插塞步骤中，得到的多晶硅插塞的厚度很难保证都一致，从而导致难以避免的在顶层氮化硅上有多晶硅残留5的存在，进而影响产品的最终性能。
因此，如何避免CMP平坦化中多晶硅的去除厚度以及残留问题，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种3D NAND闪存的制作方法，能够精确控制多晶硅插塞去除厚度，解决多晶硅插塞的残留问题，从而提高3D NAND闪存的性能。
为了实现上述目的，本发明提出了一种多晶硅插塞的制备工艺，其包括以下步骤：
回刻原子层沉积(ALD)的氧化物，以形成多晶硅插塞的沉积空间；
沉积多晶硅插塞，在所述沉积空间沉积多晶硅以形成多晶硅插塞；
干法刻蚀以去除多余的多晶硅和O/N堆叠结构中最顶层的氮化硅层；
平坦化处理，采用化学机械抛光(CMP)工艺平坦化处理获得光滑表面，并露出多晶硅插塞和ONO堆叠结构中的氮化硅层。
进一步的，所述干法刻蚀截止于衬底表面O/N堆叠结构中最上层的氧化物处。
进一步的，所述干法刻蚀为等离子体刻蚀。
进一步的，所述等离子体刻蚀选用的刻蚀气体，其对于多晶硅和氮化硅的刻蚀速度，大于其对于插塞氧化物的刻蚀速度。
进一步的，所述等离子体刻蚀的刻蚀气体为Cl2或HBr。
进一步的，所述化学机械抛光(CMP)工艺为研磨速率较低的化学机械抛光工艺(Buffer CMP)。
本发明还提供一种3D NAND闪存结构，所述闪存结构的多晶硅插塞是由前述的制备工艺制备得到。
与现有技术相比，本发明的有益效果主要体现在：
第一，采用了干法刻蚀工艺替换了常规工艺中的第一次化学机械抛光的平坦化处理工艺，由于干法刻蚀的刻蚀气体通常具有选择性，因此可以通过选择刻蚀气体的种类来控制刻蚀的对象，从而使刻蚀精确截止于想要停留的空间位置；
第二，由于干法刻蚀具有更高的精度和可控性，能够有效彻底的去除多余的多晶硅和氮化硅，而尽量避免对于氧化物的去除。
第三，通过上述工艺，能够有效避免了多晶硅的残留，并保证多晶硅插塞高度和形貌的均匀性，从而提高产品性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-e为现有技术中3D NAND闪存结构中多晶硅插塞的制备工艺流程图；
图2a-d为本发明实施例1中3D NAND闪存中多晶硅插塞的制备工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，为本发明的第一实施例，在本实施例中，提出了多晶硅插塞的制备工艺，其包括以下步骤：
S100：回刻原子层沉积(ALD)的氧化物，以形成多晶硅插塞的沉积空间；
S200：沉积多晶硅插塞，在所述沉积空间沉积多晶硅以形成多晶硅插塞；
S300：干法刻蚀以去除多余的多晶硅和ON堆叠结构中最顶层的氮化硅层；
S400：沉积插塞氧化物；
S500：平坦化处理，采用化学机械抛光(CMP)工艺平坦化插塞氧化物的表面以露出多晶硅插塞和ONO堆叠结构中的氮化硅层。
具体的，在步骤S100中，请参考图2a，首先，进行前序步骤S110，提供衬底100，并在衬底表面沉积O/N堆叠结构110；随后进行前序步骤S120，刻蚀形成沟道；随后进行前序步骤S130，依次沉积沟道侧壁ONO堆叠结构120、多晶硅130和氧化物140，上述前序步骤S110-S130均为现有技术中的常规工艺，例如采用常用的原子层沉积工艺(ALD)来沉积所述氧化物，因此图中并未将步骤予以一一展示，此处也不再详述。随后进行步骤S140，回刻所述原子层沉积(ALD)的氧化物140，以形成多晶硅插塞的沉积空间150。
在步骤S200中，请参考图2b，沉积多晶硅插塞，在沉积空间150沉积多晶硅以形成多晶硅插塞160，由于沉积的均匀性，将不可避免的在衬底表面ON堆叠结构110中最顶层的氮化硅层111表面也形成多晶硅。
在步骤S300中，请参考图2c，采用等离子体干法刻蚀的工艺去除多余的多晶硅和ON堆叠结构110中最顶层的氮化硅层111。由于采用了干法刻蚀工艺替换了常规工艺中的第一次化学机械抛光的平坦化处理工艺，干法刻蚀的刻蚀气体通常具有选择性，因此可以通过选择刻蚀气体的种类来达到精准去除多余的多晶硅和最顶层的氮化硅层111的目的，并使刻蚀精确截止于想要停留的空间位置，即ON堆叠结构110中最顶层的氧化物层112，从而实现了能够有效彻底的去除多余的多晶硅和氮化硅，同时尽量避免对于氧化物的去除。为达到上述目的，所述等离子体刻蚀选用的刻蚀气体，其对于多晶硅和氮化硅的刻蚀速度，大于其对于插塞氧化物的刻蚀速度。优选采用Cl2或HBr作为所述等离子体刻蚀的刻蚀气体。
在步骤S400中，采用常规工艺沉积插塞氧化物(未图示)。
在步骤S500中，请参考图2d，采用研磨速率较低的化学机械抛光(Buffer CMP)工艺进行平坦化处理，以获得光滑平面，并露出多晶硅插塞160和ONO堆叠结构120中的氮化硅层121。本步骤中通过较慢的研磨速率，可以准确的达到抛光终点。停止在ON堆叠结构110最顶层的氧化物层112处，从而既能达到平坦化的目的，又能最大限度的避免缺陷。
综上，本发明采用干法刻蚀工艺替换了常规工艺中的第一次化学机械抛光的平坦化处理工艺，由于干法刻蚀的刻蚀气体通常具有选择性，因此可以通过选择刻蚀气体的种类来控制刻蚀的对象，从而使刻蚀精确截止于想要停留的空间位置；而由于干法刻蚀具有更高的精度和可控性，能够有效彻底的去除多余的多晶硅和氮化硅，而尽量避免对于氧化物的去除。因此，能够有效避免了多晶硅的残留，并保证多晶硅插塞高度和形貌的均匀性，从而提高产品性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种多晶硅插塞的制备工艺，其特征在于，包括以下步骤：
回刻原子层沉积(ALD)的氧化物，以形成多晶硅插塞的沉积空间；
沉积多晶硅插塞，在所述沉积空间沉积多晶硅以形成多晶硅插塞；
干法刻蚀以去除多余的多晶硅和O/N堆叠结构中最顶层的氮化硅层；
平坦化处理，采用化学机械抛光(CMP)工艺平坦化处理获得光滑表面，并露出多晶硅插塞和ONO堆叠结构中的氮化硅层。
2.根据权利要求1所述的一种制备工艺，其特征在于：
所述干法刻蚀截止于衬底表面O/N堆叠结构中最上层的氧化物处。
3.根据权利要求1所述的一种制备工艺，其特征在于：
所述干法刻蚀为等离子体刻蚀。
4.根据权利要求3所述的一种制备工艺，其特征在于：
所述等离子体刻蚀选用的刻蚀气体，其对于多晶硅和氮化硅的刻蚀速度，大于其对于插塞氧化物的刻蚀速度。
5.根据权利要求3或4所述的一种制备工艺，其特征在于：
所述等离子体刻蚀的刻蚀气体为Cl2或HBr。
6.根据权利要求1所述的一种制备工艺，其特征在于：
所述化学机械抛光(CMP)工艺为研磨速率较低的化学机械抛光工艺(Buffer CMP)。
7.一种3D NAND闪存结构，其特征在于：所述闪存结构的多晶硅插塞由权利要求1-6任意一项所述的制备工艺制备得到。
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