CN106298483B - 多晶硅栅极的制作方法以及嵌入式闪存的制作方法 - Google Patents
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Abstract
本发明揭示了一种多晶硅栅极的制作方法以及嵌入式闪存的制作方法。包括：提供前端结构，所述前端结构包括栅氧化层；在所述前端结构上形成覆盖所述栅氧化层的第一多晶硅层，所述第一多晶硅层的厚度小于等于在所述第一多晶硅层上形成隔离层；在所述隔离层上形成图案化的光阻；刻蚀所述隔离层和第一多晶硅层形成通孔，所述通孔暴露所述栅氧化层；采用氧离子灰化工艺去除所述图案化的光阻；以及去除所述隔离层。本方法能够防止灰化过程对多晶硅晶粒界限进行氧化，确保了第一多晶硅层的质量，也就避免了第一多晶硅层下方的栅氧化层被侵蚀，从而提高了获得的多晶硅栅极的质量，提高了良率。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种多晶硅栅极的制作方法以及嵌入式闪存的制作方法。
背景技术
存储器用于存储大量数字信息，据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％。多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存取存储器)，包括SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)，FRAM(铁电存储器)，以及FLASH(闪存存储器)等。其中闪存存储器，成为了非易失性存储器的主流，即使在供电电源关闭后仍能够保持信息，且可以电可擦除和可重复编程，而不需要特殊的高电压，具备成本低、密度大的特点，因而得到了广泛的应用。在各种各样的FLASH器件中，嵌入式闪存(eFlash)以其较广泛的适用性，得到了业内的关注。
嵌入式闪存具有堆栈式栅极结构，此结构包括隧穿氧化层、用来存储电荷的多晶硅浮置栅极、栅介电层以及用来控制数据存取的多晶硅控制栅极。对于55nm及以下节点而言，由于闪存存储器应用于高压设备中需要具备高击穿电压，因此，在闪存存储器中形成的多晶硅控制栅的结构为两层的多晶硅。
如图1所示，其为现有技术中制得的嵌入式闪存的结构示意图。包括前端结构，包括逻辑区域1和闪存区域2，在逻辑区域1上依次形成有第一多晶硅层3和第二多晶硅层4；在闪存区域2上则依次形成有隧穿氧化层(未图示)、浮置栅极6、栅氧化层5、第一多晶硅层3和第二多晶硅层4，其中第一多晶硅层3中形成有通孔，第二多晶硅层4填充所述通孔中并覆盖所述第一多晶硅层3。然而，发明人发现，实际制得的嵌入式闪存良率并不理想，经常出现栅氧化层被侵蚀的状况。
发明内容
本发明的目的在于提供一种多晶硅栅极的制作方法以及嵌入式闪存的制作方法，避免栅氧化层被侵蚀，提高良率。
为解决上述技术问题，本发明提供一种多晶硅栅极的制作方法，包括：
提供前端结构，所述前端结构包括栅氧化层；
在所述前端结构上形成覆盖所述栅氧化层的第一多晶硅层，所述第一多晶硅层的厚度小于等于
在所述第一多晶硅层上形成隔离层；
在所述隔离层上形成图案化的光阻；
刻蚀所述隔离层和第一多晶硅层形成通孔，所述通孔暴露所述栅氧化层；
采用氧离子灰化工艺去除所述图案化的光阻；以及
去除所述隔离层。
可选的，对于所述的多晶硅栅极的制作方法，所述第一多晶硅层的厚度为
可选的，对于所述的多晶硅栅极的制作方法，所述隔离层的厚度为
可选的，对于所述的多晶硅栅极的制作方法，所述隔离层通过CVD工艺形成。
可选的，对于所述的多晶硅栅极的制作方法，所述隔离层采用氧化硅，或者是氮化硅。
可选的，对于所述的多晶硅栅极的制作方法，在去除隔离层后，还包括：形成第二多晶硅层，所述第二多晶硅层覆盖所述第一多晶硅层并填充所述通孔。
可选的，对于所述的多晶硅栅极的制作方法，所述第一多晶硅层上的第二多晶硅层的厚度大于所述第一多晶硅层的厚度。
可选的，对于所述的多晶硅栅极的制作方法，所述前端结构包括逻辑区域和闪存区域。
可选的，对于所述的多晶硅栅极的制作方法，刻蚀位于所述闪存区域上的隔离层和第一多晶硅层。
可选的，对于所述的多晶硅栅极的制作方法，去除所述隔离层时采用含氢氟酸的溶液。
相应的，本发明还提供一种嵌入式闪存的制作方法，包括采用如上所述的多晶硅栅极的制作方法形成堆栈式栅极结构。
与现有技术相比，本发明提供的多晶硅栅极的制作方法及嵌入式闪存的制作方法，在所述前端结构上形成覆盖厚度与多晶硅晶粒大小相当的第一多晶硅层，之后在第一多晶硅层上形成隔离层，所述隔离层能够在之后进行的光刻胶的灰化去除过程中起到很好的保护作用，防止灰化过程对多晶硅晶粒界限进行氧化，确保了第一多晶硅层的质量，也就避免了第一多晶硅层下方的栅氧化层被侵蚀，从而提高了获得的多晶硅栅极的质量，提高了器件的良率。
附图说明
图1-图3为现有技术中的嵌入式闪存的示意图；
图4为本发明中的多晶硅栅极的制作方法的流程图；
图5-图12为本发明中的多晶硅栅极在制作过程中的结构示意图。
具体实施方式
发明人在长期实验分析后发现，现有技术中嵌入式闪存的栅氧化层被侵蚀是由于第一多晶硅层的厚度较薄，通常在左右，而这一厚度恰与多晶硅的晶粒(polygrain)大小相当。如图2所示，覆盖在栅氧化层5上的是第一多晶硅层的各个晶粒31，晶粒界限(boundary)32从第一多晶硅层上表面延伸至栅氧化层5。这样，在对第一多晶硅层3进行光刻刻蚀形成通孔后，需采用氧离子灰化工艺去除光刻胶以及采用氢氟酸进行清洗工艺去除杂质，此灰化过程将会沿着晶粒界限32对第一多晶硅层产生氧化，那么灰化后的清洗过程氢氟酸就会去除晶粒界限处的氧化层，如图3所示，晶粒界限产生了缝隙33，从而这一清洗过程会进一步对栅氧化层5产生影响。
基于此，本发明提供一种多晶硅栅极的制作方法，在第一多晶硅层上形成一层隔离层，所述隔离层能够在之后进行的光刻胶的灰化去除过程中起到很好的保护作用，从而可以较好的保护第一多晶硅层的晶粒界限，从而避免栅氧化层被侵蚀。
请参考图4及图5-图12，其中图4为本发明中的多晶硅栅极的制作方法的流程图；图5-图12为本发明中的多晶硅栅极在制作过程中的结构示意图。
首先，执行步骤S101，请参考图5，提供前端结构，所述前端结构包括栅氧化层13。
具体的，所述前端结构包括衬底，例如硅衬底、硅锗衬底、绝缘体上硅衬底等常见衬底，所述前端结构还可以形成有必要的埋层，此为本领域技术人员所熟悉。
在本实施例中，所述前端结构包括两个区域，分别是用于形成逻辑器件的逻辑区域10及用于形成闪存存储器的闪存区域11。所述前端结构还包括覆盖在逻辑区域10及闪存区域11上的隧穿氧化层(未图示)。图5示出了在闪存区域11上的浮置栅极12以及位于浮置栅极12上的栅氧化层13。其中，栅氧化层13可以是单独的氧化层，也可以是指复合膜层例如ONO(氧化物-氮化物-氧化物)结构层中的上层氧化层。
接着，执行步骤S102，请参考图6，在所述前端结构上形成覆盖所述栅氧化层13的第一多晶硅层14，所述第一多晶硅层14的厚度小于等于而通常多晶硅的晶粒大小是在，故这一厚度与多晶硅晶粒大小相当。因此，基本上第一多晶硅层14是由多个晶粒排布成一层。
进一步的，对于涉及包括厚度在在之间的多晶硅层，非常适用本发明的方法。
本发明中涉及的晶粒大小即指晶粒的尺寸，例如对于球形的晶粒，其直径即为晶粒的大小，而对于非球形的，则需要定义一个等当的直径，关于这一点为晶体学中的基础知识，本发明对此不进行赘述。
接着，执行步骤S103，请参考图7和图8，在所述第一多晶硅层14上形成隔离层15。所述隔离层15可以是氧化硅，也可以是氮化硅等。所述隔离层15可以采用CVD工艺形成。该隔离层15的目的是为了在之后进行的灰化去除光阻时对第一多晶硅层14进行保护，因此，隔离层15的材料并不限于上文所列举的两种。较佳的，所述隔离层15的厚度可以是，例如等。
图8是图7中栅氧化层13、第一多晶硅层14和隔离层15的放大示意图。如图8所示，第一多晶硅层14实际展现为由多个晶粒141排列而成，相邻晶粒141之间的连接处即为晶粒界限142，隔离层15则覆盖在第一多晶硅层14的多个晶粒141以及晶粒界限142上。
之后，执行步骤S104，请参考图9，进行光刻工艺，在隔离层15上形成图案化的光阻16。图案化的光阻16暴露出部分隔离层15。本实施例中，光阻的图案化部分位于闪存区域上，依据器件的实际需要，可以灵活设定光阻的图案。
之后，执行步骤S105，请参考图10，刻蚀隔离层15和第一多晶硅层14形成通孔17，暴露出栅氧化层13。该刻蚀过程可以采用干法刻蚀进行，包括但不限于如下类别：反应离子刻蚀、离子束刻蚀、等离子体刻蚀等，可以采用单次刻蚀的方法，也可以采用多次反应离子刻蚀的方法。
然后，执行步骤S106，去除所述图案化的光阻16。请继续参考图10，图案化的光阻16被去除，这里采用业界常用方法，即氧离子灰化工艺进行去除。如图10所示，由于第一多晶硅层14上依然被隔离层15覆盖，因此，避免了氧离子灰化工艺对第一多晶硅层14的侵蚀，具体表现在，请参考图8，由于隔离层15的存在，晶粒141被保护，晶粒界限142不会被氧化，发明人发现现有技术中正是晶粒界限142被氧化而引起一系列不良反应，进而导致出现良率较低的情况。因此，本发明中采用隔离层15，防止了晶粒界限142被氧化，最终提高了产品的良率。
然后，执行步骤S107，请参考图11，去除所述隔离层15。具体的，对上一步骤执行过灰化工艺的结构进行湿法清洗，并去除隔离层15。由于本实施例中隔离层15的材质是氧化硅，因而可采用包括氢氟酸的溶液进行清洗，将光阻残余物以及隔离层一起去除。若隔离层15采用其他材质如氮化硅，可以先进行清洗再去除隔离层。在此过程中，由于晶粒界限未被氧化，因此包括氢氟酸的清洗溶液不会对第一多晶硅层进行侵蚀，也就避免了如现有技术中出现的晶粒之间产生缝隙，进而使得清洗溶液与栅氧化层发生反应的情况。
进一步的，还包括步骤S108，请参考图12，形成第二多晶硅层18，所述第二多晶硅层18覆盖所述第一多晶硅层14并填充所述通孔17。所述第一多晶硅层14上的第二多晶硅层18的厚度大于所述第一多晶硅层14的厚度，且第一多晶硅层14与第二多晶硅层18可以采用相同的工艺方法制得，例如LPCVD工艺。
至此，本发明制作的多晶硅栅极，通过在第一多晶硅层上形成一层隔离层，避免了第一多晶硅层的晶粒界限被氧化，也就进一步避免了湿法清洗时对栅氧化层的侵蚀，从而有效的改善了产品的可靠性，提高了良率，经实际生产发现，良率丢失由现有技术的5％-20％降低至0.1％。
本发明还提供一种嵌入式闪存的制作方法，采用如上所述的多晶硅栅极的制作方法形成嵌入式闪存的堆栈式栅极结构。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种多晶硅栅极的制作方法，包括：
提供前端结构，所述前端结构包括栅氧化层；
在所述前端结构上形成覆盖所述栅氧化层的第一多晶硅层，所述第一多晶硅层的厚度小于等于
在所述第一多晶硅层上形成隔离层；
在所述隔离层上形成图案化的光阻；
刻蚀所述隔离层和第一多晶硅层形成通孔，所述通孔暴露所述栅氧化层；
采用氧离子灰化工艺去除所述图案化的光阻，并进一步进行湿法清洗；
去除所述隔离层；以及，
形成第二多晶硅层，所述第二多晶硅层覆盖所述第一多晶硅层并填充所述通孔。
2.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述第一多晶硅层的厚度为
3.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述隔离层的厚度为
4.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述隔离层通过CVD工艺形成。
5.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述隔离层采用氧化硅，或者是氮化硅。
6.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述第一多晶硅层上的第二多晶硅层的厚度大于所述第一多晶硅层的厚度。
7.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，所述前端结构包括逻辑区域和闪存区域。
8.如权利要求7所述的多晶硅栅极的制作方法，其特征在于，刻蚀位于所述闪存区域上的隔离层和第一多晶硅层。
9.如权利要求1所述的多晶硅栅极的制作方法，其特征在于，去除所述隔离层时采用含氢氟酸的溶液。
10.一种嵌入式闪存的制作方法，其特征在于，包括采用如权利要求1至9中任意一项所述的多晶硅栅极的制作方法形成堆栈式栅极结构。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148456B (zh) * | 2017-06-16 | 2021-09-14 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制作方法、电子装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361206B1 (ko) * | 1999-12-29 | 2002-11-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 콘트롤 게이트 형성방법 |
| CN1540748A (zh) * | 2003-04-21 | 2004-10-27 | �����ɷ� | 闪存的制造方法 |
| CN1747136A (zh) * | 2004-09-10 | 2006-03-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成电路硅单晶片衬底背面氮化硅层的新腐蚀方法 |
| CN101140869A (zh) * | 2006-09-04 | 2008-03-12 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体器件的制造方法 |
| CN101183665A (zh) * | 2006-11-13 | 2008-05-21 | 中芯国际集成电路制造(上海)有限公司 | 硅－氧化物－氮化物－氧化物－硅快闪存储器及其制作方法 |
| CN102104044A (zh) * | 2009-12-17 | 2011-06-22 | 中芯国际集成电路制造(上海)有限公司 | 分离栅快闪存储器及其制造方法 |
| CN102194678B (zh) * | 2010-03-11 | 2013-07-24 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀栅极的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4181284B2 (ja) * | 1999-10-14 | 2008-11-12 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100355238B1 (ko) * | 2000-10-27 | 2002-10-11 | 삼성전자 주식회사 | 플레쉬 메모리 소자의 셀 제조 방법 |
-
2015
- 2015-05-31 CN CN201510290022.0A patent/CN106298483B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361206B1 (ko) * | 1999-12-29 | 2002-11-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 콘트롤 게이트 형성방법 |
| CN1540748A (zh) * | 2003-04-21 | 2004-10-27 | �����ɷ� | 闪存的制造方法 |
| CN1747136A (zh) * | 2004-09-10 | 2006-03-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成电路硅单晶片衬底背面氮化硅层的新腐蚀方法 |
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