CN101183665A

CN101183665A - 硅－氧化物－氮化物－氧化物－硅快闪存储器及其制作方法

Info

Publication number: CN101183665A
Application number: CNA2006101183005A
Authority: CN
Inventors: 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2006-11-13
Filing date: 2006-11-13
Publication date: 2008-05-21
Anticipated expiration: 2026-11-13
Also published as: CN101183665B

Abstract

一种SONOS快闪存储器及其制作方法，制作方法包括：在半导体衬底上形成介质层－捕获电荷层－介质层的三层堆叠结构；在所述三层堆叠结构上依次形成第一多晶硅层、腐蚀阻挡层，所述第一多晶硅层的厚度为200～500；依次刻蚀腐蚀阻挡层和第一多晶硅层，形成开口；通过开口位置进行离子注入，在半导体衬底内形成源极和漏极；在开口内以及腐蚀阻挡层上形成介电层，并进行平坦化处理直至曝露出腐蚀阻挡层；去除腐蚀阻挡层；刻蚀介电层，使高于第一多晶硅层的介电层侧壁形成缺口；在所述多晶硅层以及介电层表面形成第二多晶硅层，并刻蚀形成字线。形成的SONOS快闪存储器避免在介电层之间以及介电层侧壁形成多晶硅残留。

Description

硅-氧化物-氮化物-氧化物-硅快闪存储器及其制作方法

技术领域

本发明涉及半导体器件的制作方法，尤其是一种SONOS快闪存储器及其制作方法。

背景技术

通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源中断时丢失其数据，而非易失性存储器即使在电中断时仍可保存其数据。与其它的非易失性存储技术(例如，磁盘驱动器)相比，非易失性半导体存储器相对较小。因此，非易失性存储器已广泛地应用于移动通信系统、存储卡等。

近来，已经提出了具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的非易失性存储器，即SONOS快闪存储器。SONOS快闪存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域(peripheral region)和/或逻辑区域(logic region)中。

专利号为US6797565的美国专利提供了一种SONOS快闪存储器的制作方法，包括如下步骤，首先，在半导体衬底的外围电路部分形成隔离结构，并进行平坦化处理；之后，在半导体衬底上形成氧化硅-氮化硅-氧化硅层(ONO)，然后刻蚀去除外围电路的ONO层，并在外围电路的半导体衬底上形成门氧化层；之后，在半导体衬底(包括外围电路区域和存储器单元区域)上形成第一多晶硅层；在第一多晶硅上形成抗反射层；刻蚀与源极和漏极区域对应的抗反射层和第一多晶硅层；以刻蚀后的抗反射层和第一多晶硅层为掩膜，进行源极和漏极区域的离子注入，并进行热分散处理，使注入的离子在半导体衬底中进行热分散，并使离子的注入深度变大；之后，植入位线；在半导体衬底以及抗反射层的表面沉积介电层，例如氧化硅层并进行平坦化处理，直至完全曝露抗反射层；之后，去除抗反射层，曝露第一多晶硅层；在第一多晶硅层以及介电层上沉积第二多晶硅层，并进行平坦化处理；之后，刻蚀第二多晶硅层形成字线。

采用上述的SONOS存储器的制作工艺，形成的快闪存储器的结果如附图1所示，如附图1所示，为SONOS快闪存储器的俯视图，图中220为多晶硅，260为介电层例如氧化硅层。图1A、1B和1C分别为图1所示快闪存储器在A-A、B-B、C-C方向的截面结构示意图，其中200为半导体衬底，氧化硅-氮化硅-氧化硅层210位于半导体衬底200上，240和250分别为快闪存储器的源极和漏极区域，220为多晶硅，被连接起来作为快闪存储器的字线，介电层260用于隔离不同的存储单元。采用US6797565的专利文件公开的方法制作SONOS快闪存储器，在刻蚀第二多晶硅层形成字线的过程中，会在介电层260侧壁以及介电层260之间形成多晶硅残留，参考附图1C中，290即为残留的多晶硅，因此会导致不同存储单元之间产生短路的现象。

发明内容

本发明解决的问题是现有技术制作SONOS快闪存储器的方法会在不同存储单元之间存在多晶硅残留，导致不同存储单元之间短路的缺陷。

为解决上述问题，本发明提供一种SONOS快闪存储器的制作方法，包括如下步骤：

在半导体衬底上形成介质层-捕获电荷层-介质层的三层堆叠结构；

在所述三层堆叠结构上依次形成第一多晶硅层、腐蚀阻挡层，所述第一多晶硅层的厚度为200～500

依次刻蚀腐蚀阻挡层和第一多晶硅层，形成开口；

通过开口位置进行离子注入，在半导体衬底内形成源极和漏极；

在开口内以及腐蚀阻挡层上形成介电层，并进行平坦化处理直至曝露出腐蚀阻挡层；

去除腐蚀阻挡层；

刻蚀介电层，使高于第一多晶硅层的介质层侧壁形成缺口；

在所述第一多晶硅层以及介质层表面形成第二多晶硅层，并刻蚀形成字线。

其中，所述第一多晶硅层的厚度进一步为300～400

其中，所述高于第一多晶硅层的介质层侧壁的缺口宽度为介电层宽度的5％至30％。更进一步，所述高于第一多晶硅层的介质层侧壁的缺口宽度为介质层宽度的15％至25％。

其中，去除腐蚀阻挡层之后刻蚀介电层的工艺为湿法刻蚀。

其中，所述腐蚀阻挡层为氮化硅层，所述介电层为氧化硅。

本发明还提供了一种SONOS快闪存储器，包括半导体衬底；位于半导体衬底上的介质层-捕获电荷层-介质层的三层堆叠结构；半导体衬底内的源极和漏极；位于源极和漏极上的多晶硅层，所述多晶硅层包括依次位于所述三层堆叠结构上的第一多晶硅层和第二多晶硅层；以及位于多晶硅层之间的介电层，所述高于第一多晶硅层的介电层侧壁具有缺口，所述第一多晶硅层的厚度进一步为200～500

进一步，介质层侧壁的缺口宽度为介质层宽度的5％至30％，所述第一多晶硅层的厚度进一步为300～400

与现有技术相比，本发明具有以下优点：采用本发明所述的工艺方法，使多晶硅层的厚度为200～500

并在去除腐蚀阻挡层后刻蚀介电层，使高于第一多晶硅层的介质层侧壁形成缺口，可以避免在随后刻蚀第二多晶硅层的过程中避免在介质层之间以及侧壁形成多晶硅残留，提高器件的性能。

附图说明

图1是现有技术SONOS快闪存储器的俯视图；

图1A、1B和1C分别为图1所示快闪存储器在A-A、B-B、C-C方向的截面结构示意图；

图2至图9为本发明所述SONOS快闪存储器的制作方法工艺流程不同步骤的截面结构示意图；

图10是本发明SONOS快闪存储器的俯视图；

图10A、10B和10C分别为图10所示快闪存储器在A-A、B-B、C-C方向的截面结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做详细的说明。本发明仅仅对快存存储器的一个存储单元进行描述，其外围电路的结构以及形成工艺与现有技术相同，具体形成工艺可参考专利号为US6797565的美国专利，在此不做进一步的描述。

首先，本发明提供一种SONOS快闪存储器的制作方法，包括如下步骤：在半导体衬底上形成介质层-捕获电荷层-介质层的三层堆叠结构；在所述三层堆叠结构上依次形成第一多晶硅层、腐蚀阻挡层，所述第一多晶硅层的厚度为200～500

依次刻蚀腐蚀阻挡层和第一多晶硅层，形成开口；通过开口位置进行离子注入，在半导体衬底内形成源极和漏极；在开口内以及腐蚀阻挡层上形成介电层，并进行平坦化处理直至曝露出腐蚀阻挡层；去除腐蚀阻挡层；刻蚀介电层，使高于第一多晶硅层的介质层侧壁形成缺口；在所述第一多晶硅层以及介质层表面形成第二多晶硅层，并刻蚀形成字线。形成的SONOS快闪存储器避免了现有技术在介电层之间以及介电层侧壁形成多晶硅残留的缺陷。

参考附图2所示，提供一半导体基板100，所述半导体基板100较好的是半导体硅，可以为n型或者P型半导体。在所述半导体基板100上形成介质层-捕获电荷层-介质层的三层堆叠结构，所述介质层-捕获电荷层-介质层的三层堆叠结构较好的是氧化物-氮化物-氧化物层110，所述的氧化物-氮化物-氧化物层110包括形成在半导体基板100上的氧化物层110a，形成在110a上的氮化物层110b以及形成在110b上的氧化物层110c，形成氧化物-氮化物-氧化物层110的工艺为现有技术，例如化学气相沉积法和氧化法。

所述的氧化物层最好的是氧化硅，还可能包括氮化物例如氮氧化硅以及其它可以优化器件性能的掺杂剂，所述的氮化层可以是富含硅、氮以及其它可以提高器件性能的掺杂剂例如氧等，最优选的为氮化硅。所述氧化物-氮化物-氧化物层110目前最优化的为氧化硅-氮化硅-氧化硅。

参考附图3所示，在氧化物-氮化物-氧化物层110上形成第一多晶硅层120，所述第一多晶硅层120的形成工艺也可以选用任何现有工艺，较好的为化学气相沉积法，厚度要求在200～500

更进一步，较好的是300～400

本发明曾经尝试将第一多晶硅层120的厚度设置在250

280

300

320

350

380400420450

以及500

都能使最终形成的SONOS快闪存储器避免现有技术产生多晶硅残留的缺陷。之后，在第一多晶硅层120上形成抗反射层130，所述抗反射层130为氮化硅、氮氧化硅、炭化硅等，形成工艺也可以选择现有技术的任何常规工艺，较好的是采用化学气相沉积法。本发明所述抗反射层130的厚度没有过多要求，但是，由于本发明形成的第一多晶硅层120的厚度为200～500

与现有技术中第一多晶硅层120的厚度相比，形成的第一多晶硅层120的厚度较小，因此，根据对快闪存储器尺寸的设计，以及对对后形成的介电层的厚度要求，调节所述抗反射层130的厚度。

参考附图4所示，在抗反射层130上形成光刻胶层180，并曝光、显影形成光刻胶开口，所述光刻胶开口的位置与需要形成源极区域和漏极区域的位置相对应，以光刻胶为掩膜，依次刻蚀抗反射层130以及第一多晶硅层120，直至曝露出氧化物层110c。刻蚀抗反射层130以及第一多晶硅层120的工艺为现有技术，较好的例如采用干法刻蚀。刻蚀后的第一多晶硅层120以及氧化物-氮化物-氧化物层110共同构成所述SONOS快闪存储器的一个多晶硅栅极结构。

参考附图5所示，以光刻胶层180为掩膜，通过氧化物-氮化物-氧化物层110，在半导体基板100中进行一定深度的离子注入，形成源极140和漏极150，离子注入的深度为现有技术，可根据不同的注入深度要求调整离子注入的能量和剂量。其中，形成源极140和漏极150的工艺为现有技术，在本发明的一个实施例中，基体材料选用p型硅，对源极和漏极进行N型低掺杂离子注入，注入离子如砷离子、磷离子等。

离子注入之后，也可以进行热退火的工艺，使注入的离子更好的分散。也可以参考专利号为US6797565的美国专利进行一次以上的离子注入，每次离子注入以后进行热处理，可以使注入的离子进入半导体基板100的深度增加。将所述的若干源极或者所述的若干漏极连接起来，就构成所述SONOS快闪存储器的位线。

参考附图6所示，去除光刻胶层180，并在源极和漏极区域对应的半导体基板100上以及抗反射层130的表面形成介电层160。介电层160的形成工艺为现有技术的任何常规工艺，比较优选的例如化学气相沉积法。介电层160的材料较好的为氧化硅、氮氧化硅等，本发明最优选的为氧化硅层，采用等离子体化学气相沉积法形成。之后，采用化学机械抛光工艺平坦化介电层160，直至完全曝露出抗反射层130的表面。

参考附图7所示，去除抗反射层130，只留下第一多晶硅层120。所述的第一多晶硅层120位于介电层160之间，而且介电层160的高度高于第一多晶硅层120，并且介电层160与第一多晶硅层120的高度差为抗反射层的高度。去除抗反射层130的工艺为现有技术的常规工艺，本发明优选采用湿法刻蚀工艺。

参考附图8所示，采用湿法刻蚀工艺刻蚀介电层160，由于介电层160的高度高于第一多晶硅层120，因此只能刻蚀高于第一多晶硅层120的介电层160，并在高于第一多晶硅层120的介电层160的侧壁形成缺口，所述介电层侧壁的缺口宽度为介质层宽度的5％至30％，较好的是15～25％。刻蚀介电层的刻蚀剂选用现有技术中常规的刻蚀剂即可，例如稀释的HF溶液，但应该控制刻蚀终点，使第一多晶硅层120的介电层160的侧壁形成缺口，并且不能将第一多晶硅层120上的介电层160完全去除，较好的是刻蚀掉的介电层宽度为整个介电层宽度的15％至25％。

参考附图9所示，在第一多晶硅层120以及介电层160上形成第二多晶硅层170，多晶硅的厚度应该完全覆盖介电层160。形成第二多晶硅层170的工艺可以是现有技术的任何常规工艺，例如与形成第一多晶硅层120的工艺相同，采用等离子体化学气相沉积法。之后，在第二多晶硅层170上形成光刻胶层(图中未示出)，并曝光显影所述光刻胶层形成开口，并以光刻胶为掩膜，刻蚀第二多晶硅层170，使第二多晶硅层170将SONOS快闪存储器的各个栅极结构连接起来，形成字线，最后，去除所述光刻胶层。

最后，本发明形成的SONOS快闪存储器的结构如图10以及10A、10B和10C所示，其中，图10是本发明形成所述SONOS快闪存储器的俯视图；图10A、10B和10C分别为图10所示快闪存储器在A-A、B-B、C-C方向的截面结构示意图。由于介电层侧壁形成有缺口，因此在刻蚀第二多晶硅层形成字线的过程中避免在介电层的侧壁以及介电层之间产生多晶硅残留，也就避免了不同的栅极结构之间存在多晶硅残留，防止漏电流发生，提高了形成的SONOS快闪存储器的性能。

采用本发明所述工艺形成的SONOS快闪存储器，包括半导体衬底100；位于半导体衬底100上的介质层-捕获电荷层-介质层的三层堆叠结构110；半导体衬底内的源极140和漏极150；位于源极140和漏极150上的多晶硅层，所述多晶硅层包括依次位于所述三层堆叠结构110上的第一多晶硅层120和第二多晶硅层170；以及位于多晶硅层之间的介电层160，所述高于第一多晶硅层120的介电层160侧壁具有缺口，介电层160侧壁的缺口宽度为介电层宽度的5％至30％，所述第一多晶硅层的厚度进一步为200～500

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。