CN101667582B - 一种浮栅为sonos结构的闪存 - Google Patents
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Abstract
本发明提供一种浮栅为SONOS结构的闪存，包括：源极和漏极，与衬底相连；浮栅氧化膜，位于衬底之上；选择栅，形成于浮栅氧化膜之上，且位于源极和漏极之间；第一浮栅，形成于浮栅氧化膜之上，且位于源极和选择栅之间，第一浮栅为SONOS结构；第二浮栅，形成于浮栅氧化膜之上，且位于漏极和选择栅之间，第二浮栅为SONOS结构；第一控制栅氧化膜和第二控制栅氧化膜，分别形成于第一浮栅和第二浮栅之上；第一控制栅和第二控制栅，分别位于第一控制栅氧化膜和第二控制栅氧化膜之上。本发明提供的闪存的浮栅采用SONOS结构，相比于多晶硅材料，增加了闪存面积的可再缩的能力。
Description
技术领域
本发明涉及一种半导体存储器件，且特别涉及一种浮栅为SONOS结构的闪存。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。
如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器，然而现有的闪存在迈向更高存储密度的时候，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。
浮栅在向65nm以下缩小时，由于浮栅周围绝缘层尺寸缩小会遇到多晶硅材料浮栅内电子容易流失的问题，只要多晶硅某一处漏电，整个多晶硅材料的浮栅内电子就会全部流失。因此，选用新的材料来制作浮栅越来越受到厂家和研发人员的重视。
发明内容
为了克服现有技术中通过缩小器件尺寸来提高存储密度遇到问题，本发明提供了一种体积小、存储容量大的闪存。
本发明提供了一种浮栅为SONOS结构的闪存，包括：衬底和形成于衬底内的源极区和漏极区；分别从所述源极区和漏极区引出的源极和漏极；浮栅氧化膜，覆盖于所述衬底之上、源极和漏极之间的区域；选择栅，形成于所述浮栅氧化膜之上，且位于所述源极和所述漏极之间；第一浮栅，形成于所述浮栅氧化膜之上，且位于所述源极和所述选择栅之间，所述第一浮栅为SONOS结构；第二浮栅，形成于所述浮栅氧化膜之上，且位于所述漏极和所述选择栅之间，所述第二浮栅为SONOS结构；第一控制栅氧化膜和第二控制栅氧化膜，分别形成于所述第一浮栅和所述第二浮栅之上；第一控制栅和第二控制栅，分别位于所述第一控制栅氧化膜和所述第二控制栅氧化膜之上。
可选的，所述衬底包括p型硅衬底、深n阱和p阱，所述深n阱位于所述p型硅衬底上，所述p阱位于所述深n阱上。
可选的，所述源极区和漏极区，形成于所述p阱中。
可选的，所述SONOS结构为硅、氧化硅、氮氧化硅、氧化硅、多晶硅五种材料按顺序叠加而成的复合栅结构。
由于采用了上述技术方案，与现有技术相比，本发明具有以下优点：本发明所提供的闪存结构与通用的CMOS工艺兼容，能够在不改变工艺制程技术的情况下通过改变闪存的内部结构，减小闪存的体积；闪存的浮栅采用SONOS结构，相比于多晶硅材料，增加了闪存的尺寸缩小能力，另外，由多个相互绝缘的SONOS结构制成的浮栅不会因为某一处漏电而导致浮栅内电子全部流失，从而提高了制成的器件的稳定性。
附图说明
图1为本发明一种浮栅为SONOS结构的闪存的结构示意图；
图2为本发明一种浮栅为SONOS结构的闪存的从左侧存储单元读入的实施例结构示意图；
图3为本发明一种浮栅为SONOS结构的闪存的存储单元写入的实施例结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
首先，请参考图1，图1为本发明一种浮栅为SONOS结构的闪存的结构示意图，从图上可以看到本发明一种浮栅为SONOS结构的闪存，包括：衬底，所述衬底包括p型硅衬底23、深n阱19和p阱22，深n阱19位于所述p型硅衬底23之上，p阱22位于所述深n阱19之上；源极区21和漏极区18，形成于所述p阱22内；源极11和漏极17，从所述源极区21和所述漏极区18中引出；浮栅氧化膜20，位于所述p阱22之上、源漏极之间；选择栅14，形成于所述浮栅氧化膜20之上，且位于所述源极11和所述漏极17之间；第一浮栅13，形成于所述浮栅氧化膜20之上，且位于所述源极11和所述选择栅14之间，所述第一浮栅13为SONOS结构；第二浮栅16，形成于所述浮栅氧化膜20之上，且位于所述漏极17和所述选择栅14之间，所述第二浮栅16为SONOS结构；第一控制栅12氧化膜25和第二控制栅15氧化膜24，分别形成于所述第一浮栅13和所述第二浮栅16之上；第一控制栅12和第二控制栅15，分别位于所述第一控制栅12氧化膜25和所述第二控制栅15氧化膜24之上。SONOS结构，即硅、氧化硅、氮氧化硅、氧化硅、多晶硅(自下而上)五种材料叠加而成的复合栅结构。此外，该闪存结构的源极、漏极和各栅之间均采用氧化物进行隔离。
实际操作时，如图2所述，图2为本发明一种浮栅为SONOS结构的闪存的从左侧存储单元读入的实施例结构示意图，为达到从左侧存储单元读入的目的，在第一控制栅12和第二控制栅15上加3伏特的电压，在选择栅14上加3伏特的电压，源极11加零伏特电压，漏极17加3伏特电压。p阱22中有电子从源极11流到选择栅14，第一浮栅13电荷存储的数量会影响到p阱22中电流的大小，本发明中第一浮栅13为SONOS结构，当第一浮栅13中电荷存储饱和时，p阱22中电流最小，当第一浮栅13中无电荷时，p阱22中电流最大，因此设定p阱22内最小电流状态为“0 0”，中间电流状态为“0 1”，最大电流状态为“1 0”，这样SONOS结构的第一浮栅13电荷存储状态可以作为区分存储“0 0”“0 1”“1 0”信息状态，实现信息存储的功能，图中箭头方向为电子流动的方向。
图3是本发明的又一个较佳实施例，图3为本发明一种浮栅为SONOS结构的闪存的存储单元写入的实施例结构示意图，为达到从左侧存储单元写入的目的，于第一控制栅12上加10伏特的电压，第二控制栅15上加3伏特的电压，在选择栅14上加3伏特的电压，源极11加零伏特电压，漏极17加3伏特电压。第一控制栅12上的电压控制第一浮栅13上所存储的电子，所以通过第一浮栅13上所存储的电子进一步地改变p阱22所需的临界电压，在读取时，依据第一浮栅13所存储的电子而区分为两种状态，其是将p阱22中的电子经由浮栅氧化膜20而注入至第一浮栅13以改变第一浮栅13所存储的电子数目，当第一浮栅13存储较多电子时，阈值电压较高，而当第一浮栅13存储较少电子时，阈值电压较低。阈值电压高，沟道电流小或截止，反之阈值电压低，沟道电流大或导通。为了增加注入至第一浮栅13的电子数目，必须在第一控制栅12上加较高的电压，例如10伏特，来保证第一浮栅13和p阱22的电势差。
为了对闪存进行编程化，因此必须向第一浮栅13注入所存储的电子数量，本例中利用的是热电子注入方式，当电子经由p阱22自源极11移动至漏极17时，第一控制栅12与源极11所形成的电场以及源极11和漏极17所形成的电场会使漏极17周围的电子开始加速移动而产生高能量的电子，最后第一控制栅12所提供的10伏特正电压会将通道中达到足以克服浮栅氧化膜20的相对应能量障壁的电子吸引并传导至第一浮栅13，图中箭头方向为电子流动的方向。
该结构与通用的CMOS工艺兼容，能够在不改变工艺制程技术的情况下通过改变闪存的内部结构，减少闪存的体积；闪存的浮栅采用局部存储电荷的SONOS结构，相比于多晶硅材料，增加了闪存浮栅的可缩小化的能力，另外在精度允许的情况下，本发明的结构还可以进一步缩小，可以大量提升存储密度。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (3)
1.一种浮栅为SONOS结构的闪存，其特征在于包括：
衬底和形成于衬底内的源极区和漏极区；
分别从所述源极区和漏极区引出的源极和漏极；
浮栅氧化膜，覆盖于所述衬底之上、源极和漏极之间的区域；
选择栅，形成于所述浮栅氧化膜之上，且位于所述源极和所述漏极之间；
第一浮栅，形成于所述浮栅氧化膜之上，且位于所述源极和所述选择栅之间，所述第一浮栅为SONOS结构；
第二浮栅，形成于所述浮栅氧化膜之上，且位于所述漏极和所述选择栅之间，所述第二浮栅为SONOS结构；
第一控制栅氧化膜和第二控制栅氧化膜，分别形成于所述第一浮栅和所述第二浮栅之上；
第一控制栅和第二控制栅，分别位于所述第一控制栅氧化膜和所述第二控制栅氧化膜之上；
其中，所述SONOS结构为硅、氧化硅、氮氧化硅、氧化硅、多晶硅五种材料自下而上叠加而成的复合栅结构。
2.根据权利要求1所述的闪存，其特征在于所述衬底包括p型硅衬底、深n阱和p阱，所述深n阱位于所述p型硅衬底上，所述p阱位于所述深n阱上。
3.根据权利要求2所述的闪存，其特征在于所述源极区和漏极区，形成于所述p阱中。
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